TWI380314B - Method for optimizing data transfer between memory modules and at least one memory controller using at least one memory module, and memory apparatus - Google Patents

Method for optimizing data transfer between memory modules and at least one memory controller using at least one memory module, and memory apparatus Download PDF

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Description

1380314 九、發明說明： t ^^明戶斤屬之-冬好々貝】 本發明係有關於2004年5月26日建檔之美國專利臨時 申請案第 60/521，570號，題目為”Method of Increasing DDR 5 Memory Bandwith In DDR SDRAM Modules”，並聲明其優 先權，且直接明白地被納入作為參考。 發明領域 本發明係大致有關於記憶體裝置，且特別是有關於提 高DDR(雙倍資料率）SDRAM(同步動態隨機存取記憶體)模 10 組之帶寬。 發明背景 過去，廣泛地被持有之意見為SPD(序列出現檢測）基本 上是應就CAS(行存取選通）等待時間之最小可能的時間被 15最佳化。其餘之二個時間：tRP(RAS前置充填（前置充填對啟 動延遲)）、tRCD(RAS對CAS等待時間）與tRAS(有源對前置充 填延遲）則受到之注意較少，因之其整體帶寬未被最佳化至 可能之程度。 藉由僅使讀取命令最小化，該模組具有較低之帶寬， 20意即模組之來回的實際資料傳送小於其可能有者。 【韻'明内容】 發明概要 本發明提供一種在DDR SRAM模組中提高DDR記憶體 帶寬之方法》 5 DDR記憶體具有被稱為可變早期讀取命令之固有特 點’其中該讀取命令係在進行中之傳送終止前的一CAS等 待時間被發出。藉由使用該可變早期讀取命令，CAS等待 時間之影響就對帶寬之影響而言被最小化。以本發明被達 成之強化帶寬技術就最適帶寬將所餘留之存取等待時間 (lRP與tRCD)最佳化。SPD中之這些最佳化允許在真實世界應 用中好很多之帶寬。 本發明將以舉例之方式參照附圖被描述’其中： 第1圖為一記憶體裝置之一内部排組的示意概要圖：在 一列已被選出及被啟動後（圖左邊被強調之區域），該行位址 選通（CAS)可選擇此列之一區域的邏輯上固有位址（右 邊）。頁擊中次數在其他因素中用每一頁内之行位址的有限 數目被限制。注意，在每一DRAM規則中’各列為垂直地 排列及各行為水平地排列。 第2圖為二模組之時間圖，一個在tRcD_4.CL_2 5， tRP-4(底部）與第二個為tRCD_3，cL-2.5-tRP-2(頂部），顯示來 自不同頁之二個8之連續突波，此為真實世界應用中最普遍 的情境之一。其有效帶寬為資料傳送（以方塊表示）與 No〇P(以箭頭表示）間之比值，其在EB之情形中為8:7、在無 EB之情形中為& 1〇 ’意為16位元之每次傳送以7或1〇個後續 匯流閒置遇期被處罰（所用之縮寫為：tRCD ; RAS對CAS延 遲’ CL . CAS等待時間；tRP :前置充填對啟動延遲；CLK : 時在里，Act :列啟動命令；Rd :讀取命令；ΡΓ :前置充填命 令；NoOP :無作業）。 1380314 第3圖顯示發出在同一頁内之連續地被要求之資料區 塊的背對背交易之一早期讀取命令。隨後於一列啟動命 令，三個讀取命令以2，2.5或3之一CAS等待時間被給予。 該等方塊為屬於該方形讀取命令之資料傳送。該圖顯示提 5該CAS等待時間之淨效應為一串（在此情形）12次連續之傳 送内單一週期的延遲，但無帶寬之品質降低。該等雙箭頭 表示藉由進一步向左（相對於前一突波結束處）移動該讀取 命令’ CAS等待時間被修正。（所用之縮寫為：ak:時鐘； Act:列啟動命令；Rd:讀取命令；Pr:前置充填命令；CL : 10 CAS等待時間）。 第4圖顯示本發明之一替選實施例。 圖式簡單說明 第1圖為一記憶體裝置之一内部排組的示意概要圖。 第2圖為二模組之時間圖，一個在tRCD_4 . CL_2 5， 15 tRp-4(底部）與第二個為kcD-3，CL-2.5-tRP-2(T貝部），顯示來 自不同頁之二個8之連續突波。 第3圖顯示發出在同一頁内之連續地被要求之資料區 塊的背對背父易之一早期讀取命令。 °° 第4圖顯示本發明之一替選實施例。 2〇 【實施冷式】 較佳實施例之詳細說明 本發明提供強化帶寬(EB)技術作為透過記憶體等待時 間之最佳化就系統記憶體與晶片組記憶體控制器間之較佳 可能的相互作用提高記憶體帶寬之方法。透過徹底之=憶 7 1380314 體交通與基準的分析得到在如BIOS之CMOS設定的不同記 憶體等待時間設置所定義般之各種作業狀況下的結果，吾 人已特別指出與效能有關之瓶頸。有關一些記憶體等待時 間之慣常的智慧見解亦被發現不再是真的。使用這些發 5 現，吾人重新設計我們的記憶體產品以被最佳化而遞送最 高可能之帶寬至任何電腦系統。 記憶體帶寬被二個主要因素影響：頻率與等待時間。 由於理論上尖峰帶寬係用匯流排寬（以位元數表示）乘以頻 率而被定義，故傳送頻率（或資料率）為重要的。理論上尖峰 10 帶寬係被定義為可由發送器被傳送至接收器而不須計算閒 置匯流排期間之位元組數目之實體界限。因而，在固定匯 流排寬度下，該理論上總尖峰帶寬係為該作業頻率獨自之 一因素。然而在現實生活中此公式為不適當的。電腦系統 不管是被最佳化得多好，沒有一個能以永續之方式達成尖 15 峰傳送率，原因在於僅為有限數目之背對背交易可被實 現。初始之存取等待時間以及如記憶體裝置内之頁界限的 記憶體内部參數對該實際之尖峰帶寬加諸有效之障礙。 一些記憶體基準透過施作預取法則以運用該等依序之 佇例（即該晶片組上管線式預取之緩衝器）以及在該記憶體 20 裝置本身上相互交插之排組而繞著這些問題工作。其結果 為根據同時之存取等待時間可被隱藏於來自DIMM上之I/O 緩衝器或該晶片組被輸出的管線資料後而約有90至95%之 匯流排運用。 然而在大多數現實世界之應用中，只有小部分之存取 8 1380314 停留「於頁中」，意即被要求之資料在目前被開始之記憶體 頁的位址範圍内被找到。頁擊中對頁漏失之比值隨著不同 應用而改變。在網路路由器與伺服器應用中，存取大多為 隨機的，形成幾乎無頁擊中之結果，而吾人進行之記憶體 5位址型態分析證明在視m流編輯或遊戲應用中頁擊中次數 可達70至80%。
10 15
20 在大多數情形中，記憶體存取型態導循一般之方式， -頁以-列存取被開啟，隨後此頁内之少數行位址為頁擊 中。母-個頁擊中定出_個64行頁擊中之區塊，其形成每 次有8個兀位之八次傳送的輸出（在沾記憶體裝置之情形 :。在相互交插之模式中，另要其順序為被預先決定:後 續之區塊不須賴連續行位址_'。此對 一在某-特定頁内於較高與較低位址間來： 而不致漏失該頁為重要的。然而在被給定每—頁内之行位 址的受限制數目下’則對—頁之界.限最終被到達到有多少 頁擊中可發生便有限制，且下—個記憶體要求將漏失目前 開始之頁。每種此頁漏失將形成—複雜序列事件之結果。 首先，目前開啟之頁必須被關閉。由於來自一dram記憶 體細胞之-讀取為破壞性的，被讀4至該陣列内之基本感 測放大H職料必須在該等RAS_要被前置充填後被寫 回該等記憶體細胞1閉—頁會耗用二至四時鐘週期間， 此時間之u其他頁可被啟動。只有在該記憶體陣列之 原封不動」狀I、已被重新建立’則下—個行啟動命令可 被發出。來自1以情狀—化紐的效能處罰抗拒 9 之嚴重程度將依與該前置充填對啟動延遲(tRP)相關聯的等 待時間週期數目而改變，原因在於tRP的等待時間週期數目 將決定其間無資料可被傳送之「無作業」（]^0015)週期之數 目。記住，在DDR協定下，由於每一閒置週期會致使二次 傳送之延遲或漏失，泫等處罰為兩倍，而造成有效帶寬之 嚴重減小的結果。 在下一次讀取（頁擊中）會發生前，另一頁需要被開啟， v、為。亥4置充填之相反順序。首先，一列位址被解碼，隨 後為該列存取選通移至該各別之列位址以將其信號拉低為 一邏輯真值。此再對此列内之所有記憶體細胞開啟其通過 閘。然後該等記憶體細胞將其内容排放至其基本感測放大 器。在每一對位元線之差別電壓已被感測及放大後，一讀 取命令被發出。此整個過程所耗用之時間為尺八3對^八3延 遲（tRCD) tRP與tRCD一者為造成有效行位址減小之二個主要 因素。 平均而言，有三至四次頁擊中跟隨一初始頁存取。在 這些情形中’ CAS等待時間（cl)決定在該讀取命令與資料 開始輸出至該資料突波間被引發之處罰週期數目。然而， 一讀取命令可與進行之資料突波同時被發出。此意即下一 個資料突波之讀取命令可在進行之資料傳送被耗盡前被發 出而結果為該等等待時間週期被隱藏於前一個傳送的後 面。所以，CAS等待時間（CL)在限制帶寬中比起RAS對CAS 延遲或刖置充填等待時間所扮演之角色為較小的。 雖然對照於慣常之智慧見解已將CL標示為最重要之 5 祕體等待時間’ CL之重要性正在消失，然而此對單一資 料率之⑽鳩仍維持為真，此乃為什麼近年來大多數記憶 體製造商制出其CL·㈣其料待時財數之原因。 10 EB技術透過該可變早期讀取命令而進-步可能由 DDR之另_特點獲得利益。可變早期讀取命令藉由改變該 讀取命令⑽於—進行中之傳送被發出之時間而就較高的 ㈤等待_補償。㈣確戟，若其机仅進行中的 貢料突波’該讀取命令以在該突波結束前二週期被發出， 、:果為下—個貝料輸出無縫地跟隨前者，該讀取 命令以㈣突波結束前三週期被發出，且此做法也可被擴 充至較N之CAS等待時間。所以，在任何頁内，因cl提高 之帶寬減小為可忽略的。 _ EB技術系列使用低tRp與tRcD及一可變早斯讀取命令組 合以允許最高可能之有效資料帶寬。在大多數之應用卜 該2.5-2-3(CL-tRP-tRCD)將遞送與來自CL·?為不可分辨之帶 寬，而且比CAS等待日寺間CI^2mL_tRptRcD))低 之1吓與tRCD等待時間二者甚至將更佳地作用。 目刖之電腦技術使用專用之記憶體控制器，其為該晶 片組之—部分，或否則在CPU本身上直接被集積。此記憶 20體控制器在預先定出之時段產生該等位址與命令。然而， 第4圖顯示之本發明的一實施例使用在記憶體模組400上被 集積之—記憶體控制器，其包括一資料缓衝器410且正在扇 出至各別記憶體集積之晶片420以該等特定之等待時間產 生^玄等位址與命令。此經由高速序列匯流排510被連接至心 11 1380314 邏輯500之此種完全被緩衝之模組將相依據本發明之帶 寬的相同或更佳之改善。 雖然本發明已就特定之實施例為準被描述。报明白的 是其他之形式可被熟習本技藝者採用。因之，其應被了解 5本發明不受限於任何特定之實施例。其亦應被了解上面所 運用之詞彙與術語乃為揭示本發明之目的，且未必作為對 本發明之領域的限制。 【圖式簡單說明】 第1圖為-記憶體裝置之-内部排組的示意概要圖。 1〇 第2圖為一模組之時間圖，一個在tRCD-4. CL-2 5， tRP-4(底部）與第二個為tRCD-3 ’ CL-2.5-tRP-2(頂部），顯示來 自不同頁之二個8之連續突波。 第3圖顯示發出在同一頁内之連續地被要求之資料區 塊的背對背交易之一早期讀取命令。 15 第4圖顯示本發明之一替選實施例。 【主要元件符號說明】 400…記憶體模組 500…心邏輯 410…資料緩衝器 …序列匯流排 420.·.晶片 12

Claims (1)

1380314 M年7利日修正替換ϋ夺--- 1 修正頁 十、申請專利範圍： 第94117251號申請案申請專利範圍 101.07.31. 1. 一種用於使多個記憶體模組與使用至少一記憶體模組 之至少一記憶體控制器間的資料傳送最佳化之方法，該 至少一記憶體模組含有韌體與數個雙資料率(DDR)積體 電路晶片，每一積體電路晶片支援頁模式存取、具有相 關聯之一列位址選通(RAS)對行位址選通(CAS)延遲的 一排組啟動命令、具有相關聯之一CAS等待時間的一讀 取命令、及具有相關聯之一前置充填等待時間的一前置 充填命令，該方法包含之步驟為： 就高速存取設定該韌體，包括：設定該CAS等待時 間為一CAS等待時間值，其在一選定頻率下大於該等積 體電路晶片所支援之一最小CAS等待時間值；以及 15 分別設定該RAS對CAS延遲與該前置充填等待時 間值中的至少一者為一RAS對CAS延遲值與一前置充 填等待時間值，其比所設定之CAS等待時間值低，以使 連續存取之存取時間最小化，其中一後續之存取相對於 一緊鄰之前一次存取為在頁外的； 20 使用該前置充填命令以關閉在緊鄰之前一次存取 發生處之一第一頁；以及 使用該排組啟動命令以開啟與該第一頁不同之一 第二頁，以使用記憶體讀取命令來存取該第二頁内之資 料。 2. 如申請專利範圍第1項所述之方法，其中在該等記憶體 13 修正頁 模組上被使用之該等積體電路晶片符合Ddri標準。 3. 如申請專利範圍第1項所述之方法，其中在該等記憶體 模組上被使用之該等積體電路晶片符合DDR2標準。 4. 如申請專利範圍第1項所述之方法，其中在該等記憶體 模組上被使用之該等積體電路晶片符合DDR3標準。 5. 如申請專利範圍第4項所述之方法，其中該至少一記憶 體模組符合小袼式因子。 6·如申請專利範圍第4項所述之方法，其中該等raS對 CAS延遲值與前置充填等待時間值二者均被設定為比 該被設定之CAS等待時間值低。 7. 如申請專利範圍第丨項所述之方法，其中該至少一記憶 體模組符合小格式因子。 8. 如申請專利範圍第丨項所述之方法，其中該至少一記憶 體模組符合完全被緩衝之DIMM。 9. 如申請專利範圍第1項所述之方法，其中該前置充填命 令係利用在該等記憶體模組上被使用之該等積體電路 晶片而被產生。 10. 如申請專利範圍第1項所述之方法，其中該等尺八5對 CAS延遲值與前置充填等待時間值二者均被設定為比 該被設定之CAS等待時間值低。 11. 如申請專利範圍第1項所述之方法，其中該等設定步驟 形成在該等使用步驟之際減少被漏失的讀取存取之結 果。 12. —種記憶體裝置，其包含： 1380314 修正頁 一記憶體控制器； 至少一記憶體模組，其與該記憶體控制器通訊並含 有數個雙資料率(DDR)積體電路晶片，每一積體電路晶 片支援頁模式存取、具有相關聯之一列位址選通(RAS) 5 對行位址選通(CAS)延遲的一排組啟動命令、具有相關 聯之一CAS等待時間的一讀取命令、及具有相關聯之一 前置充填等待時間的一前置充填命令，以及 用於局速存取之勒體，其中用於高速存取之該韋刃體 包括：用於設定該CAS等待時間之一CAS等待時間值， 10 其在一選定頻率下大於該等積體電路晶片所支援之一 最小CAS專待時間值；以及 一RAS對CAS延遲值與一前置充填等待時間值，用 於分別設定該RAS對CAS延遲與該前置充填等待時 間，該RAS對CAS延遲值與該前置充填等待時間值中的 15 至少一者遭設定為比所設定之CAS等待時間值低，以使 連續存取之存取時間最小化，其中一後續之存取相對於 一緊鄰之前一次存取為在頁外的，使得該韌體從下列項 目定出最小數目之處罰週期； 該刖置充填命令，直到在緊鄰之前一次存取發生處 20 之第一頁被關閉為止；以及 該排組啟動命令，直到開啟與該第一頁不同之—第 一頁，以使用該讀取命令來存取該第二頁内之資料為 止0 13.如申請專利範圍第12項所述之裝置，其中該記憶體控制 15 1380314 修正頁 器與該至少一記憶體模組被集積。 14. 如申請專利範圍第12項所述之裝置，其中該記憶體控制 器與該至少一記憶體模組為分離的。 15. 如申請專利範圍第12項所述之裝置，其中該韌體與該至 少一記憶體模組被集積。 16. 如申請專利範圍第12項所述之裝置，其中該韌體與該至 少一記憶體模組為分離的。 17. 如申請專利範圍第12項所述之裝置，其中該記憶體控制 器為數個記憶體控制器，其每一個與至少一記憶體模組 10 通訊。 18. 如申請專利範圍第12項所述之裝置，其中在該等記憶體 模組上被使用之該等積體電路晶片符合DDR1，DDR2 與DDR3標準之一。 19. 如申請專利範圍第18項所述之裝置，其中該至少一記憶 15 體模組符合小格式因子。 20. 如申請專利範圍第18項所述之裝置，其中該等RAS對 CAS延遲值與前置充填等待時間值二者均被設定為比 該被設定之CAS等待時間值低。 21. 如申請專利範圍第12項所述之裝置，其中該至少一記憶 20 體模組符合小格式因子。 22. 如申請專利範圍第12項所述之裝置，其中該至少一記憶 體模組符合完全被緩衝之DIMM。 23. 如申請專利範圍第12項所述之裝置，其中該前置充填命 令係被用在該記憶體模組上之該等積體電路晶片產生。 16 1380314 _ 修正頁 * 24.如申請專利範圍第12項所述之裝置，其中該等RAS對 ' CAS延遲值與前置充填等待時間值二者均被設定為比 ； 該被設定之CAS等待時間值低。 25.如申請專利範圍第12項所述之裝置，其中該等CAS等待 5 時間值、RAS對CAS延遲值與前置充填等待時間值之設 ' 定形成減少被漏失的讀取存取之結果。 17 1380314
排組啟動 (列選擇） 列選擇+行選擇 绝婼瞰蝌(贮}>- ιιν^莨皭οθα) 鳞实輙V841
列解碼器 χ(句組)線路第 完整位址 圖 1 2 3 4 5 6 7 8 9 1011 1213141516171819202122232425252627282930
1 2 3 4 5 6 7 8 9 10111213141516171819202122232425252627282930
♦♦♦♦ 1 2 3 4 5 6 7 8 9 10 Clk Cmd Apt 資料丨牡2 資料(j；L2.5 資料έι_3 TLnj-LTLTL 第3 1 12 13 14 15 16 17 18 19 20
1380314
第4圖
TW094117251A 2004-05-26 2005-05-26 Method for optimizing data transfer between memory modules and at least one memory controller using at least one memory module, and memory apparatus TWI380314B (en)

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