TWI356416B - Non-volatile memory with dual voltage select gate - Google Patents

Description

1356416 九、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性記憶體。 【先前技術】 半導體記憶體已變成愈來愈普遍運用在各種電子I置 中。舉例而言’行動電話、數位攝影機、個人數位助理、 行動運算裝置、非行動運算裝置及其他裝置中皆使用非揮 發性半導體記憶體。電可擦除可程式化唯讀記憶體

(Electrically Erasable Programmable Read Only Memory EEPROM)及快閃記憶體係最普遍的非揮發性半導體記情 體。與傳統全功能EEPROM相比，運用快閃記憶體（亦屬於 EEPROM類型）’可在一個步驟中擦除整個記憶體陣列的内 容或記憶體之一部分的内容。 傳統EEPROM及快閃記憶體二者均利用半導體基板中定 位在通道區上且絕緣於通道區的浮動閘極。該浮動閘極係 定位在源極區與汲極區之間。控制閘極係提供在浮動閘極 上且絕緣於浮動閘極。如此形成的電晶體之臨限電壓 (VTH)受控於浮動閘極上保留的電荷量。即，在開通電晶 體之前以允許在其源極與汲極之間的傳導而必須施加至控 制閘極的最小電壓量係受控於浮動閘極上的電荷位準。 -些EEPROM及快閃記憶體裝置具有用於儲存兩種範圍 電荷的浮動閘極，並且因此可在兩種狀態（例如，經擦除 狀態與經程式化狀態）之間程式化/擦除記憶體元件。此類 快閃記憶體裝置有時候稱為二元式（binary)快閃記憶體裝 125538.doc 1356416 置，原因係每一記憶體元件可儲存一位元之資料。 種多狀態式(亦稱為多位準式)快閃記憶體裝置係藉由 識別多重相異允許/有效程式化臨限電壓範圍予以實施。 每一相異臨限電壓範圍對應於—用於記憶體裝置中編碼之 各組資料位元的預Μ定值。舉例而言，#使記憶體元件 處於相對應於四段相異電壓範圍的四段相異電荷能段 (charge band)之一時，每一記憶體元件可儲存兩個位元之 資料。 一 3L地，於程式化操作期間施加至控制閘極的一程式電 壓VPGM係作為量值隨時間增大之一連串脈衝予以施加。在 一項可實行之做法中，該等脈衝之量值係按一預先決定步 進大小（例如，0.2伏至0.4伏）隨每一相繼脈衝予以遞增。

Vpgm可被施加至快閃記憶體元件的控制閘極。在介於程式 ，衝之間的週期中’執行驗證操作。在相繼的程式脈 衝之間讀取正被並行程式化之一群組記憶體元件的每一記 憶體元件之程式化位準’以判定記憶體元件是否已等於或 大於/、正被程式化時施加至其的驗證位準。對於多狀態式 快閃記憶體元件陣列，對於記憶體元件之每一狀態實行一 驗證步驟，以判定是否該記憶體元件已抵達其資料相關聯 之驗證位準。舉例而言，一種能夠以四種狀態來儲存資料 的多狀態記憶體元件可能必須對於三個比較點實行驗證操 作。 另外，當程式化EEPROM或快閃記憶體裝置（諸如NAND 串中的NAND快閃記憶體裝置）時，典型地，施加一 VpGM至 125538.doc 1356416 控制閘極並且使位元線接地，使電子自記憶體單元或記憶 體元件（例如’儲存元件）的通道注入至浮動閘極。當電子 累積於浮動閘極中時，浮動閘極變成荷載負電荷狀態，並 且記憶體元件的臨限電壓上升，使得記憶體元件被視為處 於已程式化狀態。如需關於程式化之更多資訊，請參閱美

國專利案第 6,859,397號題為"Source Side Self Boosting Technique For Non-Volatile Memory"及 2005年 2月 3 日公開 之美國專利申請案第2005/0024939號題為"Detecting 〇ver Programmed Memory";該等案整份内容以引用方式併入本 文中。 但是，歸因於非揮發性儲存元件彼此鄰近，導致在程式 化期間已遭遇到各種形成之程式化干擾，包括，閘極引發 汲極降低（Gate Induced Drain Lowering)程式化干擾。另 外，運用進一步縮放NAND技術，預期使此問題惡化。當 歸因於後續程式化其它非揮發性儲存元件而導致先前經程

式化之非揮發性儲存元件的臨限電壓偏移時發生程式化干 擾。 【發明内容】 本發明解決前述與其它議題之方式為提供—種具有雙電 壓選擇閘結構的非揮發性記憶體，以及用於製造與圖案化 此種非揮發性記憶體之方法。 在一項具體實施例中，一鍤田认 , 種用於一非揮發性儲存系統之 選擇閘極結構，包括：一第一值道 矽層所形成，該第一傳導部分係 卑得導部分，例如，由一複晶 基板予以承載； 125538.doc 1356416 第二傳導部分，例如，由另一複晶碎層所形成 導部分形成在該第-傳導部分之“第一傳 步 〇丨4件上且雷說人；p 該第-傳導部分之該第—部。 第一傳導部分之-第二部件上.及=刀’其形成在該 1件上，及一第三傳導部分，並 2在該介電部分上。該第三傳導部分係藉由該介電部:而 電隔離於該第-傳導部分並且相間隔於該第二傳導部八 在另一具體實施例中，—種非揮發性儲存系統包^至

少-NAND串，其具有若干非揮發性儲存元件·及一選擇 閘極結構，其排列在該至少一NAND串的一端處，其中如 上文所述提供該選擇閘極結構β 、 在另一具體實施例中，一種非揮發性储存系統包括至 少-NAND串’其具有若干非揮發性儲存元件；及一選擇 閘極結構’其位於該NAND串的一端處。該選擇閉極結構 包括一選擇閘極及-輕合電極，其中該選擇間極之一部分 延伸於該耦合電極與一基板之間。 在另一具體實施例中，一種非揮發性儲存系統包括：若 干NAND串，每一NAND串包括若干非揮發性儲存元件； 及若干字線，其連通於該等NAND串。每—NAND串包 括：藉由一基板承載的一第一傳導部分，該等第一傳導部 分往一字線方向相隔開；一第二傳導部分，其形成在每一 NAND串之該第一傳導部分上且電耦合至該第一傳導部 分，該第二傳導部分往一字線方向接連地延伸橫跨多個 NAND串’另外，第二傳導部分與相間隔之第一傳導部分 提供用於該等NAND串的相間隔之選擇閘極；一第三傳導 125538.doc 部分，其形成在該第二傳導部分上，電絕緣於該第二傳導 4分’並且往該字線方向接連地延伸橫跨多個NAnd串， 該第二導電部分提供用於該等NAND串的一耦合電極。 【實施方式】 適合運用本發明使用之一種非揮發性記憶體系統之一項 實例使用NAND型快閃記憶體結構，其中多個電晶體串聯 排列於一NAND串中之兩個選擇閘極之間。圖J繪示依序排 列之兩個NAND串的俯視圖。實務上，可跨一半導體裝置 以二維陣列（視需要’以三維陣列）依序排列若干此類 NAND串。圖1及2所示之NAND串各串聯且夹在選擇閘極 結構之間的四個電晶體。舉例而言，NAND串#1包括夾在 一及極側選擇閘極結構（圖中未繪示）與一源極側選擇閘極 結構110(其包括一源極側選擇閘極（SGS)112及一源極側耦 合電極（CES)108)之間的電晶體100、1〇2、1〇4及1〇6。 NAND串#2包括夾在一汲極侧選擇閘極結構14〇(其包括一 汲極侧選擇閘極（SGD) 142及一汲極侧耦合電極（CED) 146) 與一源極侧選擇閘極結構160(其包括一源極側選擇閘極 (SGS) 166及一源極側耦合電極（CES) 162)之間的電晶體 150、152、154及156。請注意，圖中繪示NAND串#1之一 端區域已在汲極側被切斷。 舉例而言，在NAND串#1中，在一端處，一選擇閘極（圖 中未繪不）連接該NAND串至一位元線接點（圖中未繪示）， 在，另一端處，該選擇閘極112連接該NAND串至一源極線接 點120。同樣地，在NAND串#2中，在_端處，選擇_ 125538.doc -10- 142連接該NAND串至·Ή線接點uo,在另-端處，該 選擇閘極！66連接該NAND串至一源極線接點17〇。藉由施 加適當電壓來控制該等選擇閘極。 另外在NAND串#1中’電晶體1〇〇、1〇2、1〇4與1〇6各 具有一控制問極及-浮動閘極。具體而言，電晶體1〇〇具 有控制閘極100CG及浮動閘極1〇〇FG。電晶體1〇2包括控制 閉極102CG及浮動閘極1〇2FG。電晶體1〇4包括控制閉極 104CG及浮動閘極104FG。電晶體1〇6包括控制閉極⑽μ 及浮動閘極106FG。可提供控制閘極1〇〇C(}、1〇2(：g、 104CG與l〇6CG以分別作為字線机3、肌2、wL1與WL〇 之部分。在一項可行設計中，電晶體1〇〇、1〇2、1〇4和1〇6 皆係記憶體單元或非揮發性儲存元件。在其他設計中，記 隱體元件可包括多個電晶冑，或可能係不同於圖^及圖2所 繪示之記憶體元件。選擇閘極142被連接至一汲極選擇 線，而選擇閘極112與166被連接至相關聯之源極選擇線。 NAND串#2係以類似於NAND串#1方式予以排列，並且包 括一接點130 (其連接至在該NAND串之一汲極側的一位元 線）’同時一接點1 70連接至共同源極選擇閘極電壓。此 外，該源極側選擇電極166被連接至相關聯之源極選擇 線’並且該汲極侧選擇閘極142被連接至相關聯之汲極選 擇線。在NAND串#2中，電晶體150、152、154與156各具 有一控制閘極及一浮動閘極。電晶體丨5〇具有控制閘極 150CG及浮動閘極】50FG。電晶體152包括控制閘極]52(：g 及浮動閘極152FG。電晶體154包括控制閘極154CG及浮動 125538.doc 1356416 閘極154FG。電晶體156包括控制閘極156CG及浮動閘極 156FG。可提供控制閘極 150CG、152CG、154CG與 156CG 以分別作為字線WL3、WL2、WL1與WLO之部分。彼等字 線不同於相關聯於NAND串# 1之字線。 可在一 NAND串的一端處或兩端處提供選擇閘極結構。 對具有可受控於不同電壓之一耦合電極與一選擇閘極的一 選擇閘極結構之運用，提供一種雙電壓選擇閘極結構，當 操作NAND _時，雙電壓選擇閘極結構提供若干優點，如 下文進一步論述。 在一項可行實施方案中，F標示字線、每一記憶體元件 之控制閘極與浮動閘極之寬度，而且標示介於記憶體元件 之間的間隔；3F標示源極選擇閘極結構與汲極選擇閘極結 構之寬度；及3F或5F標示介於相鄰NAND串之選擇閘極結 構之間的空間之寬度，其用於定位接點。選擇閘極結構寬 於記憶體元件的設計對防止電流洩漏通過選擇閘極很有 用。 圖3繪示三個NAND串的電路圖。一種使用NAND結構之 快閃記憶體系統的典型架構將包括數個NAND串。舉例而 言，圖中繪示一具有更多NAND串之記憶體陣列中的三個 NAND串3 20、340和3 60。該等NAND串之每一者除了包括 四個儲存元件以外，亦包括兩個選擇閘極結構，每一選擇 閘極結構具有各自選擇閘極電晶體及耦合元件。雖然為了 簡化而繪示四個儲存元件，但是現代NAND串可具有多達 (例如）32個或64個儲存元件。 125538.doc -12- 舉例而言，NAND串320包括選擇閘極結構322與327及 儲存元件323-326 ; NAND串340包括選擇閘極結構342與 347及儲存元件343-346 ; NAND串360包括選擇閘極結構 362與367及儲存元件363-366。每一NAND串係藉由其選擇 閘極結構（例如，選擇閘極結構327、347或367)而連接至源 極線。一選擇線SGS係用於控制選擇閘極結構的源極側選 擇閘極。各種NAND串320、340與360係藉由選擇閘極結構 322、342、362等等中的選擇電晶體而連接至各自位元線 321、341與361。彼等選擇電晶體受控於一汲極選擇線 SGD。在其它具體實施例中，該等選擇線未必然成為 NAND串之間的共同線；即，可為不同的NAND串提供不 同的選擇線。字線WL3被連接至儲存元件323、343及363 的控制閘極。字線WL2被連接至儲存元件324、344及364 的控制閘極。字線WL1被連接至儲存元件325、345及365 的控制閘極。字線WL0被連接至儲存元件326、346及366 的控制閘極。如所示，每一位元線及各自NAND串構成儲 存元件陣列或儲存元件集合之行。該等字線（WL3、 WL2、WL1和WL0)構成儲存元件陣列或儲存元件集合之 列。每一字線連接該列中每一儲存元件的控制閘極。或， 可藉由字線本身來提供控制閘極。舉例而言，字線WL2提 供用於儲存元件324、344及364的控制閘極。實務上，在 一字線上可有上千個儲存元件。 此外，每一選擇閘極結構的耦合電極相鄰於一儲存元件 及字線。舉例而言，選擇閘極結構322的汲極側耦合電極 125538.doc -13 - 1356416 (CED)相鄰於儲存元件323及說3，及選擇閘極結構327的 源極側輕合電極（CES)相㈣儲存元件326及WL0。將於下 文進一步解說所述，耗合電極應接近儲存元件，以透過電 容耦合來影響該儲存元件。 母-儲存元件可儲存資料。舉例而言，當儲存一位元之 數位資料時，儲在i 土 _ 牛之可犯的臨限電壓（VTH)範圍被劃 刀成經指派為邏輯眘粗"Π " λ u 勹璉铒貪枓1及〇"的兩段範圍。在NAND型 快閃記憶體之一頊會你丨由 _ . 實幻中，儲存凡件被擦除之後的VTH為 負且被定義為邏輯” j "。彳 式#作之後的Vth為正且被定 義為邏輯"〇，，。當VT„ A g Hβ & 、，4t Η為負且嘗試凟取時，儲存元件將開通 以扣不出正在儲存邏輯"丨，，。每 . _ 田Vth為正且嘗試讀取操作 件亦可子凡件將未開通’其指示出儲存邏輯”〇，，。儲存元 '、二以儲存多位準資訊，舉例而言，多個位元之數位資 科。在此情況尹，VTH值之銘固、士去， 兴 圍破劃分成若干位準之資 v rV 如果儲存四個位準之資訊，則將有四段 vTH範圍指派給資料值”u”、

型記憶體之一項實例… 01及"〇〇"。在NAND 義為⑴"。正W狀二後的Vth為負且被定 斗儿从 態10 、”01"及，，〇〇，，。介於裎 式化於儲存元件中之資盥 、 的特定關係取決於對财：Γ 臨限電壓範圍之間 例而+盖圖蛮、予70牛所採用的資料編碼方案。舉 例而5 ’美國專利宰 第第6,222,762號及美國專利申請公告荦 第顧勒测號（該等案整份内容 中）描述用於多狀態式 ^入本文 案。 Ά㈣存π件的各種資料編碼方 125538.doc •14- 1356416 以下美國專利案/專利申請案中提供型快閃記憶體 及其運作的相關實例：5 386 422、5,522,58〇、5 57〇,315、 5’774,397 6,046,935、6,456,528 及 6,522,580，所有該等 案均以引用方式併入本文中。 田程式化-快閃儲存元件時，_程式電壓被施加至該儲 存元件之控制閘極，並且相關聯於該儲存元件之位元線被 接地。來自通道的電子被注入至浮動閘極。當電子累積於 浮動閘極中時，浮動間極變成荷載負電荷狀態’並且該儲 存7L件的VTH上升。為了施加一程式電壓至正被程式化之 儲存元件的控制閘極，在適當字線上施加該程式電壓。如 上域述’該等NAND串之每一者中的一儲存元件共用同 一字線。舉例而，當程式化圖3之健存元件324時，程式 電廢亦被杨至料元件⑷與364的控制閉極。 但疋，-健存7L件中健存之電荷中之偏移可發生於程式 化及讀取一既定儲存元件並且其它儲存元件在一定程度上 搞合於該既定儲存元件時’諸如共用同—字線或位元線的 儲存元件。具體而言，因為介於儲存元件之間的場耦合， 所以使儲存之電荷位準中之偏移發生。歸因於積體電路製 造技術改良導致介於儲存元件之間的空間減小使問題加 劇。該問題最顯著發生於在不同時間已程式化之若干群组 相鄰储存元件之間。-群組儲存元件被程式化以加入相對 應於一組資料的一電荷位準。在用一第二組資料程式化一 第二群組儲存元件之後，歸因於該第二群組儲存元件至該 第一群組儲存元件的電荷電容輕合，導致讀取自該第一群 125538.doc -15- 組儲存元件的電荷位準似乎不同於所程式化的電荷位準。 因此，耦合效應取決於儲存元件被程式化的順序，並且因 此取決於程式化期間行進通過之字線的順序。典型地（但 非必然），程式化一 NAND串係自源極側至汲極側，其開始 於源極側字線，並且一次一個字線地前進至汲極側字線。 例如，一既定儲存元件上的電容耦合效應可起因於同一 字線且同一 NAND串中的其它儲存元件。舉例而言，儲存 元件344可係一第一群組儲存元件之部件，該第一群組儲 存元件包括沿字線WL2的其它交替之儲存元件，該第一群 組儲存元件儲存一頁資料。儲存元件324及364可係一第二 群組儲存元件之部件，該第二群組儲存元件儲存另一頁資 料。當在儲存元件344之後程式化該第二群組儲存元件 時，將有對儲存元件344的電容耦合。來自字線上直接相 鄰之儲存元件（儲存元件324與364)的耦合最強。 同樣地，若在儲存元件344之後程式化在同一 NAND串 340上的儲存元件，則會影響儲存元件344。對於儲存元件 344，來自NAND串上直接相鄰之儲存元件（儲存元件343與/ 或345)的耦合最強。舉例而言，如果程式化NAND串340中 的儲存元件之順序係346、345、344、343，則來自儲存元 件343的耦合可影響儲存元件344。一般而言，以相對於儲 存元件344對角線排列之儲存元件（即，儲存元件323、 363、325與365)可對儲存元件344提供約20%耦合，而在同 一字線或NAND串上直接相鄰之儲存元件324與364及343與 345提供約80°/◦耦合。在一些情況中，耦合可足以使儲存 125538.doc -16-

經施加第二傳導部分或第三傳導部分的—控制電壓被施加 至一組NAND串中的每一NAND_。同樣地，儲存元件的 控制閘極部分可橫跨多個NAND串延伸以作為字線。舉例 :言，在NAND串450中，一儲存元件⑸包括一控制閉極 區454(其橫跨多個]^八1^〇串延伸）及一浮動閘極區456(其隔 離於其它NAND串）。 八 元件之VTH偏移約0.5伏，這足 、疋U造成讀取錯誤，並且使 群組儲存元件的VTH分佈。 圖4a繪示具有雙電屬選擇閘極結構之n娜串的叫視 圖。圖中僅繪示NAND串之—部分且並且有各種簡單化。 實務上’以二維（例如’位元線方向與字線方向）方式橫跨 半導體基板形成類似的結構。圖㈣示類似的NAND事4〇〇 及彻。往位元線或NAND串方向延伸，nand串—包括 一選擇閘極結構41〇 (圖中用虛線框概括繪示）及若干儲存 讀（諸如儲存元件440與46G)e選擇閘極結構包括_選 擇閘極，該選擇閘極係由一第一傳導部分42〇與一第二傳 導部分418所形成。選擇閘極結構41〇亦包括—耦合電極， 該叙合電極係由-第三傳導部純2所形成。财_串4〇〇 之第一傳導部分420電隔離於其它NAND串。相比之下，第 傳導4刀418與第二傳導部分412可往字線方向橫跨多個 NAND串延伸以作為控制線，例如，字線。在此方式中， 在選擇閘極 '耦合電極及儲存元件上提供保護障壁。舉 例而言，在選擇閘極之第二傳導部分418上提供保護障壁 416。在第三傳導部分412與第一傳導部分42〇之部件之間 125538.doc -17- 1356416 提供-介電層414。在-基板432 (其包括—n井區43。及一 f 井區428)上形成NAND串。使用淺渠溝隔離技術，在一項 可行設計中，P井區428包括向上延伸部分，該等向上延伸 部分係藉由-填充物426(諸如Si()2)分離。藉由填充物分離 之P井向上延伸部分的圖案係往字線予以重複。另外的p 井區中提供在往位元線方向相隔開的心源極/沒極摻雜區 (例如，源極/汲極區424)β具體而言，在選擇開極結構41〇 之兩側及儲存ϋ件44G與46G之兩側提供源極/汲極區。在 基板432之頂部上提供一絕緣層422。 圖仆繪示圖心之财仙串之儲存元件的剖視圖。此視圖 不包括選擇閘極結構，使得可更清楚看到儲存 元件。舉例 而言，可看到儲存元件44〇的組件包括保護障壁47〇、第二 傳導部分472、介電質474、第一傳導部分476及絕緣物 478 ° 圖5至圖14繪不用於製造具有雙電壓選擇閘極結構之 NAND串的過程。請注意，本文描述之製造製程僅陳述一 項可仃做法。可使用不同製造製程來達成所要最終結構。 亦吻庄意，圖式非按比例繪製。此外，圖中僅繪示一 NAND串之-部分的製造。實務上，可以二維（例如，位元 線方向與字線方向）方式橫跨半導體基板形成類似的結 構°亦可提供三維結構。 圖5繪不未經圖案化之層狀半導體材料500(具有一基 板 絕緣層、一第一傳導層及一介電層）的剖面圖。剖 面表不位tl線方向。—基板層5 1〇包括一半導體材料（諸如 125538.doc 1356416 矽）。在一項具體實施例中，於基板51〇中形成η井與p井（作 用）區。在基板510上形成一絕緣層52〇(其包括一絕緣材 料，諸如一絕緣氧化物）。在絕緣層52〇上形成一第一傳導 層530(其包括一傳導材料，諸如一複晶矽層）。在第一傳導 層530上形成一介電層54〇(其包括一介電材料舉例而 言，介電層540可使用一種複晶間介電（imer_p〇iy dielectric ; IPD)，諸如一層氧化物·氮化物氧化物（〇n〇) 層。 圖6繪示在已沈積光阻之後的圖5之半導體材料，所得結 果係半導體材料600。具體而言，在一項可實行之做法 中，在介電層540上沈積一光阻層620，使用一遮罩使光阻 層選擇性曝光於紫外光，並且使用顯影劑移除光阻之經曝 光部分’藉此曝露出介電層540之一部分。實行蝕刻以移 除介電層540之曝露部分（未被光阻層620保護），所得結果 係圖7之半導體材料700。 圖7繪示在已移除介電層之一部分之後的圖6之半導體材 料，所得結果係圖7之半導體材料700。移除光阻層62〇， 並且在第一傳導層530之經曝光部分上及介電層540之剩餘 部分上沈積一第二傳導層810(其包括一傳導材料，諸如一 額外複晶矽層），所得結果係圖8之半導體材料8〇〇。具體 而言’圖8繪示在已加入第二傳導層810之後的圖7之半導 體材料。移除介電層540之一部分允許第一傳導層與第二 傳導層彼此電接觸。在另一做法中，可使用一遮罩在所要 位置中形成介電層，使第一傳導層之一部分被曝露，使得 125538.doc -19· 1356416

圖9繪不在已加入保護障壁之後的圖8之半導體材料 使用一遮罩910，藉由將遮罩 ，而形成若干保護障壁922、 在一項可實行之做法中，保 付結果係半導體材料9〇〇。可使用 910之圖案轉印至半導體材料，而 923 、 924 、 925 、 926與927 。在一 濩障壁可係由一介電材料（諸如氮化矽（SiN))所製成。再 次，請注意，圖中僅繪示出半導體材料之一部分。舉例而 言，額外保護障壁可沿隨後形成的一NAND串向右延伸。 圖10繪示在已移除第二傳導層之部分之後的圖9之半導 體材料，所得結果係半導體材料1000。移除遮罩910,並 且實行一蝕刻製程以移除第二傳導層之未被保護障壁保護 的部分。結果，在蝕刻之後，第二傳導層部分1022、 1023、1024、1025、1026與1027繼續存在。此外，相鄰於 第二傳導層部分1022的第一傳導層之若干部分被曝露，以 及介於第二傳導層部分1023與1024、1〇24與1〇25、1〇25與 1026及1026與1027之間的介電層540之若干部分被曝露。 蝕刻移除第二傳導層之一部分（其係往位元線方向介於保 護障壁922與923之間），藉此形成一間隙1〇1〇並且曝露出 第一傳導層530之一部分1020。間隙1010之寬度可為約1至 1.5F(請參閱圖1}並且可延伸於繼續存在的第二傳導層部分 1022與1〇23之間。蝕刻受到控制以抵達第一傳導層53〇， 且不移除間隙1010中的所有第一傳導層53〇。 使用保護障壁922與923來界定一選擇閘極結構。在一項 做法中，對於一 NAND串的源極側及汲極側兩者，可使用 125538.doc •20· 類似的選擇閉極結構。替代做法為，可在源極側處提供一 選擇閘極、结構，而在沒極側處提供一習知選擇閘極電晶 T;或可在汲極側處提供一選擇閘極結構，而在源極側處 提供一習知選擇閘極電晶體。 在-項替代做法中，當實行一第一蝕刻肖，在介於第一 保護障壁922與第二保護障壁923之間的一區域上施用一遮 罩然後，移除該遮罩，並且放置另一遮罩，該另一遮罩 具有在保護障壁922與923之間的一開口。然後實行分開的 蝕刻，以僅移除第二傳導層之位於保護障壁與之間 的。卩刀。最終結果係如圖i 〇所示。此項做法涉及一額外步 驟，但是允許獨立於介於界定儲存元件之其它保護障壁之 間的蝕刻，來實行介於第一保護障壁922與第二保護障壁 9 2 3之間的钱刻。 圖11繪示在沈積一保護層之後的圖1〇之半導體材料，所 得結果係半導體材料1100。可經由一遮罩1120在間隙1010 的一區域中施用一保護層1110 (其可係一介電材料，諸如 氣化妙）°保護層1110可覆蓋第二傳導層部分1022與1023 之相對侧壁及第一傳導層之曝露部分1〇2〇 (圖1〇)。此外， 保護層之部分1112與1114可覆蓋保護障壁922與923之頂部 部件’以允許在施用保護層1丨丨〇中的一定程度未對齊。 圖12繪示在移除第一傳導層及介電層之部分之後的圖^ 之半導體材料，所得結果係半導體材料12〇〇。具體而言， 實行一進一步蝕刻製程，以移除第一傳導層之一部分（該 部分係相鄰於第二傳導層部分丨〇22)，以及移除介電層54〇 125538.doc •21 · 1356416 (圖11)及第-傳導層53〇之若干部分（該等部分係往位元線 方向介於第二傳導層部分1〇23與1〇24、1〇24與i〇25、Mb 與1026及1026與1027之間結果，除了界定第一傳導層 部分1230、1224、1225、1226與1227以外，還界定介電層 部分 1202、1204 ' 1206、1208與 121〇β 保護層 111〇防止钱 刻於間隙1010中。 往位7C線或NAND串方向延伸，半導體材料12〇〇包括一 選擇閘極結構1260及示範性非揮發性儲存元件1265、 1270、1275與128〇。可往垂直於頁面之方向（例如，字線 方向）及往位元線方向，橫跨半導體基板重複選擇閘極結 構及示範性非揮發性儲存元件。如所述，圖中僅繪示出一 NAND串之一部分。實務上，一 NAND串可在一連串非揮 發性儲存元件之任一側上包括若干選擇閘極。可在一 NAND串的源極側及/或汲極側提供所繪示之選擇閘極結構 1260。選擇閘極結構丨26〇之寬度可為約3F，其中第二傳導 層部分1022與1〇23之寬度可為約相同，例如，F。在另一 選項中，選擇閘極結構1260之寬度可為約3.5F，其中第二 傳導層部分1022之寬度可為約1.5F，及第二傳導層部分 1023之寬度可為約F。在一項做法中，每一非揮發性儲存 元件之寬度可為約F，並且非揮發性儲存元件在位元線方 向彼此相間隔開F (請參閱圖丨）。 在選擇閉極結構1260之任-側在基板51〇中形成源極/汲 極區1250與1252 ^此外，在基板51〇之若干區域（彼等區域 係往位元線方向介於非揮發性儲存元件之間）中形成源極/ 125538.doc -22· 1356416 構1260的末端字線。相鄰於NAND串中之汲極側選擇閘極 的字線所呈現的程式化干擾幅度較小。WL〇程式化干擾大 多數發生於當抵達高程式電壓（VpGM)值且因接地WL發生 而使帶間穿隨（band-to-band tunneling)加劇時程式化WL0 本身期間。為解決此議題，已提議增大介於末端字線與其 相對應選擇閘極之間的間隔。另一提議之做法係使用虛設 子線，並且使該等虛設字線上無資料或具有二進制資料。 另一做法涉及：對於藉由末端字線程式化的非揮發性儲存 元件，儲存每儲存元件一或兩個位元，同時在其他非揮發 性儲存元件之每一者上儲存三個位元。 本文提供之選擇閘極結構126〇可透過適當控制選擇閘極 與耦合電極來有利地減小程式化干擾。可結合其它減小程 式化干擾之技術來使用該結構。具體而言，除了相鄰源極 /汲極區1252以外，經施加至耦合電極144〇的一電壓亦將 電容耦合至相鄰非揮發性儲存元件1265的控制閘極MM與 浮動閘極1224。此電壓將幫助減少在GIDL發生的選擇閘 極結構下產生熱電子。具體而言，變更空乏條件，允許沿 自GIDL發生處（點1420)行進至相關聯於末端字線的非揮發 性儲存元件之浮動閘極（例如，浮動閘極j 224)的熱電子路 徑之更多散射事件。散射事件增加可藉由使電子向上偏向 至正偏壓電容耦合1440，而吸引電子遠離相鄰之非揮發性 儲存元件之浮動閘極，藉此減小干擾現象。此外，電子表 面散射歸因於源極/汲極區1252中的垂直場增加而增加。 舉例而言，於程式化期間，VsGs被施加至選擇閘極 125538.doc -25- 1356416 1430, VcES被施加至耗合電極144〇, _程式電壓^⑽被施 加至所選字線（在此實例中為WL〇)，並且通電壓bus voltage)VPASS被施加至其餘字線WU_WL3。舉例而言取 決於位於耦合電極1440下之介電層部分丨2〇2 (圖i 2)可耐受 的電壓位準，可將最多8伏或以上置於耦合電極144(^ = 外，於經由末端字線程式化非揮發性儲存元件期間，可施 加電壓以驅動箱合電極1440。此藉由產生較強累積層而建 立較強的電荷散射。可使更多電子偏向而朝向耦合電極 1440並且遠離相鄰之非揮發性儲存元件之浮動閘極。另 外，經施加至耦合電極1440的高電壓可藉由耦合來自耦合 電極M40的電壓至末端字線的非揮發性儲存元件，而減: 用以程式化相關聯於末端字線的非揮發性儲存元件所需的 最大程式電壓（vPGM)，例如，自22伏至21伏。此所耦合之 電壓與VpGM —致作用。 當相關聯於其它非相鄰字線的非揮發性儲存元件被程式 化時，可施加相同電壓至選擇閘極1430及耦合電極1440, 例如，〇伏。其它狀況亦可行。因此’在一項做法中，可 依據當前正被程式化之一或多冑非揮發性儲存元件在 NAND串中的位置’或一址字線中當前被選擇待程式化之 字線的位置，來設定耦合電極144〇之電壓。在另一項可行 做法中’當使用相鄰之字線進行程式化時，允許箱合電極 1440上之電壓為浮動。即，可藉由下列方式應付因選擇閘 極結構之增大大小所致的較高選擇間極RCB間常數··使 耦合電極電麼成為浮動，·及/或使經施加至選擇閘極及相 125538.doc .26 · 1356416 關聯輕合電極的電塵往相同極性方向同時斜 式轉變，料其彼此輕合將增強其充電或放電。〃匕方 般而έ，耦合電極電壓係依據各種準則（包括程式化 準則）予以控制’諸如所選字線之位置、溫度、程式脈衝 位準或數目、裝置循環數目及當使用多進程程式化時的程 式化進程次數。 圖15繪示具有替代性選擇閘極結構1560的替代性半導體 材料1500。在此做法中，介電層15〇2接連地延伸於第二傳 導層部分1G22與1G23之間，使得在間隙1G1G中未曝露出第 一傳導層。藉由類似於圖丨丨之保護層111〇方式，在介電層 1502之邛分上形成保護層1510。此設計可藉由圖案化光 f5 乂使其進步延伸至相對於圖6中所繪示之光阻620的左 方予以達成。另外，可在介電層15〇2上形成第二傳導層部 分1022之部件以考慮到未對齊。 圖16繪示包括圖13之半導體材料串。非揮發性 儲存系統典型包括端對端且並排排列之若干NAND串。配 置1600繪示一端對端排列的完整NAND串162〇及局部 NAND串1610與1630。具體而言，完整NAND串162〇包括 一源極側選擇閘極結構1622、一連串非揮發性儲存元件 1624及一汲極側選擇閘極結構1626。在1620之一 側上，另一 NAND串1630之一部分包括一源極側選擇閘極 結構1632及一示範性非揮發性儲存元件1634。在Nand串 1620之另一側上，另一NAND串1610之一部分包括一汲極 側選擇閘極結構1614及一示範性非揮發性儲存元件丨6丨2。 125538.doc •27- 1356416

圖17a繪示用於製造具有選擇閘極結構之半導體材料的 過程概要。所示之過程僅係作為實務上可使用之各種過程 的實例。亦請參考圖5至14，在步驟1700，在一基板（例 如’基板510)的一絕緣層（例如，層520)上形成一第一傳導 部分（例如，部分1230)。在步驟1705 ’在該第一傳導部分 之第部件上形成一第一傳導部分（例如，部分1022)。 在步驟Π10，在該第一傳導部分之一第二部件上形成一介 電部分（例如，部分1202)。在步驟1715，在該介電部分上 形成一第三傳導部分（例如，部分1〇23)，該第三傳導部分 與該第二傳導部分相隔開。在步驟1720，在該第一傳導部 分（123G)之任-侧上在該基板中形成第—與第：源極/波極 區（例如，區㈣與㈣）。彼等者係用於選擇閘極（143〇) 的源極/ >及極區〇

_圖⑺㈣詩製造圖13之何时料料細過程。所 不之過程僅係作為實務上可使用之各種過程的實例。在步 驟1725 ’在一基板的一絕緣層上形成一第一傳導層(例 如，請參閱圖5)。在步驟173〇’在該第一傳導層之部件上 電層(例如，請參閲圖5)。如所述，可使用適當的 第一傳導層之-所要區域上形成該介電 、登吓啕该第一傳導層上並且予以 :擇性移除，以曝露出該第一傳導層之一所要部分。在步 驟1735，將一光阻施用至 牛趣_收 ^電層（例如，請參閱圖6)。在 : ,將該介電層之若干部分向下钱 層（例如，請參_7)()接著 弟傳導 接者在步驟1745,移除該光阻。 125538.doc -28· 在步驟1750 ,在該第一傳導声 之剩餘部分上形成該第二傳： '刀上及該介電層 n 得導層（例如，請參閱圖8)。在牛 驟Π55’使用一遮罩而施用保護障壁(例如 ）在步 在步驟1760，將該第二傳導層 月閱圖9)。 矛得導層之該等曝露部分 該介電層或該第-傳導層（例如，請參閱㈣）。在^ L765’在介於選㈣極結構之第—保護障壁與第二保護障 壁之間的間隙外部提供—遮星 更陴 遮罩（例如，請參閱圖11}。在 驟1770，在該選擇閘極結構 傅义忑間隙中施用一保護層（例 如’請參閱圖11)。在步驄177ς 时 任乂驟1775，將該介電層之曝露部分 及該第一傳導層之相對應部分向下触刻至該絕緣層(例 如’請參閱叫在步驟178〇,相鄰於該選擇間極結構 及該等非揮發性儲存疋件，在該基板中形成源極/汲極區 (例如，請參閱圖12)。最後，在步驟1785,在該選擇閑極 結構及該等非揮發性儲存元件上形成側壁(例如，請參閱 圖 13) 〇 圖18a至l8i係關於具有雙電壓選擇閘極結構之nand串 的另一具體實施例。具體而言，圖18a繪示具有雙電壓選 擇閘極結構之NAND串的另一具體實施例。夺此具體實施 例中’ 一選擇閘極結構18〇9包括形成於一絕緣部分1816上 的一第一傳導部分1815及形成於該第一傳導部分上的一第 一傳導部分1 814❶每一 NAND串的該等第一傳導部分往字 線方向相隔開。另外，該第二傳導部分18 14往字線方向接 連地延伸橫跨多個NAND串，而該第一傳導部分被隔離於 NAND串之間（例如，nand串1800與1830)之間。一第三傳 125538.doc -29- 1356416 導部分1810被形成於一介電質1812上並且亦往字線方向接 連地延伸橫跨多個NAND串。在該第三傳導部分181〇上提 供一保護障壁1808。一填充物1820 (諸如Si〇2)延伸於每一 NAND串的第一傳導部分之間。 示範性儲存元件1802包括一控制閘極/字線18〇4及一浮 動閘極1806(其包括第一傳導部分18〇9及第二傳導部分 1807)。在一基板1826 (其包括一 p井區1822及一 n井區 1824)上形成ΝΑΝΕ^ 1800與183〇。亦繪示出示範性源極/ >及極區1 8 1 8。 圖18b繪示圖18a之NAND串之儲存元件的剖視圖。此視 圖不包括選擇閘極結構，使得可更清楚看到儲存元件。舉 例而5，可看到儲存元件1 83 1的組件包括保護障壁丨832、 第二傳導部分1834、介電質1836、第二傳導部分Η%、第 傳導 卩刀1 839及絕緣物1 840。此處，該等第二傳導部分 往字線方向相隔開，而非如同選擇閘極結構一樣為接連 的0 圖1 8c繪示選擇閘極結構相對於NAND串及字線之配置。 圖中繪示字線WL0-WL3及NAND串（包括示範性NAND串 1850)。一區1841指示提供選擇閘極結構之處。圖至I” 分別繪示沿NAND串！ 850、選擇閘極結構區1841及wl〇2 剖視圖。 圖繪示沿圖18c之配置之NAND串的剖面圖。示範性 NAND串1850包括-選擇閘極結構1851及儲存元件1852、 1853、1854與1855»選擇_結構1851包括經形成在一基 125538.doc •30· 1356416 板1885的一絕緣層1878上的一 一播指A 第一傳導部分1861。在該第 傳導部分上提供一第二傳導 ! 刀1860〇該第一傳導部分 861與該第二傳導部分186〇一 入兩A 辱、.且成一選擇閘極18 5 7。一 "電邛分1 849使該第一傳導部八 笛1.首 料。P分與該第二傳導部分絕緣於 第一傳導部分1859，其提供一紅人 耦。電極1856。在該第三傳 導。P刀1859上提供一保護部分185^ 母一儲存元件包括一浮動間; ’該洋動閘極係由該第一 傳導部分與該第二傳導部分所劁

吓製成。例如，如圖所示：分 別用於儲存元件㈣的第一傳導部分聰與第二傳導部分 1864 ;分制於儲存元件1853的第—傳導部分聊與第二 傳導4刀1868，分別用於儲存元件1854的第—傳導部分 873與第—傳導部分1872 ;及分別用於儲存元件αν的第 一傳導部㈣77與第三傳導部分娜。每—料元件進一 步包括—㈣閘極/字線部分’控制間極/字線部分係藉由 -各自介電部分而絕緣於各自浮動閘極。例如，如圖所 示：分別用於儲存元件1852、18S3、以“與丨855的控制閘 極/字線部分_、1867、1871與1875。亦為儲存元件 1852、1853' 1854 與 1855 分別提供保護區 1862、1866、 1870與1874。另外，在该基板1885中形成源極/汲極區 1880、 1881、 1882、 1883與1884。 操作中，當充分局之電壓VSGS被施加至該選擇閘極185 7 時’在該基板1885中形成一反轉層1879，而允許電流流 動。另外，經施加至耦合電極1856的一電壓％以被耦合至 儲存元件1852的控制閘極1863與浮動閘極（部分1864與 125538.doc •31 - 1356416 祕)，以及施加至源極/汲極區ΐ88ι，如配合圖μ所論 述、。如所述’選擇閘極結構1851可提供諸如減小概之 益八體而5，介於耦合電極1856與儲存元件1852的浮 動間極之間的輕合(例如，邊際)可允許在程式化期間在 WLO上使用較低值之vpQM。

另外，於讀取/驗證過程期間，鶴合電極1856可與儲存 元件㈣的浮動閘極互相作用。舉例而言，請考量與輛合 電極心㈣隔㈣存元件1854。#讀取儲存元件㈣ 時’ 一在約〇伏至4伏範圍内之感測電壓被施加至控制間極 而在約5伏至6伏範圍内之讀取電壓被施加至 NAND_中其它儲存元件的控制閘極1863、⑻7與⑻$。 該讀取電壓正好足以開啟储存元件1852、1 853與則。另 外，儲存元件1854的浮動閘極（傳導部分助與則）將接 收來自鄰近控制閘極1867與1875的耦合效應。但是，當讀 取-末端儲存元件時，僅有來自—個儲存元件的習^

合’所以可使設定的該感測電壓較高。相比之下，運用具 有如本文所提供之輕合電極的選擇閘極結構，末端儲存元 件觀再次接收來自兩側以合4例而言，可施加約4 伏至8伏至耦合電極1856 ’並且可相應地補償該感測電 壓。 圖1 8 e緣示沿圖i 8 c之配置之選擇間極結構的剖面圖。▲該 選擇閘極結構包括—第三傳導部分（其提供―耗合電極/ -介電層及第二傳導部分，其往字線方向接連地延伸。為 每-NAND串提供—第—傳導部分及絕緣部分，並且藉由 125538.doc •32· 1356416 一填充物（諸如Si〇2)往字線方向隔離。第三傳導部分提供 用於多個NAND串的一共同輕合電極，而第二傳導部分連 同第-傳導部分一起提供用於各個nand串的一選擇閑 極第-傳導部分及第二傳導部分可提供為兩個分開沈積 的複晶石夕層。在-項做法中，沈積第一傳導部分，接著實 打淺渠溝隔離（STI)㈣，其中將第—傳導部純刻成為停 狀物，該等條狀物沿NAND串延伸。接著，沈積第二傳導 分並且亦往位元線方向予以㈣。接著，沈積介電層及 第二傳導部分’並且往字線方向蝕刻第一傳導部分、第二 傳導部分、第三傳導部分及介電層，以提供分開之部分， 該專部分形成儲存元件之浮動閘極的各自部件。用於往位 :方向_第二傳導部分的遮罩應經設計，使得該遮罩 傳導部分保留為在選擇閘極結構之-區域中往字線 方向的接連層。 银 _會示沿圖18c之配置之字線的剖面圖。此處，個別 汗動閑極係由各個NAND串中的第一傳導部分與第二 :分所構成，第-傳導部分與第二傳導部分已在字線方向 與位元線方向予以公離 WL。。。予“離’如所論述。第三導電層提供 圖18g繪示選擇閉極結構1886相對於贴_串及字線之 排列’圖中繞示出分流區1887與接點lm。可用不同方式 將選擇間極電壓VsGS輕合至選擇間極。在一項做法中，形 式為钱刻穿過第三傳導部分及選擇間極結 “中的介電f ’藉此曝露出第二傳導部分之部件。分流 125538.doc -33- 1356416

區可係一虛設儲存元件陣列區。亦請參閱圖i8h，圖中繪 示沿圖18g之配置之選擇閘極結構的剖面圖。接著，一接 點1888可形成在第二傳導層之曝露部件上並且連接至一提 供VsGS之控制線。 圖18i繪示用於製造具有選擇閘極結構之半導體材料之 替代具體實施例的過程概要。步驟189〇包括在一基板的一 絕緣層上形成一第一傳導部分，步驟1891包括實行淺渠溝 隔離蝕刻，其往位元線（例如，NAND串）方向蝕刻第一傳 導層。步驟1892包括形成一第二傳導部分。步驟1893包括 往位兀線蝕刻第二傳導部分，以在現有的第一傳導部分條 狀物上提供第二傳導部分條狀物。步驟丨894包括在現有結 構上形成一介電部分，步驟1895包括在現有結構上形成一 第三傳導部分。步驟1896包括往字線方向蝕刻第一傳導部 分、第二傳導部分、第三傳導部分及介電層。步驟1897包 括蝕刻選擇閘極結構之一區域中的第三傳導部分，以提供 一分流區。步驟1898包括在該分流區中提供一接至第二傳 導部分之接點。步驟1899包括於基板中形成源極/汲極 區。 考慮到下文，可瞭解如上文所述之具有選擇閘極結構之 NAND串之操作。 圖19繪示NAND儲存元件（諸如圖1至圖3中所示之儲存元 件）陣列1 900之實例。沿每一行，一位元線〗9〇6耦合至用 於NAND串1950的汲極選擇閘極之汲極終端丨926。沿每一 列NAND串，一源極線丨904可連接至所有該等NAND串的 125538.doc •34· 1356416 源極選擇閘極之源極終端·。如需作為記憶體系統之部 件的NAND架構p車列及其運作之實w，請參閱纟國專利案 第 5,570,315 號；第 5,774,397號；及第6,〇46,935號。 儲存元件陣列被劃分成大量儲存元件區塊。如同快閃 EEPROM系統，區塊係擦除單位。即，每__區塊包含可一 起抹除的最少數目之儲存元件。每—區塊典型被劃分成若 干頁。一頁係一程式化單位。在一項具體實施例中，個別 頁可被劃分成若干節段（segment)，並且節段可包含作為一 基本程式化操作而一次寫入的最少數目之儲存元件。一或 夕頁資料典型被儲存於一列儲存元件中。一頁可儲存一或 多個區段（sector)。一區段包括使用者資料及附加項 (overhead)資料。附加項資料典型包括一已從該區段之使 用者資料所計算的錯誤修正碼（ECC)。控制器之一部分（在 下文描述）在將資料程式化至陣列中時計算該ECC，並且當 自陣列讀取資料時亦檢查該ECC。替代做法為，將Ecc及/ 或其他附加項資料儲存在不同於使用者資料所屬的頁（或 甚至不同區塊）中。 一區段之使用者資料典型係5 12個位元組，其相對應於 磁碟機中之一磁區（sect〇r)的大小。附加項資料典型係額外 的16-20個位元組。大量頁形成一區塊，舉例而言，其為 從8頁至最多32 ' 64、128或更多頁。在一些具體實施例 中，一列NAND串包括一區塊。 在一具體實施例中，擦除記憶體儲存元件之方式為：使 P井上升至一擦除電壓（例如，2〇伏）達一段充分時間週期， 125538.doc -35- 1356416 並且使所選區塊的字線接地，同時源極線及位元線係處於 浮動狀態。由於電容耦合，導致非所選字線、位元線、選 擇線及共同源極線也上升至該擦除電壓之顯著分率。因 此，施加強電場至所選儲存元件之隧穿氧化物層，並且由 於浮動閘極的電子被發射至基板側，導致所選儲存元件的 資料被擦除’典型係藉由F〇wler_N〇rdheim隧穿機制。隨 者電子從洋動閘極轉移至P井區，所選儲存元件的臨限電

壓被降低。可對整個記憶體陣列、分開的區塊或其他儲存 元件單位來執行擦除。 圖2 0繪示使用單個列/行解碼器及讀取/寫入電路之非揮 發性記憶體系統的方塊圖。根據本發明一項具體實施例， δ己憶體裝置2G96具有用於平行讀取及程式化—頁儲存元件 之讀取/寫入電路。記憶體裝置2〇96可包括一或多嗰記惟 體晶粒2098。記憶體晶粒聰包括一個二維儲存元件陣^ 1900、控制電路2010及讀取/寫入電路2〇65。在一些且體 實施例中，儲存元件陣列可能係三維。記憶體陣列;'9〇〇係 可經由-列解碼器則藉由字線與經由一行解妈器義藉 由位凡線予以定址。讀取/寫人電路施5包括多個感測組 塊2000 ’並且允許並行地讀取或程式化一頁儲存元件。典 型地’在相同於一或多冑記憶體晶粒2〇98的記情體事置 難(例如，可卸除式儲存卡）中包括—控制器咖。_ 與資料係經由線路期以在主機與控制器2〇5G之間傳送並 且經由線路2G18以在該控制器與—或多個記憶體晶粒顧 之間傳送。 125538.doc -36 - 1356416 控制電路2010與讀取/寫入電路2〇65協作以執行關於記 憶體陣列1900的記憶體操作。控制電路2〇丨〇包括一狀態機 2012、一晶片上位址解碼器2〇14及一功率控制模組2〇16。 狀態機2012提供記憶體操作之晶片層級控制。晶片上位址 解碼器2014提供一介於主機或一記憶體控制器使用之硬體 位址與解碼器2030及2060使用之硬體位址之間的位址介 面。功率控制模組2016控制在記憶體操作期間供應至字線 與位元線的功率與電壓。 在些實施方案中，可組合一些組件。在各種設計中， 除儲存元件陣列1 900外的一或多個組件（單獨式或組合式） 可視為一管理電路。舉例而言，一或多個管理電路可包括 如下中任一項或其組合：控制電路2〇1〇 ;狀態機2〇12 ;解 碼器2014、2030與2060;功率控制模組2〇16;感測組塊 2000 ;讀取/寫入電路2〇65 ;控制器2〇5〇等等。 圖2 1繪示使用雙列/行解碼器及讀取/寫入電路之非揮發 性記憶體系統的方塊圖。提供圖2〇所示之記憶體裝置2〇96 的另一配置。此處，藉由各種周邊電路對記憶體陣列19〇〇 之存取係在該陣列之相對立侧處以對稱方式予以實施使 得每一側之存取線路與電路之密度減少一倍。因此，列解 碼器被分割成列解碼器2030A與2030B ,並且行解碼器被 分割成行解碼器2060A與2060B。同樣地，讀取/寫入電路 被分割成讀取/寫入電路2065A(其從陣列19〇〇底端連接至 位元線）與讀取/寫入電路2〇65B(其從陣列頂端連接至位元 線）以此方式，使讀取/寫入模組之密度實質上減小一倍。 125538.doc -37- 1356416 圖21之裝置亦包括一控制器，如同如上文關於圖20之裝置 所描述。 圖22繪示個別感測組塊2000之方塊圖，該感測組塊被分 成一核心部分（稱為感測模組2080)與一共同部分2090。在 一項具體實施例中，對於每一位元線有一個分開之感測模 組2080，並且對於一組多個感測模組2080有一個共同部分 2090。在一項實例中，一感測組塊將包括一個共同部分 2090及八個感測模組2080。一群組中的每一感測模組將經 由一資料匯流排2072以與相關聯之共同部分通信。如需進 一步細節，請參閱2006年6月29日公告之美國專利申請案 第 2006/0140007 號題為"Non-Volatile Memory & Method with Shared Processing for an Aggregate of Sense Amplifiers”，該案整份内容以引用方式併入本文中。 感測模組2080包括感測電路2070，該感測電路判定一經 連接之位元線中的一傳導電流是否高於或低於一預先決定 臨限位準。感測模組2080亦包括一位元線鎖存器2082，該 位元線鎖存器係用於設定該經連接之位元線上的電壓條 件。舉例而言，鎖存於位元線鎖存器2082中的一預先決定 狀態將導致該經連接之位元線被拉至一指定程式化禁止之 狀態（例如，Vdd)。 共同部分2090包括一處理器2092、一組資料鎖存器2094 及一耦合於該組資料鎖存器2094與資料匯流排2020之間的 一 I/O介面2096。處理器2092執行運算。舉例而言，處理 器之功能之一係判定經感測之儲存元件中所儲存的資料， 125538.doc -38 - 並且將該經判定之資料锉六认 料… 貝科儲存於該組資料鎖存器中。該組資 枓鎖存器2094係用於儲存在 锞作期間處理器2092所判 定的資料位元。該組資料銷在 湘門ή②，， 用於儲存在程式化操作 期間自資料匯流排2020匯人的資枓# _ .φ 八旳貝枓位兀。經匯入之資料位 疋表示意欲程式化於記情體中的 ϋ隐骽f的寫入資料。I/O介面2096 &供一介於資料鎖存器2〇94盥資 興貝枓匯流排2020之間的介 面。 於讀取或感測期間，系統之運作係在狀態機則之控制 下’狀態機控制不同控制閉極電壓至經定址儲存元件之供 應。隨著逐步通過相對應於記憶體所支援之各種記憶體狀 “的各種預先定義之控制閘極電壓’感測模組2_可感測 到彼等電壓之-者’並且將經由匯流排加2自感測模組 2080提供輸出至處理器2〇92。此時，處理器2〇92藉由考 量感測模組之感測事件及關於經由輸入線路2093來自狀態 機之經施加控制閉極的資訊來判定所得記憶體狀態。接 著處理器運舁该記憶體狀態之二進位編碼，並且將所得 資料位元儲存於資料鎖存器2〇94中。在核心部分之另一具 體實施例中，位元線鎖存器2082有雙重用途，其作為用於 鎖存感測模組2080之輸出的鎖存器且亦作為如上文所述之 位元線鎖存器。 預期一些實施方案將包括多個處理器2092。在一項具體 實施例中，每一處理器2〇92將包括一輸出線（圖19中未繪 示）’使得每一輸出線被或邏輯連接（wired_〇R)在一起。在 一些具體實施例中’該等輸出線在被連接至該或邏輯連接 125538.doc -39- 1356416 線之前先被反轉。此項組態實現在程式 速判：已完成程式化過程之時間，此乃因接收或邏= 的狀錢可判定所有正被程式化的位元已達到所要^

舉例而言，當每-位元已達到其所要位準時，該位2一 邏輯I"將被發送至該或邏輯連接線反 轉)。▲所有位元輸出-資料τ(或-資料””被反轉)時， 狀機=道終止程式化過程。因為每—處理器與八個感測 模組通仏’所以狀態機必須讀取或邏輯連接線人次，或將 用以累加相關聯之位元線之結果的邏輯加入至處理器 2〇92，使得狀態機僅f要讀取或邏輯連接線—次。同樣 地，藉由正確選擇邏輯位準，全域性狀態機可_何時第 位元變更其狀態且據此變更演算法。 在程式化或驗證期間’來自資料匯流排2020的待程式化 之資料被儲存在該組資料鎖存器2〇94卜在狀態機之二制 下’程式化操作包括施加至經定㈣存元件之控制閉極的 -連串程式化電麼脈衝。在每一程式脈衝之後進行—讀回 (驗證）’以判^存元件是否已被程式化至所要之^體 狀態。處理器2092相對於所要之記憶體狀態來監視讀回之 記憶體狀態。t該兩種記憶體狀態一料，處理器2〇92讯 定位元線鎖存器2082,致使位元線拉至一指定程^化禁= 之狀態。此禁止進-步程式化經耗合至該位元線的儲:元 件’即使該儲存元件之控制閘極上有程式脈衝出現。在其 它具體實施财，在驗證過程期間，處理器在初始時載入 位兀線鎖存器2082，並且感測電路將其設定為一禁止值。 125538.doc •40- 1356416 資料鎖存器堆疊2094包含相對應於感測模組的一堆疊資 料鎖存器。在一項具體實施例中，每感測模組2080有三個 資料鎖存器。在一些實施方案中（但非必須），資料鎖存器 被實施為一移位暫存器，使得儲存於其中的並列資料被轉 換成用於資料匯流排2020的串列資料，反之亦然。在較佳 具體實施例t，相對應於m個儲存元件之讀取/寫入組塊的 所有資料鎖存器可被鏈接在一起，以形成一區塊移位暫存 器，使得可藉由串列傳送來輸入或輸出一區塊資料。具體 而言，含r個讀取/寫入模組之庫組（bank)經調適，使得其 該組資料鎖存器之每一者將資料循序移入或移出資料匯流 排，猶如其係屬於一用於整個讀取/寫入組塊之移位暫存 器的部件。 如需關於非揮發性儲存裝置之各項具體實施例的結構及/ 或操作的額外資訊，請參閱：（1) 2004年3月25日公告之美 國專利申請公開案第2004/0057287號題為”Non-Volatile Memory And Method With Reduced Source Line Bias Errors” ；（2) 2004年6月10曰公告之美國專利申請公開案第 2004/0109357 號題為"Non-Volatile Memory And Method with Improved Sensing” ；（3)於 2004 年 12 月 16 曰申請之美國 專利申請案第 11/015,199 號題為"Improved Memory Sensing Circuit And Method For Low Voltage Operation” ；（4)於 2005年4月5日申請之美國專利申請案第11/099,133號題為 "Compensating for Coupling During Read Operations of Non-Volatile Memory";以及（5)於 2005 年 12 月 28 曰申請之 125538.doc -41 - 1356416 美國專利申請公開案第11/321,953號題為"Reference Sense

Amplifier For Non-Volatile Memory"。以上列出之五份專 利文件整份内容均以引用方式併入本文中。 圖23繪示對於所有位元線記憶體架構或對於奇偶記憶體 架構而將記憶體陣列組織成區塊之實例，描述儲存元件陣 列1900之示範性結構。作為一項實例，描述一種被分割成 1，〇24個區塊的NAnd快閃EEPROM。可以同時擦除每一區

塊中儲存的資料。在一項具體實施例中，區塊係被同時擦 除之儲存元件的最小單位。在此實例中，每一區塊中有相 對應於位元線BL0、BL1、…、BL8511的8,512行。在一項 稱為全位元線（ABL)架構（架構2310)之具體實施例中，於 讀取及程式化操作期間，可同時選擇一區塊的所有位元 線。沿—制字線且連接至任何位元線的儲#元件可被同 時程式化。 在所提供之實例中，串聯連接四個儲存元件以形成一 NAND串。雖然圖中繪示每一NAND串中包括四個儲存元 件，但是可以使用四個以上或以下儲存元件（例如，Μ、 32、64或其他數目）eNAND串的 '終端係經由—汲極選擇 間極（其連接至SGD及CED)而連接至—相對應乂位元線， 並且另-終端係經由-源極選擇間極（其連接至咖及 CES)而連接至共同源極線。 在另一具體實施例中，稱為奇偶架構（架構23〇〇)，位元 線被劃分成偶數位域（BLe)及|數位元線（I)。在奇數/ 偶數位元線架構中，對沿—共同字線且連接至奇數位元線 125538.doc •42· 1356416 =存兀件進行—次程式化，並且對沿—共同字線且連接 ;:數位元線的儲存元件進行另-次程式化。可同時地將 ;程式2至不同區塊中及自不同區塊讀取資料。在此實 每&塊中有8,512行，其被劃分成偶數行及奇 仃在此實例中，圖中繪示串聯連接四個儲存元件以形 、NAND _。雖然圖中繪示每一 nand串中包括四個儲 子凡件’但是可以使用多於或少於四個儲存元件。 於讀取及程式化操作之—組態期間，同時選擇4,2_ 储存兀件。該等所選儲存元件具有相同的字線及同一種位 凡線（例如，偶數位凡線或奇數位元線）H可同時讀 取或程式化的532個位元組資料（其形成一邏輯頁），並且一 個區塊可錯存至少八個邏輯頁（四個字線，每一字線且有 奇數頁及偶數頁）。對於多狀態式儲存元件，當每一儲存 兀件儲存兩個位元的資料時，其令該兩個位元之每一者被 儲存在一不同頁中，一個區塊儲存⑹固邏輯頁。也可使用 其他大小之區塊及頁。 對於全位元線（胤）架構或奇偶架構，擦除儲存元件之 方式為：使P井上升至-擦除電屢（例如’ 2〇伏），並且使一 所選區塊的字線接地。源極線及位元線係處於浮動狀態。 可對整個記憶體陣列、分開的區塊或其他儲存元件單位 (其係記憶體裝置之-部分）來執行擦除。電子從儲存元件 的浮動閘極轉移至P井區，並且儲存元件的Vth變成負。 在讀取與驗證操作中，選擇閘極（SGD與SGS)被連接至 在2.5伏至4.5伏範圍内之—電壓，並且使非所選字線（例 125538.doc -43· 1356416 如，當WL2係所選字線時，WL〇、wu和WL3係非所選字 線）上升至一讀取傳送電壓VpASS(典型在4 5伏至6伏範圍 内）’以使f曰曰曰體運作為傳送閘極。所選字線體被連接 至一電壓，對於每一讀取與驗證操作來指定該電壓的位 準，以判定所涉及的儲存元件的Vth是否高於或低於該位 準。舉例而言，在對於-種兩位準式儲存元件的讀取操作 中’所選字線WL2被接地，致使得以偵測其Vth是否高於〇

伏。在對於一種兩位準式儲存元件的驗證操作中所選字 線WL2被連接至（例如）〇.8伏，致使得以驗證其^是否已 到達至少0.8伏。源極及p井係在〇伏。所選位元線（假定係 偶數位元線）被預充電至（例如）〇 7伏之位準。如果字線上 的VTH高於讀取或驗證位準，則關聯於涉及之儲存元件的 位元線（BLe)之電位位準因非傳導狀態儲存元件而維持高 位準。另-方面，如果Vth低於讀取或驗證位準，則涉： 之位元線（BLe)的電位位準減小至低位準（例如，小於μ

伏）’原因係#導狀態之儲存元件使位元線㈣。藉此，

藉由連#至位元線的電|比較器感測放大器來4貞㈣存元 件之狀態。 A 上文所述之擦除、讀取與驗證㈣係根據此項技術中熟 知的技術予以實行。因& ’熟悉此項技術者可改變所解說 的許多細節。亦可使用此項技術熟知的其他擦除、讀取盘 驗證技術。 ' 圖24繪示當每-儲存元件儲存兩個位元之資料時儲存_ 件陣列的轉性臨限電壓分佈H輯除之儲存元件= 125538.doc -44 - 1356416 供一第一臨限電壓分佈E。亦描给山田从， L v . 处描繪出用於經程式化之儲存 元件的三種臨限電壓分佈A^ 忡AB#C。在一項具體實施例 中’ E分佈中的臨限電壓係 貝值八、6和（：分佈中的臨限

每-相異臨限電壓範圍對應於一用於各組資料位元的預 先決定值。介於程式化於儲存元件中之資料與儲存元件之 臨限電壓位準之間的特定關係取決於對儲存元件所採用的 資料編碼方案。舉例而[美國專利案第M22,762號及 讓年12月16日公告之美國專利巾請公告案第 2004/0255G9G號（該等案整份内容以引用方式併人本文中）

描述用於多狀態式快閃儲存元件的各種資料編碼方案。在 -項具體實施例中’使用一種格雷碼(Gray⑺叫指派，將 資料值指派給料臨限電壓顏，使得如果—浮動問極的 臨限電壓錯誤地偏移至其鄰近物理狀態，則僅—個位元將 受到影響。一項實例指派” U”給臨限電壓範圍£ (狀熊E). 指派，，1〇"給臨限電壓範圍A (狀態A);指派，，〇〇"給臨=電壓 範圍B (狀態B);及指派"01"給臨限電壓範圍^^ (狀熊〇。 但是’在其它具體實施例巾，*使用格雷碼。雖然圖中繪 示四種狀態，但是亦可配合其他多狀態結構（包括具有四 種以上或以上狀態之多狀態結構）運用本發明。 亦提供繪示用於從儲存元件讀取資料的三個讀取參考電 壓Vra、Vrb與VrC。藉由測試一既定儲存元件的臨限電壓 系統可判定該儲存元件 是否高於或低於Vra、Vrb與Vrc， 所處之狀態。 125538.doc •45· 另外’提供三個驗證參考電壓Vva、Vvl^vvce當將儲 存元件程式化至狀態A時’系統將測試儲存元件是否具有 大於或等於Vva之臨限電壓。當將儲存元件程式化至狀態 B時’系統將測試儲存元件是否具有大於或等於W之臨 限電壓。當將儲存元件程式化至狀紅時，系統將判定儲 存元件是否具有大於或等於Vvc之臨限電壓。 在一項具體實施例中，名為全序列程式化，可將儲存元 件從經擦除狀態』直接程式化至該等經程式化狀態A、B或 C中之任狀態。舉例而言，待程式化的一群體儲存元件 可先予以擦除，使得該群體中的所有儲存元件皆處於經擦 除狀態E。接著’使用一連串程式脈衝(諸如圖3〇之控制閘 極電壓序列所示），以將儲存元件直接程式化至狀態A、B 或C。當一些儲存元件正被從狀態E程式化至狀態a時，其 他儲存元件正被從狀態E程式化至狀態B及/或從狀態E程式 化至狀態C。由於與在WLn上從狀態E程式化至狀態a或從 狀態E程式化至狀態b時在WLn下的浮動閘極上之電壓變化 相比’當在WLn上從狀態E程式化至狀態c時在WLn下的浮 動閘極上之電荷變化量最大，所以至在WLn-1下的相鄰浮 動閘極之寄生耦合量最大。從狀態E程式化至狀態B時，至 相鄰浮動閘極之耦合量減小，但仍然顯著。從狀態E程式 化至狀態A時’至相鄰浮動閘極之耦合量甚至進一步減 小。據此’後續讀取WLn-Ι之每一狀態所需的校正量將視 WLn上之相鄰儲存元件的狀態而異。 圖25繪示一種程式化多狀態式儲存元件之兩次進程 125538.doc •46- 1356416 (tW〇-PaSS)技術之實例，該多狀態式儲存元件儲存兩個不 同頁(-下部頁與一上部頁) 子兩個不 狀態E (11)、狀態A⑽ 種狀態. )狀態B (00)及狀態c 狀態E，彼兩頁儲存"”。對於狀態A，下部頁儲存"。"且: 部頁健存"1"。對於狀_，彼兩頁儲存心對 下部頁儲存"1"且上部頁儲存,、吐 、〜、c， !只保存0 。请注意，雖然特定位元 型樣⑽pan叫已被指派給每—狀態，但是可指 位元型樣》

在第-次程式化進程中’按照待程式化至下部邏輯頁中 的位元來設;t儲存元件的臨限電壓位準。如果該位元係一 邏輯"1"，則由於已在早先予以擦除而處於適當狀態，所 以未使臨限電壓變化。但是，如果待程式化之位元係一邏 輯"〇"，闕存元件之臨限電壓位準被增大至狀態A，如箭 頭25〇〇所示。這使第一程式化進程終止。

在第二次程式化進程中，按照正被程式化至上部邏輯頁 中的位元來設定儲存元件的臨限電壓位準。如果該上部邏 輯頁位元係儲存邏輯，則由於該儲存元件係處於狀態£ 或A (取決於該下部頁位元之程式化），彼兩種狀態皆載有 上°卩頁位元1 ，所以未發生程式化。如果該上部頁位元 係邏輯"0"，則使臨限電壓偏移。如果第一進程導致該儲 存元件維持在經擦除狀態E，則在第二階段中，該儲存元 件被程式化’使得臨限電壓被增大至狀態C範圍内，如箭 頭2520所示。如果第一程式化進程導致該儲存元件已被程 式化為狀態A ’則在第二進程中進一步程式化該儲存元 125538.doc • 47- 1356416 件，使得臨限電壓被增大至狀態B範圍N，如箭頭25i〇所 示。第二進程的結果係將儲存元件程式化為經指定用以使 上。P頁儲存邏輯之狀態，而且未變更下部頁之資料。 在圖24與圖25中’至相鄰位元線上之浮動閘極的耦合量取 決於最終狀態。

在項具體實施例中，可設定一系統用以如果寫入足以 填滿一整頁的資料，則實行全序列寫入。如果資料不足以 寫入一全頁，則程式化過程可用所接收之資料來程式化下 部頁。當接收後續資料，系統將接著程式化上部頁。在 另一項具體實施例中，系統可在程式化下部頁之模式中開 始進行寫人，並且如果後續接收到足夠的資料，則轉換至 王序列程式化模式，以填滿—整個（或大多數）字線的儲存 元件。如需此具體實施例之更多細節，請參閱2_年6月 15日公告之美國專利中請公告案第2_/(Π2639〇號題為 "Pipelined Programming 〇f Non.V〇latiIe Memories Using Data”’該案整份内容以引用方式併人本文中。 。圖26a至26e揭示另—㈣於程式化非揮發性記憶體之過 程’其藉由下列方式減小浮㈣極至浮動㈣麵合之效 應：對於任何特定儲存元件，繼寫入至相鄰儲存元件的先 則頁之後，寫入至該特定儲存元件的一特定頁。在一示範 性實施方案尹，該等非揮發性儲存元件中之每一者使用四 種貧料狀態來儲存兩個位元之資料。舉例而言，假設狀態 E係經擦除狀態’及狀態A、B和c係經程式化狀態。狀肺 健存資料U。狀態錢存資料〇1β狀態B儲存資㈣。狀 125538.doc 48· 1356416 儲存資料00β這是一項非格雷碼之實例，原因係該兩 個位元係在相鄰狀態錢3之間變更。亦可使用其他的資 料至物理資料狀態编碼法。每一儲存元件儲存兩頁資料。 為了參照用途，彼等頁資料將稱為上部頁及下部頁；作 是’亦可給定其他稱號。關於狀態Α，上部頁儲存位元〇且 下部頁儲存位幻。關於狀態B，i部頁儲存位元i且下部 頁儲存位元0。關於狀態C，彼兩頁皆储存位元資料〇。 程式化過程係一種兩步驟式過程。纟帛一步驟，下部頁 被程式化。如果下部頁係維持資料丨，則館存元件狀態維 持在狀態E。如果資料待被程式化為〇,貝㈠吏儲存元件的臨 限電麼上升’使得該儲存元件被程式化至狀態B，。因此， 圖26轉示將儲存元件從狀態』程式化至狀態B,。狀態B，係 過渡狀態B ;因此，驗證點被描繪為Vvb,，其低於Vvb。 在一項具體實施例中，將儲存元件從狀態E程式化為狀 態B，之後，接著，在NAND串中之鄰近儲存元件⑽叫 之下部頁將被程式化。舉例而言’請重新參閱圖3，在程 式化儲存元件346的下部頁後，將程式化儲存元件345的下 部頁。在程式化儲存元件345之後，如果儲存元件Μ的臨 限電壓從狀態E上升至狀態B’ ’則浮動閘極至浮動閘極耦 合效應將使儲存元件346之表觀臨限電壓上升。這將具有 使狀態B’之臨限電壓分佈加寬至如圖2印描緣之臨限電壓 分佈2650的效應。當程式化上部頁時，將補救臨限電壓分 佈之表觀加寬。 圖26C描緣程式化上部頁之過程。如果儲存元件係處於 125538.doc -49· 1356416

==狀態E且上部頁係維持在】，則該健存元件將維持在 、如果儲存兀件係處於狀態£且上部頁待被程式化至 儲存元件的臨限電㈣上升，使得該儲存元件處 於狀也Α。如果錯存元件係處於_間臨限電塵分佈加〇且 上部頁係雒持在1，則該料元件將被㈣化至最終狀態 B。如果儲存元件係處於中間臨限電>1分佈2650且上部頁 待變成資料0，則該儲存元件的臨限電壓將上升，使得該 儲存元件處於狀態C。圖26A_26C所描繪之過程減小浮動 閘極至浮動閘極耗合效應，原因係僅鄰近儲存元件之上部 頁程式化將影響既定儲存元件的表觀臨限電壓。一項替代 狀態編碼之實例係、：當上部頁資料们時，則從分佈· 移動至狀態C;及當上部頁資料係叫，則移動至狀態卜 雖然圖26A-26C提供-項關於四種資料狀態及兩頁資料 之實例，但是講授之觀念可適用於運用多於或少於四種資 料狀態及不同於兩頁之實施方案。 圖27繪示用以描述程式化非揮發性記憶體過程之各種具 體實施例的時序圖。水平軸係關於以微秒為單位之時間。 所繪示之時間週期表示一程式脈衝被施加至一所選字線的 一週期。波形2700描繪NAND串之位元線電壓Vbl ;波形 2705描繪通電壓VPASS ’其被施加至非所選字線，例如， 非當則用於程式化之字線；波形2710描繪程式化電壓 vPGM ’其被施加至用於程式化之所選字線；波形2715描繪 存在於NAND串之通道中的電壓電位；波形2720描繪當所 選字線係源極側末端字線時施加至選擇閘極結構的電壓； 125538.doc •50· ⑸ 6416 及波形2725描繪當所選字線不是源極側末端字線時施加至 選擇閘極結構的電壓。 首先，在3微秒處，一源電壓Vsrc(圖_未繪示）自〇伏上 升至諸如2.5伏之位準。請參閱波形27〇〇 ,在5微秒處，用 於非所選NAND串之Vbl自〇伏上升至Vsrc，以禁止在相關 聯之非揮發性儲存元件中進行程式化。在此實例中，在程 式化期間，用於所選NAND串之Vbl維持在〇伏。替代做法 為，用於所選NAND串之VBL之值可介於〇伏與Vsrc之間以 減小程式化速度而不需完全禁止程式化，諸如在粗略/精 細程式化技術的精細程式化模式中。 波形2705描繪經施加至非所選字線的電壓％乳。 被没定至通電壓vPASS，並且對應於經連接至非所選字線 之儲存元件之控制閘極上的電壓。乂以“係用於使基板之 通道中電壓增壓的增壓電壓。具體而言，¥_1在5微秒處 上升至VSRC以允許預充電，並且接著在1〇微秒處上升至約 9伏，以使相關聯於非所選位元線的nand串增壓。vPASS 維持在非所選字線上直到約35微秒。 波形2710描繪在所選字線上的電壓Vswl，其在5微秒處 上升至vSRC以允許預充電。介於15微秒與35微秒之間施 加程式脈衝vPGM。在一項實例中，程式脈衝之範圍可係i 2 伏至21伏。 波形27 15描繪NAND串通道中的電壓（Vnand)，例如，在 棊板之作用區中。在非所選NAND串中，VNAND先轉變至 預充電位準並且接著增壓至約7.5伏，以禁止程式化非所 125538.doc •51 - 1356416 選儲存元件，同時在所選NAND串中的Vnand=〇，以允許 程式化所選儲存元件。 波形2720除了分別描繪汲極側選擇閘極電壓vSGS及耦合 電極電壓vCES(彼#電壓被施加至汲極側選擇問極結構）以 外，亦分別描繪源極側選擇閘極電壓％仍及耦合電極電壓 VCES(彼等電壓被施加至源極側選擇閘極結構）。在此情況 中，所選字線係源極側末端字線，如如，WL0。如上文所 述，可依據NAND串中當前正被程式化之非揮發性儲存元 件的位置，或一組多個字線中相對應所選字線的位置，來 設定經施加至耦合電極之電壓。在一項做法中，當前所選 字線係源極側末端字線（即，相鄰於源極側選擇閘極結構 之字線）時，vCES被設定至高於Vsgs之升高位準，諸如8伏 或於程式化期間相關聯之介電可耐受之其他電壓位準。相 關聯之介電可耐受之電壓位準可依據若干因素，諸如介電 材料、介電厚度、老化程度及所歷經之程式化循環數目。 例如，可從實驗獲得一值。 當前所選字線係除源極側末端字線外之字線時，將VCES 设疋至升咼之位準亦可行。VSGS被設定至諸如〇伏之位 準，以使源極侧選擇閘極維持關斷。在一簡短預充電至諸 如較高5伏之位準之後，VsGD被設定至諸如25伏之位準， 以使汲極側選擇閘極維持開通。Vced可被設定至恆定❹伏 或可追循VSGD。另外，協調地控制％印與vSGD (包括使 VCED與VSGD—起斜升或斜降，往相同極性方向，如圖27所 示）’提供使得將增強其充電或放電之彼此耦合。一般而 125538.doc •52- 1356416 吕，可使施加至源極側選擇閘極結構或汲極側選擇閘極結 構之選擇閘極與耦合電極的電壓同時斜升或斜降，使得其 彼此耦合將增強其充電或放電。在另一項替代方案中，可 將vCED設定至相對高位準（諸如比得上Vces之位準），原因 係此可輔助通道增壓，繼而辅助程式化。 波形2725描繪當所選字線不是源極側末端字線時的 vSGS、vCES、vSGI^ vCED。在此情況中，Vces被設定至減 小之位準，諸如〇伏，其可追循Vsgs。如同前文情況（波形 2720)中之^日示來3又疋vSGD與vCED。一般而言，當所選字 線不是源極側末端字線時，可使在源極側耦合電極上提供 升高之電壓的利益削弱，在此情況中，Vces具有被動角 色。 清注意，當使用具有選擇閘極與耦合電極的汲極側選擇 閘極結構時，其控制方式可類似於配合波形272〇與2725之 論述。具體而言，當所選字線係汲極側末端字線時可使 vCED升高，並且在其它情況中予以減小以追循Vsgd。具體 而言，當所選字線係汲極側末端字線時，可按波形272〇之 指示來設定VCEI^VCES，但是其中交換Vced與Vces。 如所述，當經由相鄰於字線程式化非揮發性儲存元件期 間，對於耦合電極使用升高之電壓可減小GIDL。此改良 程式化效率並且可允許使用減小之最大。另外，當所 選字線非直接相鄰於選擇閘極時，可能亦希望使用升高 Vces及/或VCED。亦可依據所選字線的位準來改變Vces& / 或VCED之位準。另一選項係：當所選字線相鄰於選擇閘極 I25538.doc -53· 1356416 時’允許vCES&/或vCED成為浮動狀態。 圖28繪示用以描述讀取非揮發性記憶體過程之各種具體 實施例的時序圖。水平軸係關於以微秒為單位之時間。所 繪示之時間週期表示一執行讀取操作的一週期，例如，驗 證儲存元件是否已完成程式化，或自先前程式化之儲存元 件讀取資料。

波形2800描繪用於兩個讀取選項（稱為選項A與b)的 NAND串之位元線電壓Vbl ;波形28〇5描繪讀取電壓 VREAD，其被施加至非所選字線，例如，相關聯於非當前 被讀取之儲存元件之字線；及波形281〇描繪讀取控制閘極 電壓VCGR’其被施加至所選字線（例如，相關聯於當前被 讀取之-或多個儲存元件的字線）之儲存^件的控制閑 極。波形2815描繪存在於非所選^^八;^£)串（例如，相關聯於 非當前被讀取之儲存元件的NAND 之通道中的電壓電 位；及波形282〇描繪存在於所選NAND串（例如，相關聯於 當前被讀取之儲存元件的NAND串）之通道中的電壓，其用 於兩個讀取選項。波形2825描繪用於兩個讀取選項的 VSGD、VCED、VsGS與 VCES。 在波形2805中 件的臨限電壓， 狀態。舉例而言 ，所選取之VREAD的位準充分高於儲存元 以確保非所選儲存元件係處於傳導或開通 ，用於狀態£、A、B與C的臨限電壓可分 別係-2伏、0伏、2伏與4伏’並且％_可係6伏。 在一項讀取選項（選項A)中，例如， 由使Vsgs上升而使源極側選擇閘極開 在t=22微秒時，藉 通’如波形2825所 125538.doc -54- 1356416 示。此k供一消耗位元線上電荷的路徑。亦可使vCES隨著 Vsgs上升或使VCES固定在穩態位準，例如，〇伏。VsGD在 t=〇微秒處開始上升，所以使汲極側選擇閘極開通。亦可 使VCED隨著vSGD上升或使▽(：叩固定在穩態位準。如果經選 擇用於讀取的儲存元件之臨限電壓大於VCGR(施加至所選 字線的讀取位準），則將使所選儲存元件未開通且位元線 未放電，如波形2800所示（，，VBL未放電”）。舉例而言，對於 讀取操作，可將vcgr設定至Vra、Vrb或Vrc，對於驗證操 作，可將vCGR設定至Vva、Vvb或Vvc (圖26〇。在此情況 中，所選NAND串的VNAND未消散，如波形282〇所示。如 果經選擇用於讀取的儲存元件之臨限電壓低於Vc⑽，則將 使所選儲存元件開通（導通）且位元線將放電，亦如波形 2800所示（vBL放電"）。在此情況中，所選NAND串的 vNAND將消散，如波形2820所示。在介於22微秒與4〇微秒 之間的某時間點（依特定實施方案予以判定），感測放大器 將藉由測量升高之BL電壓來決定位元線是否已消耗足夠 量。在t=40微秒，VsGS、Vces、Vsg# v⑽被降低至穩態 位準（或用於待命或復原的另一值）。 對於第二讀取選項（選項B)，感測電路及儲存元件陣列 依感測放大器中一專用電容器的充電速率來測量儲存元件 之傳導電流。例如，在t=5微秒時，#由使I上升而使 源極侧選擇閘極開通，如波形2825所示。Vs〇D亦在卜5微 秒處開始上升，所以使汲極側選擇閘極開通。可使VcEs隨 者vSGS上升或使VcES@定在穩態位準，並且可使隨著 I25538.doc -55· 1356416 vSGD上升或使vCED固定在穩態位準。感測放大器使位元線 電壓保持不變，而不顧慮NAND串進行中的操作，使得感 測放大器在位元線鉗位”在該電壓的情況下測量流動中的 電流。在t=5微秒之後與t=40微秒前的某時間點（依特定實 施方案予以判定）’感測放大器將決定感測放大器中的電 容器是否已消耗足夠量。在t=40微秒，Vsgs、ν^、

與、。印被降低至穩態值（或用於待命或復原的另一值卜請 注意，在其它具體實施例中，可變更一些波形的時序。月 圖29繪不用以描述程式化非揮發性記憶體方法之具體實 施例的流程圖。在一實施方案中，在程式化之前先擦除儲 存7C件（以區塊為單位或其他單位在步驟29〇〇，一 "資料 載入”命令係由控制器予以發出且由控制電路2〇1〇(圖2〇) 接收輸入。在步驟2905，從控制器或主機將指定頁位址的 位址資料輸入至解碼器2〇14。在步驟291〇，所定址之頁的 一頁程式化資料被輸入至資料緩衝器以進行程式化。該資 料被鎖存在適當組之鎖存器中。在步驟2915，一 "程式化” 命令係由控制器予以發出至狀態機2 〇丨2。 藉由"程式"命令之觸發，使用圖3〇所示之施加至適當字 線的步進式脈衝3010、3020、3030、3040、3050、…’由 狀態機2012控制以將在步驟291〇中鎖存的資料程式化至所 選儲存元件中。在步驟2920，程式化電壓VPGM被初始化為 開始脈衝（例如，12伏或其他值），並且狀態機2〇i2所維護 的一程式化計數器PC被初始化為〇。在步驟2925，第— VPGM脈衝被施加至所選字線，以開始程式化相關聯於該所 I25538.doc -56- 選子線的健存70件’並且適當電虔被施加至非所選字線、 極側選擇：極與輕合電極以及汲極側選擇間極與耦合電 舉例而° ’如步驟2926所示，用於源極㈣合電極之 ，及/或用於―合電極之電座可依據各種程式化 準則予以設定，法t k山 所選子線之位置、溫度'程式脈衝位 ,〆數目、裝置循環數目及當使用多進程程式化時的程式 化進程次數，如配合圖31a至31e之進一步解說所述。也可 使用不同準則之έΒ人 m D。用於源極侧輕合電極之電壓及/或 用於及極側輕合電極之電麼亦可依據其它準則予以設定， 諸如相關於讀取過程或驗料程的準準則。 如果儲存在—特定資料鎖存器中邏輯"〇”指示出應程式 化相對應之儲存元件，則相對應之位元線被接地。另一方 面’如果儲存在一特定鎖存器中的邏輯"1"指示出相對應 之儲存7G件應維持其現有資料狀態’則相對應之位元線被 連接至VDD以禁止程式化。 在步驟2930，使用適當的驗證電壓來驗證所選儲存元件 之狀態。如果伯測到—所選儲存元件的目標臨限電壓已到 達適备/立準’則相對應之資料鎖存器中儲存的資料被變更 為邏輯1。如果偵測到目標臨限電壓未到達適當位準， 則不變更相對應之資料鎖存器巾儲存的資料。在此方式 中在本身相對應之資料鎖存器中已儲存邏輯"1"的位元 線不&要予以程式化。當所有資料鎖存器皆正在儲存邏輯 時狀L機（經由上文所述之或邏輯連接型機制）知道已 程式化所有所選儲存元件。在步驟2935 ’判定是否所有資 125538.doc -57- 1356416 料鎖存器正儲存邏輯"1"。芒县，& 因為所有所選儲存元件 皆已予以程式化且已予以驗證經葙彳 棚:。立4程式化至其目標狀態，所 以程式化過程完成且成功，並且在步驟2940中報告"通過,， PASS狀態。

在步驟2935 ’如果判定非所有資料鎖存器正儲存邏輯 ”1”，則程式化處理程序繼續進行.在步驟2945，比對一 程式化限制值pCmax來檢查該程式化計數器？<：：。一項實例 之程式化限制值為20，·但是，亦可使用其他數值。如果程 式化計數器PC不小於PCmax，則程式化過程已失敗且在步 驟2950報告"失敗，，（FAIL)狀態。如果該程式計數器％小於 PCmax，則按步進大小來增大VpGM位準’並且在步驟“Μ 遞增該程式計數器PC。在步驟2955，過程迴圈回到步驟 2925，以施加下一 VPGM脈衝。 圖30繪示一電壓波形3000，其包括一連串程式脈衝 3(H0、3020、3030、3040、3050、…，其被施加至經選擇

用以程式化的字線。在一項具體實施例中，程式脈衝之電 壓VpGM開始於12伏’並且對於每一相繼程式脈衝依增量 (例如，0.5伏）遞增，直到抵達最大值21伏。介於程式脈衝 之間係一組驗證脈衝3012、3022、3032、3042、 3 052、…。在一些具體實施例中，對於正在將資料程式化 於其中之每一狀態可能有一驗證脈衝。在其它具體實施例 中’可能有更多或更少之驗證脈衝。例如，每組驗證脈衝 中的驗證脈衝之振幅可為Vva、Vvb與Vvc(圖25)。 在一項具體實施例中，資料係沿一共同字線程式化至儲 125538.doc -58- 存疋件。因此，在施加程式脈衝之前，先選擇用於程式化 的字線之一。此字線稱為所選字線。一區塊中的其餘字線 稱為非所選字線。該所選字線可具有一個或兩個鄰近字 線°如果該所選字線具有兩個鄰近字線’則位於汲極側之 鄰近字線稱為汲極側鄰近字線，並且位於源極側之鄰近字 線稱為源極側鄰近字線。舉例而言’如果圖3之字線WL2 係所選予線，則WL1係源極側鄰近字線且WL3係汲極側鄰 近字線。 母儲存元件區塊各包括形成行之一組位元線與形成列 子線在項具體實施例中，位元線被劃分成偶數 位元線及奇數位元線。如配合圖23之論述，對沿一共同字 線且連接至奇數位元線的儲存元件進行一次程式化，而對 沿一共同字緣且連接至偶數位元線的儲存元件進行另一次 程式化（奇數/偶數程式化"）。在另一具體實施例中，對於 區塊中的所有位元線’沿__字線程式化儲存元件（"所有位 元線程式化）。在其它具體實施例中，可將位元線或區塊 細分成其他群組（例如，左與右、兩個以上群組等等卜 圖31a繪示介於耦合電極電壓與所選字線位置之間的關 係。在所示之圖表中，水平軸標示對於32字線式NAND申 的字線號碼（其係自源極侧（例如，WLQ)延伸线極側（例 如，WL3 1)) ’以及垂直軸標示電壓位準。在此實例中，對 於位於源極侧之一或多個所選字線，提供升高位準之 vCES(以實料示），^當較高字線係所選字線時使Vces 下降@樣i也，對於位於没極侧之一或多個所選字線，提 125538.doc -59- 1356416 供升局位準之Vced(以虛線繪示），並且當較低字線係所選 字線時使vCED下降。

圖31b繪示介於臨限電壓與溫度之間及介於耦合電極電 壓與皿度之間的關係。在所示之圖表中，水平軸標示溫 度’以及垂直轴標示電壓。具體而言，已觀察到非揮發 性儲存元件的臨限電壓(Vth)隨溫度增大而減低。電壓變 化相對於溫度變化係以溫度係數（〇0表達，其典型係約_2 mW°C。舉例而言，運用書C至+85。(：之操作範圍，臨限 電屡之變化可為約（85·(·4()))χ(制5Q mV。溫度係數取決 於各種記憶體裝置特性，諸如摻雜、佈局等等。據此，在 -項做法中’耦合電極電壓可隨溫度增大而增大，以提供 進一步辅助增大儲存元件的Vth ^ ，不力、於耦合電極電 屯在丹S匕’愿遐褒置循環數目之 間的關係。甴於jp^ g

Wit體裝置隨時間歷經多次程式化與擦除 儲存元件-般變成較易於程式化並且可用較少

靠式脈衝㈣存元件抵達其目標程式化㈣。據此，在 項做法中，可藉由減少輕合電極㈣使搞合電 供的辅助隨著循環數目增大而減小。為此目的，可使用由 記憶艘裝置輯護的-_數目之計數。 =繪示介於耗合電極電壓與程式脈衝數 間的關係。於程式化期間，隨著具有較高振 脈衝被施加至所選字魂4 as 心邳繼程式 極雷愿… 閱圖30)’可藉由增大耗合電 極電澄之位準，辟 σ電極所提供的辅助量增大。因此， 可依據程式脈衝數目（例如 / 弟、第二'第三等等），及/ 125538.doc 1356416 或類似地依據vPGM之位準（例如，1〇伏、n伏等等），來調 整耦合電極電壓。 圖3Ie繪示對於多進程程式化技術之介於耦合電極電壓 與程式化進程數目之間的關係。對於多進程程式化技術 (諸如圖25至26c所示之多進程程式化技術），依據正在發生 的程式化進程來調整耦合電極電壓可係有利的。在一項做 法中，第一程式化進程導致經程式化儲存元件之Vth的增 加大於第二程式化進程導致經程式化儲存元件之Yu的增 加。在此情況中，在第一進程中，需要來自耦合電極的更 多輔助，所以在第一進程中增大耦合電極電壓。 基於圖解及說明的目，前文已提出本發明的實施方式。 其非意欲詳盡說明本發明或使本發明限定於揭示的確切形 式。可按照前面的講授進行許多修改及變化。選取的具體 實施例係為了最佳地解說本發明的原理及其實務應用了使 熟悉此項技術者以各種具體實施例最佳地運用本發明，並 且各種修改皆適用於所考量的特定用途。本發明範嘴擬藉 由隨附的申請專利範圍予以定義。 【圖式簡單說明】 圖1繪示具有選擇閘極結構之兩個相鄰NAND串的俯視 圖。 圖2繪示圖1之NAND串的同等電路圖。 圖3繪示具有選擇閘極結構之三個Ναν〇串的電路圖。 圖4 a繪示具有雙電壓選擇閘極結構之n a n d串的剖視 125538.doc -61 - 1356416 圖4b繪示圖4a之NAND串之儲存元件的剖視圖。 圖5至圖14繪示用於製造具有雙電壓選擇閘極結構之 NAND串的過程。 圖5繪示未經圖案化之層狀半導體材料的剖面圖。 圖6繪示在已沈積光阻之後的圖5之半導體材料。 圖7繪示在已移除介電層之一部分之後的圖6之半導體材 料。 圖8繪示在已加入第二傳導層之後的圖7之半導體材料。 圖9繪示在已加入保護障壁之後的圖8之半導體材料。 圖10繪示在已移除第二傳導層之若干部分之後的圖9之 半導體材料。 圖11繪示在沈積一保護層之後的圖10之半導體材料。 圖12繪示在移除第一傳導層及介電層之部分並且形成源 極/汲極區之後的圖11之半導體材料。 圖13繪示在形成侧壁間隔物之後的圖丨2之半導體材料。 圖14繪示程式化圖13之半導體材料，其包括施加至選擇 閘極的電壓、選擇閘極結構的耗合電極及來自耗合電極之 電壓耦合。 圖15繪示替代性半導體材料。 圖16繪示包括圖13之半導體材料的NAND串。 圖17a繪示用於製造具有選擇閘極結構之半導體材料的 過程概要。 圖17b繪示用於製造圖13之半導體材料的詳細過程。 圖18a至18i係關於具有雙電壓選擇閘極結構之Nand串 125538.doc -62 - 1356416 的另一具體實施例。 圖18a繪示具有雙電壓選擇閘極結構之n AND串的另—具 體實施例。 '

圖18b繪示圖18a之NAND串之儲存元件的剖視圖。 圖18c繪示選擇閘極結構相對於NAND串及字線之配 «bL 圖18d繪示沿圖18c之配置之NAND串的剖面圖。 圖18e繪示沿圖18c之配置之選擇閘極結構的剖面圖。 圖18f繪示沿圖18c之配置之字線的剖面圖。 圖18g繪示選擇閘極結構相對於nanD串及字線之 列’圖中繪示出分流區與接點。 圖18h繪示沿圖l8g之配置之選擇問極結構的剖面圖。 圖⑻繪示用於製造具有選擇閘極結構之半導體材料之 替代具體實施例的過程概要。

圖！9繪示NAND快閃儲存元件陣列的方塊圖。 圖20繪示使用單個列/行解碼器及讀取/寫入電路 發性記憶體系統的方塊圖。 早 圖21繪示使用雙列/行解碼器 性記憶體系統的方塊圖。 及讀取/寫入電路之非揮發

圖22繪示感測組塊之具體實施例的方塊圖。 圖23繪示對於所有位元線 加磁 菔东構或對於奇偶記情體 条構而將記憶體陣列組織成區塊之實例。 ··體 圖24繪示一組示範性臨限電壓分佈。 圖25繪示一組示範性臨限電壓分佈。 圖26a-c繪示各種臨限電壓 神且拖述用於程式化非揮 125538.doc •63· 1356416 發性記憶體之過程。 圖27繪示用以描述程式化非揮發性記憶體過程之各種具 體實施例的時序圖。 圖28繪示用以描述讀取非揮發性記憶體過程之各種具體 實施例的時序圖。 圖29繪示用以描述程式化非揮發性記憶體過程之具體實 施例的流程圖。

圖30繪示於程式化期間施加至非揮發性儲存元件之控制 閘極之示範性波形。 置之間的關 圖3 la繪示介於耦合電極電壓與所選字線位 係0 電極電 圖3 lb繪示介於臨限電壓與溫度之間及介於耦合 壓與溫度之間的關係。

圖31c繪示介於耦合電極電壓與記憶 間的關係》 體裝置循環數目之 圖3 Id繪示介於耦合電極電壓與程式脈衝數 的關係。 或電壓之間 圖31e繪示對於多進程程式化技術之介於耦a 與程式化進程數目之間的關係。 ^電極電愿 【主要元件符號說明】 1 00，1 02，1 04，1 06，1 50，電晶體 152, 154, 156 100CG, 102CG, 104CG,控制閘極 106CG, 150CG, 152CG, 125538.doc • 64 - 1356416

154CG, 156CG 100FG, 102FG, 104FG, 106FG, 150FG, 152FG, 154FG, 156FG 108 110 120 130 112 140 142 146 160 162 166 170 320, 340, 360, 400, 450 321，341，361 322, 327, 342, 347, 362, 367, 410 323-326, 343-346, 363-366, 440, 452, 460 412 414 浮動閘極 源極側耦合電極（CES) 源極側選擇閘極結構 源極線接點 位元線接點 源極側選擇閘極（SGS) 源極側選擇閘極結構 汲極側選擇閘極（SGD) 汲_極側搞合電極（CED) 源極側選擇閘極結構 源極側耦合電極（CES) 源極側選擇閘極（SGS) 源極線接點 NAND 串 位元線 選擇閘極結構 儲存元件 第三傳導部分 介電層 125538.doc 65- 1356416

416 418 420 422 424 426 428 430 432 454 456 470 472 474 476 478 500 510 520 530 540 600, 700, 800, 900, 1000, 1100, 1200 620 保護障壁 第二傳導部分 第一傳導部分 絕緣層 源極/〉及極區 填充物 p井區 η井區 基板 控制閘極區（控制閘極/字線） 浮動閘極區 保護障壁 第二傳導部分 介電質 第一傳導部分 絕緣物 層狀半導體材料 基板層 絕緣層 第一傳導層 介電層 半導體材料 光阻層 125538.doc 66- 1356416 1430 選擇閘極 1440 耦合電極 1500 替代性半導體材料 1502 介電層 1510 保護層 1560 替代性選擇閘極結構 1600 配置 1610, 1620, 1630 NAND 串 1612 非揮發性儲存元件 1614 汲極側選擇閘極結構 1622 源極側選擇閘極結構 1624 一連串非揮發性儲存元件 1626 汲極侧選擇閘極結構 1632 源極側選擇閘極結構 1634 非揮發性儲存元件 1800, 1830 NAND 串 1802 儲存元件 1804 控制閘極/字線 1807 第二傳導部分 1808 保護障壁 1809 選擇閘極結構 1809 第一傳導部分 1810 第三傳導部分 1812 介電質 125538.doc 68- 1356416 1851 1852, 1853, 1854, 1855 1856 1857 1858 1859 1814 1815 1816 1818 . 1820 1822 - 1824 . 1826 1831 1832 1834 1836 1838 1839 1840 1841 籲 1849 1850 第二傳導部分 第一傳導部分 絕緣部分 源極/汲極區 填充物 P井區 η井區 基板 儲存元件 保護障壁 第三傳導部分 介電質 第二傳導部分 第一傳導部分 絕緣物 選擇閘極結構區 介電部分 NAND 串 選擇閘極結構 儲存元件 耦合電極 選擇閘極 保護部分 第三傳導部分 -69- 125538.doc 1356416 I860 第二傳導部分 1861 1862, 1866, 1870, 1874 1863, 1867, 1871， 1875 1864 1865 1868 1869 1872 1873 1876 1877 1885 1878 1879 1 880, 1881，1882, 1883, 1884 1886 1887 1888 1900 1904 1906 1926 125538.doc 第一傳導部分 保護區 控制閘極/字線部分 第二傳導部分 第一傳導部分 第二傳導部分 第一傳導部分 第二傳導部分 第一傳導部分 第二傳導部分 第一傳導部分 基板 絕緣層 反轉層 源極/ >及極區 選擇閘極結構 分流區 接點 儲存元件陣列 源極線 位元線 汲極終端 -70- 1356416

1928 源極終端 1950 NAND ψ 2096 記憶體裝置 2098 記憶體晶粒 1900 儲存元件陣列（記憶體陣列） 2010 控制電路 2012 狀態機 2014 晶片上位址解碼器 2016 功率控制模組 2018 線路 2020 資料匯流排（線路） 2030, 2030A, 2030B 列解碼器 2050 控制器 2060, 2060A, 2060B 行解碼器 2065, 2065A, 2065B 讀取/寫入電路 2070 感測電路 2072 資料匯流排 2080 感測模組 2082 位元線鎖存器 2090 共同部分 2092 處理器 3093 輸入線路 2094 資料鎖存器（資料鎖存器堆 疊） 125538.doc -71 - 1356416

2096 2000 2300 2310 2500 2520 2510 2650 3000 3010, 3020, 3030, 3040, 3050, ... 3012, 3022, 3032, 3042, 3052, ... A, B, C B' E BLO, BL1, ... BL8511 F PC I/O介面 感測組塊 奇偶架構

全位元線（ABL)架構 儲存元件之臨限電壓位準被 增大至狀態A 臨限電壓被增大至狀態C範 圍内 臨限電壓被增大至狀態B範 圍内 臨限電壓分佈 電壓波形 程式脈衝 驗證脈衝 臨限電壓分佈（經程式化狀 態）

過渡狀態B 第一臨限電壓分佈（經擦除狀 態） 位元線 寬度 程式化計數器 125538.doc 72· 1356416 程式化限制值 汲極選擇線（汲極選擇閘極） 選擇線（源極選擇線）（源極選 擇閘極） 位元線電壓 耦合電極電壓 讀取控制閘極電壓 NAND串通道中的電壓

通電壓（讀取傳送電壓） - 程式電壓 讀取電壓

PCmax SGD SGS VBL VCES VCGR VNAND VPASS VPGM VREAD VSGS VSWL VUWL Vra，Vrb, Vrc Vva, Vvb, Vvc Vvb' (源極側）選擇閘極電壓 所選字線上的電壓 施加至非所選字線的電壓 讀取參考電壓 驗證參考電壓 驗證點 WL3, WL2, WL1, WLO 字線 125538.doc -73 -

Claims (1)

1. 第〇96丨38527號專利申請案(劃線）

   、申請專利範圍： 一種非揮發性儲存系 中文申請專利範圍替換本(100年8月） ⑻年S月丨>曰修正本 統，其包括： ---- NAND串，其包括複數個非揮發性儲存元件；及 選擇間極結構，其安置於該NAND串的-端，該選 擇閘極結構包括： 第一傳導部分，其係藉由-基板予以承載； 一第二傳導部分，其形成在該第一傳導部分之一第 2上且電耦合至該第一傳導部分之該第一部件； 一介電部分，其形成在該第一傳導部分之一第二部 件上；及 ° :第三傳導部分，其形成在該介電部分上，該第三 傳導。Ρ刀係藉由該介電部分而電隔離於該第—傳導邻 :=相間隔於該第二傳導部分，該第三傳導部分； 7擇閉極的該第二傳導部分及_D串的該複數 個非揮發性儲存元件之間。 2. 3. 4. 如請求項1之非揮發性儲存系統，其中： /第-傳導部分與該第二傳導部分提供—選擇間極；及 該第二導電部分提供一耦合電極。 如請求項2之非揮發性儲存系統，其令： 該選擇閉極及耦合電極係可獨立驅動。 如請求項1之非揮發性儲存系統，其中： s亥NAND串在一組NAND串中；且 伸於穿過 該第二傳導部分與該第三傳導部分連續地延 該組NAND串之一字線方向。 125538-I000812.doc 1356416 5.如請求項1之非揮發性儲存系統，其中： 該第三傳導部分係往一位元線方向相間隔於該第二傳 導部分。 6. 如請求項1之非揮發性儲存系統，其中： 該第一傳導部分往一位元線方向接連地延伸於該基板 的第一與第二源極/汲極區之間。 7. 如請求項1之非揮發性儲存系統，其中： 該第一傳導部分係由一第一複晶矽層所形成；及 該第二傳導部分與該第三傳導部分係由一第二複晶矽 層所形成。 8. 9. 如請求項1之非揮發性儲存系統，其中： 該第一傳導部分係形成於該基板上之一絕緣層上。 一種用於操作非揮發性儲存裝置之方法，其包括： 程式化在一NAND串之一組非揮發性儲存元件中的一 非揮發性儲存元件，一選擇閘極結構係安置於 串之一端，該選擇閘極結構包括一選 極，該選擇閉極包括一第一傳導部分及一第二= 分’該選擇閘極之該第—傳導部分延伸於該輕合電極盘 一基板之間，且該選擇閉極之該第二傳導部分形成在該 選擇閘極之該第-傳導部分上且電$合至該第―傳Μ 分，該耗合電極在該選擇閉極的該第二傳導部分及該 NAND串的該組非揮發性儲存元件之間；及 於該程式化期間，用第-與第二電虔分別獨立地驅動 該選擇閘極之該第二傳導部分及該耦合電極。 125538-1000812.doc -2- 10. 如請求項9之方法，其中 該第二電壓高於該第_電壓。 11. 如請求項9之方法，其中 以—位準提供該第 極結構之垓基板的一 漏0 電壓，用於減小相鄰於該選擇閘 源極/沒極區中的閘極引發沒極茂 12·如請求項9之方法，其中 按照—介電材料可耐受的a β八电昼來没定該第二電壓， 該，|電材料係提供於該耦合 Α 電極與延伸於該輕合電極與 '土板之間的該選擇閘極之該部分之間。 13.如凊求項9之方法，其中 =個字線相關聯於該複數㈣揮發性儲存元件，且該 子各之-者相關聯於該等非揮發性儲存之 及 β ’ A ，該：法進-步包括：當經由該等字線之該一者將一程 式電塵施加至該非揮發性儲存元件時，施加該第二電壓 至該輕，依據該等字線中之該-者在該複數個字 線中的-位置，以一位準提供該第二電壓。 14. 如凊求項13之方法，其中： 田該等字線中之該一者係相鄰於該選擇閘極結構時施 加至該搞合電@的一電壓高於當該等字線中之該一者非 相鄰於該選擇閘極結構時施加至該耦合電極的一電壓。 15. 如清求項9之方法，盆中： 该第一電壓與該第二電壓係下列中之至少一者：（a)至 125538-I000812.doc 少部分地同時斜升；及⑻至少部分地同時斜降。 I6·如請求項9之方法，其中： 依據溫度，以-位準提供該第二電塵。 I7·如請求項9之方法，其中： 依·據記憶體裝置游援# 〇 壓。 數目，以-位準提供該第二電 18. 如請求項9之方法，其中： 依據程式脈衝循環數目及/或程式脈衝該，以一位準 提供該第二電屋。 19. 如請求項9之方法，其中： 曰使用一多進程程式化技術時，依據程式化進程次 r數，以一位ί.提供該第二電壓。 2〇·如請求項9之方法，-‘中_ 在該至少一NAND串的一源極側處提供該選擇閘極結 構。 〇 21.如請求項1〇之方法，其中： 該NAND串在一組NAND串中；且 〇第傳導部分與該耦合電極連續地延伸於穿 NAND串之—字線方卜 妓組 125538-1000812.doc -4-