TWI342675B - Phase-locked loop and method with frequency calibration - Google Patents
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- 238000000034 method Methods 0.000 title claims description 16
- 239000003990 capacitor Substances 0.000 claims description 99
- 238000012937 correction Methods 0.000 claims description 28
- 230000001419 dependent effect Effects 0.000 claims description 13
- 230000010355 oscillation Effects 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 101150113005 cyc2 gene Proteins 0.000 claims description 5
- 101100327144 Arabidopsis thaliana CYCB1-3 gene Proteins 0.000 claims description 4
- 101150018690 CPS2 gene Proteins 0.000 claims description 4
- 230000007704 transition Effects 0.000 claims description 4
- 101100327147 Arabidopsis thaliana CYCB1-5 gene Proteins 0.000 claims description 3
- 101150058276 CYC3 gene Proteins 0.000 claims description 3
- 101100084052 Mus musculus Ppil2 gene Proteins 0.000 claims description 3
- 102000012643 PPIL2 Human genes 0.000 claims description 3
- 239000002305 electric material Substances 0.000 claims description 2
- 238000002347 injection Methods 0.000 claims 2
- 239000007924 injection Substances 0.000 claims 2
- 239000000243 solution Substances 0.000 claims 2
- 206010061218 Inflammation Diseases 0.000 claims 1
- 241000282376 Panthera tigris Species 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000005115 demineralization Methods 0.000 claims 1
- 230000002328 demineralizing effect Effects 0.000 claims 1
- 230000005611 electricity Effects 0.000 claims 1
- 239000007787 solid Substances 0.000 claims 1
- 210000003802 sputum Anatomy 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 26
- 101100171060 Caenorhabditis elegans div-1 gene Proteins 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 101100008047 Caenorhabditis elegans cut-3 gene Proteins 0.000 description 1
- 102100025800 E3 SUMO-protein ligase ZBED1 Human genes 0.000 description 1
- 208000001613 Gambling Diseases 0.000 description 1
- 101000786317 Homo sapiens E3 SUMO-protein ligase ZBED1 Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 239000008267 milk Substances 0.000 description 1
- 210000004080 milk Anatomy 0.000 description 1
- 235000013336 milk Nutrition 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
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Description
1342675 九、發明說明： 【發明所屬之技術領域】 本案是關於-種鎖相迴路及其頻率校正方法，特別 疋關於應祕無線通信的—種鎖相迴路及其頻率校正方 法。 ' 【先前技術】 凊參閱第一圖，其為習用一鎖相迴路的方塊示意 • 圖。如圖所示，鎖相迴路1〇包括一相位頻率偵測器10卜 一充電泵102、一迴路濾波器1〇3、一電壓控制振盪器1〇4 與一除頻單元105。 相位頻率偵測器101接收一參考訊號VREF1與一回授 訊號VDIV1，其中參考訊號vREn具有一參考頻率fREFi與 一參考相位oREFI，且回授訊號vDm具有一頻率fDivi與 一相位〇)DIV1;且相位頻率偵測器1〇1比較頻率fREFi、fDm 與相位Orefi、〇DIV丨’以產生包含頻率fREF1、fDIV1與相 φ 位^REFl、Φ〇ΐνΐ之間差異的一比較結果訊號VCOMP1。 充電泵102接收比較結果訊號vC0MP1，以產生對應 於該差異的一電流訊號ISIG1。迴路濾波器103接收電流 訊號Isigi，且轉換電流訊號ISIG1，以產生一電壓控制訊 號 VcTRLl。 電壓控制振盪器104接收電壓控制訊號 VcTRLl ’ 以 產生具有一頻率f0UT]的一輸出訊號ν〇υτι ’其中頻率 f〇UT丨與電壓控制訊號vCTRU的電壓大小具有一比例關 係。除頻單元105接收輸出訊號V〇UT1，且實施除數為Μ 5 的-頻率除法運算’以產生回授訊號v_，其中頻率 DIV1為頻率f〇UT1的1/M倍。由於除頻單元奶的回授機 ’使輪出訊號V〇UTi被調整為穩定。 當鎖㈣路應隸騎電路時，㈣製程的偏移， 2會使得糾鮮_預估，以致增加龍控制減 ^與除頻㈣設計難度。例如，當㈣控制振盪器與除 ^的頻繼時’可能會導致除頻器的可除頻範圍無 j順利涵I電壓控制減器的可調魏圍，進而使鎖相 迴路無法鎖定。 為了改善前述的問題’本案發明人經悉心之研究， 並本鍥而不㈣精神，終創作出本案之『鎖相迴路及其 頻率校正方法』。 【發明内容】 本案之-目的為提種鎖相㈣及其頻率校正方 法’利用^固二位^搜尋運算產生—調整訊號，以控制 振盪赌早7L中的-可㈣電料列，達成減少校 率所需時間的功效。 本案之第一構想為提出一種鎖相迴路，其包括一相 位電壓轉換單元、-校正單域—顧回授單元。相位 電壓轉換單7L根據其所接收的—參考訊號與—第一回授 訊號的頻率與相位差異，以產生1 —難訊號。校: 單元根據其㈣參考訊賴第—回授峨的頻率差 異，和經由一個二位元搜尋運算，以產生一第二調整訊 號。振如授單元具有—可控制電容陣列，接收第:調 1342675
Vdiv ’且根據參考訊號VREF的頻率fREF與第一回授訊號 Vdiv的頻率fDlv差異，和經由一個二位元搜尋(Binary search)運算，以產生一第二調整訊號VaW2。振盪回授單 元33具有一可控制電容陣列μα，接收第一調整訊號 Vadu與控制可控制電容陣列33A的第二調整訊號 VAD】2 ’以輸出一第二回授訊猇，使第二回授訊號的相位 . 被鎖定於參考訊號Vref的相位〇>REF;第二回授訊號回授 至相位電壓轉換單元31與校正單元32,取代第一回授訊 φ 號Vdiv ’且重新成為第一回授訊號VDIV。 請參閱第三圖，其為本案第二實施例所提一鎖相迴 路的方塊示意圖。第三圖的電路為第二圖電路的一個實 施架構，如第三圖所示，鎖相迴路40包括一相位電壓轉 換單元41、一校正單元42與一振盪回授單元43。 相位電壓轉換單元41包括一相位頻率偵測器411、 一充電泵412與一迴路濾波器413。相位頻率偵測器411 接收一參考訊號VREF與一第一回授訊號vD〗v，其中參考 Φ 訊號VRef具有一參考頻率fREF與一參考相位〇REF，且第 一回授訊號VDIV具有一頻率fDIV與一相位φοιν;且相位 頻率偵測器411比較頻率fREF、fDIV與相位〇ref、〇mv， 以產生具有頻率fREF、fDIV與相位之間差異的 一比較結果说號VCOMP。充電果412接收比較結果訊號 Vcomp，以產生一電流訊號IS1G。迴路濾波器413接收電 流訊號IsiG ’且轉換電流訊號Is丨G ’以產生一第一調整訊 號VaDJI ’其中第一調整訊號VADjl的大小和頻率fREF、 fDIV與相位<I>REF、之間的差異大小具有一函數關係。 8 1342675 • 校正單元42包括一頻率偵測器421、一鎖定偵測器 422、一重置控制器423與一連續逼近暫存器控制器 424。頻率偵測器421接收參考訊號VREF與第一回授訊 號vDW，且比較參考訊號Vref的頻率fREF與第一回授訊 號vDIV的頻率fDiv，以產生具有頻率fREF、fmv之間差異 ' 的一比較結果訊號FDOUT，其表示頻率fREF、fDIV之間的 ·. 大於或小於關係。鎖定偵測器422接收參考訊號VREF與 第 口授訊號Vdiv ’且比較參考訊號"Vref的相位Oref 鲁 與第回授訊號VDIV的相位φ0Ιν，以產生具有相位 ΦιίΕΡ、〇DIV之間差異的一鎖定結果訊號LD0UT，其表示 相位<DREF、φ〇ιν的時間差異是否在一預設的期間之内。 重置控制器423接收參考訊號VREF與鎖定結果訊號 LDOUT，利用參考訊號與鎖定結果訊號ld〇ut，以 產生一重置訊號VRST，其被提供給連續逼近暫存器控制 器424 ;且藉由重置訊號Vrst的重置狀態，使連續逼近 暫存器控制器424回到初始狀態。連續逼近暫存器控制 • 器424具有N個(本實施例中n=4)移位暫存器（未顯示於 第三圖）’接收比較結果訊號FD0UT、鎖定結果訊號LD〇UT 與重置訊號VRST ’且執行二位元搜尋運算，以在四個移 位暫存器的輸出端對應地產生第二調整訊號Vadj2中的 四個子調整訊號，其中四個子調整訊號對應地控制振盪 回授單元43中一可控制電容陣列43A中的N個(本實施 例中N=4)電容串43A0、43A卜43A2、43A3且形成具有 四個位元的一數位調整值。 振盪回授單元43包括一電壓控制振盪器431、一倍 9 1342675 • 鮮凡432、一預先除頻單A 433與-除頻回授單元 434。卜電壓控制振盈器431接收第一調整訊號v_，產 生:第一目標訊號Vvco,其中第一目標訊號V·的頻 率fv=〇相依於第一調整訊號Vawi的大小。倍頻單元432 接收第-目標訊號vvco,以產生一第二目標訊號ν〇υτ， ； 其中第二目標訊號V〇UT的頻率W為第-目標訊號 ' Vvco的頻率fvco之兩倍。 預先除頻單元433接收第一目標訊號Vvc〇，且預先 • 除頻第一目標訊號Vvco ’以產生一中間訊號vDIV2，其 中中間訊號VDIV2的頻率fDIV2相對於第一目標訊號Vvc〇 的頻率fvco形成一第一除法比數的關係。除頻回授單元 434接收中間訊號VDIV2,且除頻中間訊號Vdiv2,以產生 第一回授訊號，其中第二回授訊號的頻率相對於中間訊 號Vdiv2的頻率fDiv2形成一第二除法比數的關係；另外， 第二回授訊號回授至相位電壓轉換單元41與校正單元 42，取代第一回授訊號VDIV，且重新成為第一回授訊號 • Vdiv ° 電壓控制振盪器43卜預先除頻單元433與除頻回授 單元434這些振盪裝置的其中之一包括可控制電容陣列 43A。當電壓控制振盪器431具有可控制電容陣列43a 時，第一目標訊號Vvc〇的頻率fvco更相依於第二調整訊 號Vadj；2 ;如第三圖所示’當預先除頻單元433具有可控 制電谷陣列43A時’中間訊號VD丨Μ的頻率fDiV2更相依 於第二調整訊號
Vad』2 ’ ‘除頻回早434具有可控制 電容陣列43A時，第二回授訊號的頻率更相依於第二調 10 1342675 , 整訊號vADJ2。 請參閱第四圖，其為本案第二實施例所提具有可控 制電谷陣列之電壓控制振盈器的一電路示意圖。如圖所 示，電壓控制振盪器531包括兩個電感器L!、L2、三個 電晶體5311、5312、5313、兩個變容器CA〗、CA2與可控 • 制電容陣列5314。兩個變容器CA1、CA2的汲源共接端耦 合在一起’且接收第一調整訊號VADjl，可控制電容陣列 - 5314並聯於電壓控制振盪器531的兩個輸出端E卜E2， • 兩個輸出端E1、E2之間輸出第一目標訊號Vvco。 請參閱第五圖’其為本案第二實施例所提具有可控 制電容陣列之預先除頻單元的一電路示意圖。如圖所 示，預先除頻單元533為，例如，一差動注入鎖定除頻 器，其標準的除頻除數為二❶預先除頻單元533包括兩 個電感器L3、L4、六個電晶體5331、5332、5333、5334、 5335、5336與可控制電容陣列5337，其中可控制電容陣 列5337並聯於預先除頻單元533的兩個輸出端G1、G2。 φ 預先除頻單元533在電晶體5333的閘極與電晶體5336 的閘極之間接收第一目標訊號Vvcc)，且在兩個輸出端 G卜G2之間輸出中間訊號ν_。 請參閱第六圖，其為本案第二實施例所提可控制電 容陣列的一電路示意圖。如圖所示，可控制電容陣列53A 包括並聯的四個(N=4)電容串53A3、53A2、53A卜53A0， 其對應地由第二調整訊號VADJ2中的四個子調整訊號 Vb3、Vb2、VB丨、VB0所控制，其中該四個子調整訊號vB3、 VB2、VB1、VB0形成具有四個位元b3、b2、bi、b〇的一數 位調整值。每個電容串（例如53A0)由一對變容器（例如 Coo、c01)互相面對地串聯所構成，其中該對變容器(例如 c〇〇、Oh)的陰極共接點接收對應的一子調整訊號(例如 該四個電容φ 53A3、53A2、53A1、53A0的四個單 邊電谷值(例如C30的200f、€2〇的1〇〇f、Ci〇的5〇f、c〇〇
的25f)形成一個2的等比級數分配；該四個位元、 b]、b〇中的最高有效位元匕對應於該四個電容串53八3、 53A2、53A卜53A0中具有最大單邊電容值(例如C3〇的 2〇〇f)的電容串53A3 ;該四個位元UN、b〇中的最 低有效位元b〇對應於該四個電容串53a3、53A2、53ai、 53A〇中具有最小單邊電容值(例如C00的2扣的電容串 53A0。
VB〇)，且該對變容器(例如c⑽、CM中的每個變容器（例如 C〇〇)為沒源極共接的一電晶體。 當該四個子調整訊號vB3、Vb2、Vbi、Vb。中的一子 調整訊號(例如vB2)將所對應的—電容串(例如53A2)設 疋為受到選擇時，相較於電料(例如53A2)未受到選擇 的狀態’第二回授赠的頻率將降低；#子調整訊號(例 如vB2)將所對應的電容串（例如53A2)設定為未受到選擇 時，相較於電容串（例如53A2)受到選擇的狀態，第二回 授訊號的頻率將增加。 請參閱第七⑷圖、第七(b)圖、第七(c)圖與第七(d) 圖’其為本案第二實施例所提解制器的—電路與波 形示意圖。如圖所頻率侦測器521 &括三個正反器 則、皿、切3，接收參考訊號Vref#第—回授訊號 12 τ，或參考訊號VREF落後第一回授訊號乂⑽超過時段τ 時，鎖定結果訊號LDOUT為低準位，以表示鎖定結果訊 號LD0UT在非鎖定狀態。當參考訊號VRef超前第一回授 訊號Vdiv小於時段T，或參考訊號Vref落後第一回授訊 號Vdiv小於時段T時，鎖定結果訊號LDOUT為高準位， 以表示鎖定結果訊號LDOUT在鎖定狀態。 請參閱第九(a)圖與第九(b)圖，其為本案第二實施例 所提重置控制器的一電路與波形示意圖。如圖所示，重 置控制器523包括三個正反器5231、5232、5233與一反 及閘5234，接收鎖定結果訊號LD0UT與參考訊號VREF 的一除頻訊號VRD16,以產生重置訊號VRST，其中除頻訊 號VRD16的頻率為fREF/i6。當重置訊號vRST為高準位時， 表示重置訊號vRST在非重置狀態；當重置訊號Vrst為低 準位時，表示重置訊號VRST在重置狀態。如第九(b)圖所 示’鎖定結果訊號LDOUT在非鎖定狀態之後的第一個高 準位脈衝期間對應於重置狀態的重置期間；亦即，當重 置訊號vRST在重置狀態下，經由除頻訊號Vrdi6的觸發， 重置控制器523將重置訊號vRST轉態為非重置狀態。 請參閱第十(a)圖與第十(b)圖，其為本案第二實施例 所提連續逼近暫存器控制器的一電路與一演算法示意 圖，且請輔助參閱第六圖。如圖所示，連續逼近暫存器 控制器524包括四個(n=4)移位暫存器5240、5241、 5242、5243、一個正反器5244與五個或閘5245、5246、 5247、5248、5249，接收比較結果訊號FD0UT的反相訊 號、鎖定結果訊號LD0UT、重置訊號Vrst與參考訊號Vref 的一除頻訊號Vrdig24,以在四個移位暫存器5243、5242、 5241、5240的輸出端對應地產生第二調整訊號中 的四個子調整訊號VB3、VBZ、Vb丨、Vb〇，其中該四個子 調整訊號VB3、Vb2、VB丨、VB0對應地控制該四個電容串 53A3、53A2、53A1、53A0是否受到選擇，且形成具有 四個位元h、b〗、b〇的數位調整值。 接著，詳細描述連續逼近暫存器控制器524的運作。 當重置訊號VRST在重置狀態下，連續逼近暫存器控制器 524被重置，使該四個位元b3、b2、b丨、b。中的最高有效 位元h所對應的電容串53A3受到選擇，且其餘三個位 元brh、b〇所對應的三個電容串53Α2、53α^53α〇 未受到選擇。而鎖定結果訊號LD〇ut在非鎖定狀態下， 當重置訊號VRST轉態為非重置狀態時，連續逼近暫存器 524在四個循環週期CYC1、CYC2、CYC3、CYC4中利 用比較結果訊號FDOUT與二位元搜尋運算，從最高有效 位元h開始依序決定該四個電容串53A3、53A2、53a卜 53A0是否受到選擇。 鎖定結果訊號LD0UT在非鎖定狀態下且重置訊號 VRST在非重置狀恶下，在每個循環週期(例如CYC2)中， 連、逼近暫存盗524先設定每個該循環週期(例如cyc2) 所對應的一電容串（例如53A2)為受到選擇的；在一預比 較時段後，當比較結果訊號fd〇ut顯示第一回授訊號 Vd1V的頻率大於參考訊號VREF的頻率fREF時，連續 ，近暫存器524透過所對應的一子調整訊號(例如Vb2)確 定電容串（例如53A2)受到選擇；在預比較時段後，當比 較結果訊號FDolJT顯示第一回授訊號Vdw的頻率匕丨v小 於參考訊號VREF的頻率。時，連續逼近暫存器: 過所對應的子難訊號(例如D確定電容串(例如^ 未受到選擇。 ； 重置訊號VRST在非重置狀態下，當鎖定結果訊號 Ldout轉恕為鎖定狀態時，連續逼近暫存器524停止二 位το搜尋運算，且保持該四個電容串53A3、53a2、5^^、 53A0♦的選擇狀$ ;另外，重置訊號u非重置狀態 下’當該四個循環週期CYCn、CYC2、CYC3、CYC4結 束時，連續逼近暫存器524停止二位元搜尋運算，且保 持該四個電容串53A3、53A2、53A卜53A0的選擇狀態。 請參閱第十—圖’其為本案第二實施例所提鎖相迴 路的頻帶分饰示意圖。如圖所示，十六個頻帶對應於四 個位7〇1>3、152、151、1)()的所有十六個數位值，每個頻帶的 ，定頻率範_為lGHz，而每個賴帶_近頻帶蓋過 每個該頻帶的頻率範圍約為8〇〇mHz。 、請參閱第十二圖，其為本案第三實施例所提一鎖相 迴路的方塊示意圖。第十二圖的電路6〇以第三圖的電路 40為基礎且變更了原有的振盈回授單元a，兩圖中的相 同符號具有相同的功能。第十二圖的鎖相迴路6〇包括一 相位電壓轉換單元41、一校正單元42與—振盪回授單元 63。以下僅說明振盪回授單元63。 振盪回授單元63包括一電壓控制振盪器631與一除 頻單元633。電壓控制振盪器631接收第一調整訊號 VAm丨’產生一第一目標訊號Vvc〇,其中第一目標訊號
V 的頻率fVCQ相依於第—調整訊號ν·1的大小。除 ^疋633接收第一目標訊號Vvc〇，且除頻第-目#訊 二二其中第二回授訊號二 的關在.第 ν頻率fvco形成一除法比數 41 «/!’另外，第一回授訊號回授至相位電壓轉換單元 、校正單元42，取代第—回授訊號％，且重新成為 弟一回授訊號VDW。 電壓控制振B 631與除鮮元633這兩個振堡裝 置Ϊ其中之一包括可控制電容陣列63A。當電壓控制振 盪器631具有可控制電容陣列63A時，第一目標訊號 Vvco的頻率fvco更相依於第二調整訊號Va⑽；如第十 二圖所示’當除頻單元633具有可控制電容陣列63八時， 第二回授訊號的頻率更相依於第二調整訊號^^^。而可 控制電容陣列63A包括N個電容串63A0、63A1、…、 63A(N-1)，其由校正單元42所產生的第二調整訊號Vadj2 中的N個子調整訊號所控制，其令N為一自然數。 接著’以第二圖說明本案所提鎖相迴路3〇的頻率校 正方法，其包括下列步驟：根據一參考訊號Vref與一第 一回授訊號VDIV的頻率fREF、fmv與相位〇ref、φβιν， 產生一第一調整訊號VADjl ;根據一個二位元搜尋運算和 參考訊號VREF與第一回授訊號vDIV的頻率fREF、fDlv差 異，產生一第二調整訊號VAEU2 ;及，藉由第二調整訊號 Vadu控制可控制電容陣列33A與調整第一調整訊號 Vadji ’產生振盡且產生一第二回授訊號，使第二回授訊 遽的相位被鎖定於參考訊號Vref的相位。 案之較佳實_，舉凡熟悉本耗藝之 依 =?等效修飾或變化，皆應涵蓋於以44 本案㈣由下列圖式謂細說明，俾㈣深入之瞭 解· 【圖式簡單說明】 第一圖：其為習用一鎖相迴路的方塊示意圖； 第一圖.本案第一實施例所提一鎖相迴路的方塊示意 Γ^Ι · 圖， 第二圖：本案第二實施例所提一鎖相迴路的方塊示意 ijgl · 圖， 第四圖：本案第二實施例所提具有可控制電容陣列之電 壓控制振盪器的一電路示意圖； 第五圖：本案第二實施例所提具有可控制電容陣列之預 先除頻單元的一電路示意圖； 第六圖：本案第二實施例所提可控制電容陣列的一電路 示意圖； 第七圖（a)、第七圖(的、第七圖（c)與第七圖（d):本案第二 實施例所提頻率偵測器的一電路與波形示意圖； 第八圖（a)與第八圖(b):本案第二實施例所提鎖定偵測 器的一電路與波形示意圖； 第九圖（a)與第九圖（b):本案第二實施例所提重置控制 盗的一電路與波形示意圖； 第十圖⑷與第十圖(b):本案第二實施例所提連續逼近 暫存器控制器的一電路與一演算法示意圖； 第十一圖.本案第二實施例所提鎖相迴路的頻帶分佈示 意圖；及 第十一圖.本案第三實施例所提一鎖相迴路的方塊示意 圖。 【主要元件符號說明】 10、30、40、60 :鎖相迴路 101、 411 :相位頻率偵測器 102、 412:充電泵 103、 413 :迴路濾波器 104、 431、53卜631 :電壓控制振盪器 105、 633 :除頻單元 31、 41 :相位電壓轉換單元 32、 42 :校正單元 33、 43、63 :振盪回授單元 33A、43A、53A、63A :可控制電容陣列 421 ' 521 :頻率偵測器 422、 522 :鎖定偵測器 423、 523 :重置控制器 424、 524 :連續逼近暫存器控制器 43A0、43A1、43A2、43A3 :電容串 432 :倍頻單元 1342675 433、533 :預先除頻單元 434 :除頻回授單元 5211、5212、5213 :正反器 522i、5222 :延遲線 5223、5224、5226、5227 :正反器 5225、5228 :及閘 5F :解失靈單元 523卜 5232、5233、5244 :正反器 5234 :反及閘 5240、5241、5242、5243 :移位暫存器 5245、5246、5247、5248、5249 :或閘 5311、5312、5313 :電晶體 5314、5337 :可控制電容陣列 5331、5332、5333、5334、5335、5336 :電晶體 53A3、53A2、53A1、53A0 :電容串 63A0、63A卜 63A(N-1):電容串 C〇、Ci、C〗、C3 .電容器
Li、L2、L3、L4 :電感器 cA1、CA2 :變容器 C〇〇、C〇i、Cio、Cii、C20、C21、C30、C31 :變容器
Vrefi、Vref .參考訊號 『REFl 、 fREF :參考頻率
Orefi、Oref : 參考相位
Vdivi、Vdiv ·回授訊號 fDIVl 、fDIV :回授訊號的頻率 20 1342675 Φ〇ΐνΐ、〇DIV :回授訊號的相位
VcOMPl、Vc〇MP :比較結果訊號
IsiGl、IsiG :電流訊號 vCTRL1 :電壓控制訊號 V〇uti :輸出訊號 VADjl、VaD』2 :調整訊號 FD〇ut :比較結果訊號 LD〇ut :鎖定結果訊號
Vrst :重置訊號
Vvco、V〇ut :目標訊號
Vb3、VB2、VB1、VBQ :子調整訊號
VrD16、VRD1024 :除頻訊號
Claims (1)
- 正本修正曰期：〗⑻年3月16曰 、申請專利範圍··!--- 1.一種鎖相迴路，包括： 一相位電壓轉換單元，接收一參考訊號與一第一回 授訊號，該參考訊號具有一第一頻率與一第一相位，該 ，一回授訊號具有一第二頻率與一第二相位，該相位電 壓轉換單元根據該第一頻率、該第二頻率和該第一相位 與該第二相位之間的差異，產生一第一調整訊號； —校正單元，接收該參考訊號與該第一回授訊號， 比較該第—頻率與該第二頻率以決定一比較結果訊號， 比較該第一相位與該第二相位以決定一鎖定結果訊號， 且=用該比較結果訊號、該鎖定結果訊號和一個二位元 ，尋運算，產生—第二調整訊號，其中該二位元搜尋運 ^至少-特定循環週射被運作，且該鎖定結果訊號 疋在一鎖定狀態與一非鎖定狀態其中之一下；及 ……丁〜丹负一ι控制電容陣列，接收該 聲，號與控_可控制電料_該第二調整訊 ;-回心第：：整訊號與該第二調整訊號以輸出- 乐一口授訊5虎，其中兮笙-门π> t 力对4主m、 第一回授訊號具有一第三相位， 態下且鎖定結果訊號是在該非鎖定狀 路利用該第-調整訊號或:鎖相迴 電容陣列來控_鎖定和運异和該可控制 中當該鎖定結果訊號定:::特=環週期 訊號的該第三相位被.…肖疋㈣時，該第二回授 2.如申請專_圍第參考訊號的該第—相位。 項之鎖相迴路，其中該相位電壓轉 22 1342675 修正日期：100年3月16日 換單元更包括： 一相位頻率偵測器，接收該參考訊號與該第一回授 訊號，且比較該第一頻率、該第二頻率、該第一相位與 該第二相位，以產生一比較結果訊號； 一充電泵，接收該比較結果訊號，以產生一電流訊 號；及 ’。 迴路濾'波器，接收該電流訊號，以產生該第一調 整訊號。 3.如申請專利範圍第1項之鎖相迴路，其中該校正單元更 包括： 一頻率偵測器，接收該參考訊號與該第一回授訊 號，且比較該第一頻率與該第二頻率，以產生該比較結 果訊號； 一鎖定偵測器，接收該參考訊號與該第一回授訊 號’且比㈣第—相位與該第n以產生該鎖定結 果訊號； σ 一重置控制器，根據其所接收的該參考訊號與該鎖 定結果訊號，以產生一重置訊號；及 一連續逼近暫存器控制器，具有N個移位暫存器， 接收該比較結果訊號、該鎖定結果訊號與該重置訊號， 且執行該二位讀尋運算，以在個移位暫存器的° t對應地產生該第二嫌訊號中的Ν個子調整訊號 二該N個子難訊麟應地㈣該可 的N個電容串且形成具有N個位元的—數位調整^中 •如申請專利範圍第3項之鎖相迴路，其中： 23 ^342675 修正日期：100年3月16日 當該重置訊號在重置狀態下，該連續逼近暫存器控 制器被重置’使該N個位元中的一最高有效位元所對應 的一第一電容串受到選擇’且其餘(N-1)個位元所對應的 (N-1)個電容串未受到選擇； 當該重置訊號在該重置狀態下，經由該參考訊號的 觸發’該重置控制器將該重置訊號轉態為非重置狀態； ' 該鎖定結果訊號在該非鎖定狀態下，當該重置訊號 轉態為該非重置狀態時’該連續逼近暫存器在N個循環 週期中利用該比較結果訊號與該二位元搜尋運算，從該 最向有效位元開始依序決定該N個電容串是否受到選 擇； 該鎖定結果訊號在該非鎖定狀態下且該重置訊號在 該非重置狀態下，在每個循環週期中，該連續逼近暫存 器先設定母個該循環週期所對應的一第二電容串為受到 選擇的； 在一預比較時段後，當該比較結果訊號顯示該第一 回授訊號的頻率大於該參考訊號的頻率時，該連續逼近 暫存器透過所對應的一子調整訊號確定該第二電容串受 到選擇； 。心在該預比較時段後，當該比較結果訊號顯示該第一 =授，號的頻率小於該參考訊號的頻率時，該連續逼近 一存益透過所對應的該子調整訊號確定該第二電容串未 党到選擇； 該重置訊號在該非重置狀態下，當該鎖定結果訊號 t為該鎖定狀態時’該連續逼近暫存器停止該二位元 24 1342675 Α/τ Τ )乃 16 日 搜尋運异’且保持該則固電容串的選擇狀態；及 =重置訊號在該非重置狀態下，當㈣個循 結束時，該連續逼近暫翻停止該二位元搜尋運算，曰 保持該N個電容串的選擇狀態。 丹且 5.如申請專利範圍第〗項之鎖相迴路，其中該錄回 元更包括： -電壓控制振n接收該第—調整訊號，產生一 第-目標訊號，其中該第—目標訊號的頻率相依於該 一調整訊號的大小； 一預先除鮮元，縣_其所接㈣該第-目標 訊號，以產生一中間訊號；及 -除頻回授單元’除财所減的該中間訊號，以 產生該第二回授訊號，其中， 該電壓控制振H該預先除鮮讀鎌頻回授 單元的其中之一更具有該可控制電容陣列； 當該電壓控制振盪器具有該可控制電容陣列時，該 可控制電容陣列並聯於該電壓控制振盪器的兩個輸出 端，且該第一目標訊號的頻率更相依於該第二調整訊號； 當該預先除頻單元具有該可控制電容陣列時，該可 控制電容陣列並聯於該預先除頻單元的兩個輸出端，且 該中間訊號的頻率更相依於該第二調整訊號·，及 當該除頻回授單元具有該可控制電容陣列時，該第 二回授訊號的頻率更相依於該第二調整訊號。 6.如申請專利範圍第5項之鎖相迴路，其中該振盪回授單 元更包括一倍頻單元，該倍頻單元接收該第一目標訊 25 修正日期：100年3月16日 ，以產生-第二目標訊號，复 率為該第-目標訊號的頻率之兩：該第二目標訊號的頻 7. 如申請專利範圍第5項口路 單元具有該可控制電容陣列時二：中:該預先除頻 一差動注人敎轉器 =翻授皁兀更㈣ 對差動輸人端接收該第動f入航除頻器的一 號，其—對差動輸對差動輸入訊 訊號，且該可控制電⑽ H對差動輸出 8. 如申請專職J8第7項之仙=對差動輸出端。 定除頻ϋ的鮮除鑛㈣二。H找差動注入鎖 9. 如申請專利範圍第5項之鎖相迴路，其中. 該可控制電容陣列，包括並聯的ν、 2由該第二調整訊號中❹個子鱗訊號所控制了其 值〔Ν個子雛訊號形成具有Ν錄元的—數位調整 每個電容串由-對變容器互相面對地串聯所構成， 該對變容器的陰極共接點接收對應的一第一子調整 訊綠’且輯變容H巾的每個變容nn雜共接的一 電晶體； 該Ν個電容串的Ν個單邊電容值形成一個2的等比 級數分配； 該Ν個位元中的一最高有效位元對應於該Ν個電容 串中具有最大單邊電容值的一第一電容串； 該Ν個位元中的一最低有效位元對應於該ν個電容 串中具有最小單邊電容值的一第二電容串； 26 丄 J4Z0/：) 修正日期：100年3月16曰 當該N個子調整訊號中的一第二子調整訊號將所對 ，的第二電容串設定為受到選擇時，相較於該第三電 谷串未X到選擇的狀態，該第二回授訊號的頻率將降 低；及 、^該第一子調整訊號將所對應的該第三電容串設定 為未受到選擇時，相較於該第三電容串受到選擇的狀 態，該第二回授訊號的頻率將增加。 如申請專利範圍第丨項之鎖相迴路，其中該振蘯回授 单元更包括： 一電壓控制振盈器，接收該第一調整訊號，產生一 目‘Λ號，其中該第__目標訊號的頻率相依於該第 一調整訊號的大小；及 —除頻單元，除頻其所接㈣該第—目標訊號，以 產生該第二回授訊號，其中， 該電壓控制振盪器與該除頻單元的其中之一更具有 該可控制電容陣列； 當該電壓控制㈣器具有該可控制電容陣列時，該 第一目標訊號的頻率更相依於該第二調整及 當該除頻單元具有該可控制電容_時，該第二回 授訊號的頻率更相依於該第二調整訊號。 u.如申請專利範圍第1項之鎖相迴^其中該第二回授 訊號回授至該相位電壓轉換單元與該校正單元，且取代 該第一回授訊號。 U.-種鎖相迴路的頻率校正方法，該鎖相迴路包括一可 控制電容陣列，而該方法包括下列步驟： 27 1342675 修正日期：100年3月16日 ⑻根據-參考訊號的—第—頻率與—I相位和一 第-回投訊_1二解與—第二相位，產生 調整訊號； ⑻比車J第頻率與該第二頻率以決定一 訊號； 、，，。果 (c)比权該第彳目位與該第二相位以決定—鎖定 訊號，其中該鎖定鈐里知咕e , 、、D禾 〇果訊遽疋在一鎖定狀態與一非鎖定 狀態其中之一下； Μ疋 /d)利用α個—位元搜尋運算、該鎖定結果__ 2較ϋ果訊號’產生一第二調整訊號，其中該二位元搜 尋運异^至^特定循環週期中被運作；及 (e) 藉由該第二調整訊號控獅可控制電容陣列與調 整該第-調整訊號，產生振盪且產生U授訊銳， 其中該第二回授訊號具有_第三相位； (f) 在該特定循環週期中當該鎖定結果訊號是在該非 鎖疋狀態下且該第一頻率大於或小於該第二頻率時，利 用該第一調整訊號、該二位元搜尋運算和該可控制電容 陣列來控制該鎖定結果訊號，其中在該特定循環週期中 當該鎖定結果訊號轉態為該鎖定狀態時，該第二回授訊 號的該第三相位被鎖定於該參考訊號的該第一相位。 13.如申請專利範圍第12項之頻率校正方法，其中步驟(a) 更包括下列步驟： 藉由比較該該第一頻率、該第二頻率、該第一相位 與該第二相位，產生一比較結果訊號； 藉由該比較結果訊號’產生一電流訊號；及 28 1342675 修正日期：10〇年3月16曰 藉由該電流訊號’產生該第一調整訊號。 14. 如申請專利範圍第12項之頻率校正方法，更包括下列 步驟： 根據該參考訊號與該鎖定結果訊號，產生_ 號；及 ° 根據該比較結果訊號、該鎖定結果訊號、該重置訊 號與該二位元搜尋運#，產生並保持該第二調整訊號中 的N個子調整訊號’其中該則固子調整訊號對：地控制 該可控制電容陣列中的N個電容串且形成具有n個位元 的一數位調整值。 15. 如申請專利範圍帛14項之頻率校正方法，更包括下列 步驟： 當該重置訊號在重置狀態下，番 1 Γ董置該第二調整訊 唬，使該Ν個位το中的-最高有效位 電容串受到選擇，且其餘(Ν])個位开應的弟 容串未受_擇； 位简對應的_)個電 當該重置訊號在該重置狀綠下 觸褡收#舌要π。*姑处 下’經由該參考訊號的 觸發，將該重置δΚ號轉態為非重置狀熊· 該鎖疋結果sfl號在該非鎖定壯能‘ 轉態為該非重置狀態時，在N個循;當該重置訊號 結果訊號與該二位it搜尋運算=期中利用該比較 依序蚊該N個電容串是否受到選〜最高有效位元開始 該鎖定結果訊號在該非鎖定壯 該非重置狀態下，在每個循環週^下且該重置訊號在 環週期所對應的一第二電容电炎1 ，先設定每個該循 甲馬文到選擇的； 29 1342675 / 一μ邶.牛3月16日 在-預比較時段後’當該比較結果訊號顯示 回授訊號的_率大於該參考職_料， 應的一子調整訊號確定該第二電容串受到選擇· 在_比較時段後’當該比較結果訊號顯示 回授訊號的_率小於該參考職_料，透^ 應的該子調整訊號確定該第二電容串未受到選擇； 該重置城在該非重置狀態下，當該較 轉態為該駭狀態時，停止該二位元搜尋運算，且$ 該N個電容串的選擇狀態；及 你得 =重置訊號在該非重置狀態下，當該N個循 的選擇狀態。 連异轉制N個電容串 16.如申請專利翻第12項之解校 更包括下列步驟： 以〃中步驟(e) 該第-調整訊號經過一電壓控制振盪、一 、除頻回授的運算’產生該第二回授訊號；及 =雜可控機轉縣切—㈣裝置 =裝置之一輸出訊號的頻率，其中該振堡裝置為： 其中$㈣器、-預先除頻單元與—除頻回授單元的 &申_咖第16項之解校正方法，更包括下列 Ν個電容串’组成該可控制電容陣列，其中該 ，谷串並聯於該振盪裝置的兩個輸出端； 蜡由該第二調整訊號中的Ν個子調整訊號，控制該 30 修正日期：100年3月16曰 N個電容串，其中該N個子調整訊號形成具有N個位元 的一數位調整值； 藉由將一對變容器互相面對地串聯，組成每個電容 串，其中該對變容器的陰極共接點接收對應的一子調整 訊號，且該對變容器中的每個變容器為汲源極共接的一 電晶體； 根據一個2的等比級數分配，分配該N個電容串的 N個單邊電容值； 將該N個位元中的一最高有效位元對應於該N個電 容串中具有最大單邊電容值的一第一電容串； 將該N個位元中的一最低有效位元對應於該N個電 容串中具有最小單邊電容值的一第二電容串； 相較於一第三電容串未受到選擇的狀態，藉由該N 個子調整訊號中的一第二子調整訊號將所對應的該第三 電容串設定為受到選擇，將該第二回授訊號的頻率降 低；及 相較於該第三電容串受到選擇的狀態，藉由該第二 子調整訊號將所對應的該第三電容串設定為未受到選 擇，將該第二回授訊號的頻率增加。 18. 如申請專利範圍第16項之頻率校正方法，其中該預先 除頻的標準除頻除數為二。 19. 如申請專利範圍第12項之頻率校正方法，更包括下列 步驟： 藉由取代該第一回授訊號為該第二回授訊號，產生 該第一調整訊號與該第二調整訊號。 丄冲2675 修正曰期：100年3月16曰調整訊號’其中該參考訊號具有一 位’且該第一回授訊號具有一第二 一相位電壓轉換單元 授訊號而產生一第一調敕 弟一頻率與一第一相位 頻率與一第二相位； 产权正單元，接收該參考訊號與該第一回授訊號， 比^該第-辦㈣第二頻率以決定—比較結果訊號， 比車又該第_相位與該第二相位以決鎖定結果訊號， 且2用，較結果訊號、該鎖定結果訊號和一個二位元 搜Γ運算，以產生—第二調整訊號，其中該二位元搜尋 在至少一特定循環週期中被運作，且該鎖定結果訊 號疋在一鎖定狀態與一非鎖定狀態其中之一下；及 號轉態為該鎖定狀態時，該第二回 被鎖定於該參考訊號的該第一相位 一振盪回授單元，具有一可控制電容陣列，接收控 制該可控制電容陣列的該第二調整訊號，且根據該第一 調整訊號與該第二調整訊駄輸丨―第二回授訊號，其 中該第二回授訊號具有—第三相位，在該特定循環週期 中當該鎖定結果訊號是在該非鎖定狀態下且該第一頻率 大於或小於該第二鮮時，該鎖相迴路湘該第—調整 訊號、該二位元搜尋運算和該可控制電容陣列來控制該 鎖定結果訊號，且在觸定循環週射#該鎖定結果= 32 1342675 修正日期·· 100年3月16日 s1 ^ Bfflf 魃 继 iAij i> □ 搬 1342675 修正日期：100年3月16曰 roe oe1342675 年月曰修正ϋί修正曰期：ι〇〇年3月16曰 511342675 .雜Vadji 5311Vbiaso53131342675 ___ • So, f ? 2 S 年丌If正替換頁 W V·/第五圖 1342675 53Af〇W2_ V〇lV2+1342675 ϋϋο； 正替換頁 修正日期：100年1月21曰5212 第七圖(a) FDouTj 0 fDW-fREF 第七圖⑸ 1342675 I υβ. i ΐ. 2 8 *' i年月日修正替换頁 V， J I_I 'V’DW.Q Vref- Xa- Xb- FDout-f〇lV>fREF 第七圖(C) Vdwj - Vdiv.q - Vref- Xa- Xb- FDout- f〇IV<fREF 第七圖(d) 13426756j 1342675 ίJ缕愤覊ί V 3 iCNJ 5感ϊ V 3 iCSJ 29¾ ί iCNI 8 3 13426751342675 si13426751342675 CYC1 CYC2 CYC3 CYC41342675ml+M 1342675Ί 「· 修正日期：100年3月16曰 JI ross^1!^-^:^ νΏέΓΓ 寸CNJ寸 |一52i(ΤΝ)ν2ΙΙ^ΊΊ — ^ _ΙΙΊ lii 勝 年 年 I Μ 1Π0 ε 一一 伞 丰 」ια_ιι §/ ΛΙα^-ΛΙ- • L 「 1S-.眼 上上 3 〇ip □>p 概 陕 饼 駿 4rnr 概 OsJ 」
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW096135809A TWI342675B (en) | 2007-09-26 | 2007-09-26 | Phase-locked loop and method with frequency calibration |
| US11/950,186 US20090079506A1 (en) | 2007-09-26 | 2007-12-04 | Phase-locked loop and method with frequency calibration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW096135809A TWI342675B (en) | 2007-09-26 | 2007-09-26 | Phase-locked loop and method with frequency calibration |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200915726A TW200915726A (en) | 2009-04-01 |
| TWI342675B true TWI342675B (en) | 2011-05-21 |
Family
ID=40470990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW096135809A TWI342675B (en) | 2007-09-26 | 2007-09-26 | Phase-locked loop and method with frequency calibration |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20090079506A1 (zh) |
| TW (1) | TWI342675B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102111151A (zh) * | 2009-12-25 | 2011-06-29 | 何捷 | 一种高分辨率高线性数控振荡器 |
| ES2396890B1 (es) * | 2011-01-25 | 2014-01-27 | Universitat Politècnica De Catalunya | Sintetizador de frecuencia y divisor de frecuencia por d basado en la topología de enganche por inyección |
| CN102231628B (zh) * | 2011-04-12 | 2013-01-30 | 广州润芯信息技术有限公司 | 一种基于时间电压转换的高精度脉宽比较装置 |
| US8704603B2 (en) * | 2011-04-13 | 2014-04-22 | Qualcomm Incorporated | Low power wideband LO using tuned injection locked oscillator |
| JP5938466B2 (ja) * | 2012-03-21 | 2016-06-22 | パナソニック株式会社 | Ｐｌｌ回路、キャリブレーション方法及び無線通信装置 |
| US10432092B2 (en) * | 2017-11-17 | 2019-10-01 | Texas Instruments Incorporated | Self-calibrated DC-DC converter |
| TWI739595B (zh) | 2020-09-15 | 2021-09-11 | 瑞昱半導體股份有限公司 | 收發電路以及自校正方法 |
| CN112953520A (zh) * | 2021-03-23 | 2021-06-11 | 北京理工大学 | 一种基于逐次逼近逻辑的锁相环全数字频带切换技术 |
| US11757436B2 (en) * | 2021-08-30 | 2023-09-12 | Taiwan Semiconductor Manufacturing Company Ltd. | System for signal propagation and method of operating the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6597249B2 (en) * | 2001-09-04 | 2003-07-22 | Prominenet Communications, Inc. | Fast coarse tuning control for PLL frequency synthesizer |
-
2007
- 2007-09-26 TW TW096135809A patent/TWI342675B/zh not_active IP Right Cessation
- 2007-12-04 US US11/950,186 patent/US20090079506A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| TW200915726A (en) | 2009-04-01 |
| US20090079506A1 (en) | 2009-03-26 |
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