TWI336080B - Method and systems for programming differently sized margins and sensing with compensations at select states for improved read operations in non-volatile memory - Google Patents

Description

九、發明說明： 【發明所屬之技術領域】 本發明係關於程式化非揮發性記憶體。 【先前技術】 半導體記憶體裝置已越來越普遍地用於各種電子裝置 中。舉例而言，非揮發性半導體記憶體正用於蜂巢式電 話、數位攝像機、個人數位助理、行動計算裝置、非行動 計算裝置及其他裝置中。電可擦除可程式化唯讀記憶體 (EEPROM)·包括快閃EEPROM及電可程式化唯讀記憶體 (EPROM),係在最普遍之非揮發性半導體記憶體之列。 一快閃記憶體系統之實例使用NAND結構，其包括夾在 兩個選擇閘極之間串行佈置之多個電晶體。該等串行電晶 體及選擇閘極稱作一 NAND串。圖1係一顯示一 NAND串之 俯視圖。圖2係其一等效電路。圖1及2中繪示之NAND串包 括夾於第一選擇閘極120與第二選擇閘極122之間的四個串 行電晶體100、102、104及106。選擇閘極120將NAND串連 接至位元線126。選擇閘極122將NAND串連接至源極線 128。藉由經由選擇線SGD將適當電壓施加至控制閘極 120CG來控制選擇閘極120。藉由經由選擇線SGS將適當電 壓施加至控制閘極122CG來控制選擇閘極122。電晶體 100、102、104及106之每一者皆包括一控制閘極及一浮動 閘極’以形成一記憶體單元之閘極元件。舉例而言，電晶 體100包括控制閘極l〇〇CG及浮動閘極ioo.fg ^電晶體1〇2 包括控制閘極102CG及浮動閘極1〇2FG。電晶體104包括控 121182.doc 1336080 制閘極104CG及浮動閘極104FG。電晶體106包含控制閘極 106CG及浮動閘極106FG。控制閘極100CG連接至字線 WL3，控制閘極102CG連接至字線WL2，控制閘極104CG 連接至字線WL1，及控制閘極106CG連接至字線WL0。 應注意，儘管圖1及2顯示NAND串中之四個記憶體單 元，但使用四個電晶體僅作為一實例提供。一 NAND串可 具有少於四個記憶體單元或多於四個記憶體單元。舉例而 言，某些NAND串將包含八個記憶體單元、16個記憶體單 元、32個記憶體單元等。本文之論述並不侷限於NAND串 中之任何特定數量之記憶體單元。 一使用NAND結構之快閃記憶體系統之典型架構將包括 數個NAND串。舉例而言，圖3顯示一具有更多NAND串之 記憶體陣列之三個NAND串202、204及206。圖3所示 NAND串之每一者包括兩個選擇電晶體或閘極及四個記憶 體單元。舉例而言，NAND串2〇2包括選擇電晶體22〇及 230，及記憶體單元222、224、226及228 ° NAND串204包 括選擇電晶體240及250，及記憶體單元242、244、246及 248。每一串皆藉助一選擇閘極（例如，選擇閘極230及選 擇閘極25 0)連接至源極線。使用一選擇線SGS來控制源極 側選擇閘極。藉助選擇線SGD控制之選擇閘極220、240等 將不同NAND串連接至相應之位元線。於其他實施例中， 選擇線並不必需共用。字線WL3連接至記憶體單元222及 記憶體單元242之控制閘極。字線WL2連接至記憶體單元 224及記憶體單元244之控制閘極。字線WL1連接至記憶體 121182.doc 1336080 車元226及兄憶體卓元246之控制間極。字線wl 〇連接至纪 憶體單元228與記憶體單元248之控制閘極。由此可見，一 位元線及相應之NAND串包括該記憶體單元陣列之一行。 字線（WL3、WL2、WL1及WLO)包括該陣列之各列。每一 字線連接該列内每一記憶體單元之控制閘極。舉例而言， 字線WL2連接至記憶體單元224、244及2 52之控制閘極。 N A N D型快閃記憶體及其操作之相關實例係提供於下述 美國專利/專利申請案中，所有該等美國專利/專利申請案 均以引用的方式倂入本文中：美國專利第5,57〇,315號；美 國專利第5,774,397號；纟國專利第6,〇46,935號；美國專利 第6,456,528號及美國專利申請案第〇9/893,277號（公開號 US2003/0002348)。 每一記憶體單元皆可儲存資料（類比或數位）。當儲存一 位元之數位資料時，將記憶體單元（通常稱作一二進位記 憶體單元）之臨限電壓可能範圍劃分為兩個範圍，該兩個 範圍被指配給邏輯資料”丨，，及”〇”。於一 NAND型快閃記憶 體之實例中，在擦除記憶體單元之後臨限電壓值為負，且 被定義為邏輯”1"。在一程式化操作後臨限電壓值為正， 且被定義為邏輯"0"。當臨限電壓值為負並藉由向控制閘 極施加0伏特來嘗試讀取時，記憶體單元將導通以指示正 儲存邏輯1。當臨限電壓值為正且藉由向控制閘極施加〇伏 特來嘗試讀取操作時，記憶體單元將不導通，此指示正儲 存邏輯〇。一多狀態記憶體單元亦可儲存多個資訊位準， 舉例而0，夕個位元之數位資料。於儲存多個資料位準之 121182.doc ’將臨限電壓可能範圍劃分成資料位準之數量。舉 ’若儲存四個資訊位準，則將存在四個臨限電壓範 其分別指配至資料值"u"、"10"、"01"及"00"。於 情況下 例而言 圍，將 一则_記憶體之實例中，在—擦除操作後臨限電壓值 為負且被定義為"η”。將三個不同之正臨限電壓值用於 "1〇"、"or、及”〇〇”之狀態。程式化至記憶體單元内之資 料與該記憶體單元之臨限電壓值範圍之間的具體關係相依 於該等記憶體單元所採用之資料編碼方案。舉例而言，美 國專利第6,222,762號及於2003年6月13日申請之美國專利 申請案第 10/461,244 號"Tracking Cells For a Memory

System”即闡述用於多狀態快閃記憶體單元之各種資料編 碼方案，二者之全文皆以引用的方式倂入本文中。此外， 根據本揭示内容之實施例可應用至儲存多於兩個位元之資 料的記憶體單元》 在程式化一 EEPROM或快閃記憶體裝置時，通常將一程 式化電壓施加至該控制閘極且將位元線接地。電子會自通 道注射至浮動閘極内。當電子在浮動閘極中積聚時，浮動 閘極變成帶負電荷，且記憶體單元之臨限電壓升高，從而 使記憶體單元處於程式化狀態。該記憶體單元之浮動閘極 電荷及臨限電壓值可指示一對應於所储存資料之特定狀 態。關於程式化之更多資訊可見於2003年3月5曰申請之美 國專利申請案第10/379,608號："Seif Boosting Technique";及2003年7月29曰申請之美國專利申請案第 10/629,068號："Detecting Over Programmed Memory"，該 121182.doc 1336080 兩個申請案之全文皆以引用的方式倂入本文中。 儲存於一浮動閘極上之表觀電荷偏移可因基於儲存於相 鄰浮動閘極中電荷之電場之耦合而發生。此種浮動閘極對 子動閘極耦合現象係闡述於美國專利第5,867,429號中其 全文以引用的方式倂入本文中。該浮動閘極對浮動閘極耦 合現象更明顯地（儘管並不獨有地）發生於已在不同時間予 以程式化之紕鄰記憶體單元組之間。舉例而言，一第一記 憶體單it可經程式化以將-電荷位準添加至其對應於一組 資料之浮動閘極。隨後，將一個或多個毗鄰記憶體單元程 式化以將一電荷位準添加至其對應於一組資料之浮動閘 極。在將該等毗鄰記憶體單元之一者或多者程式化之後， 由於耦合至該第一記憶體單元之毗鄰記憶體單元上之電荷 〜響，自第一记憶體單元讀取之電荷位準將顯現為不同於 其被程式化時之電荷位準。毗鄰記憶體單元之耦合可使得 自一所選記憶體單元讀取之表觀電荷位準偏移一足以導致 錯誤讀取所儲存資料之量。 隨S己憶體單元繼續在大小上縮小，因短通道影響、更大 的氧化物厚度/耦合率變化及更多摻雜濃度變動而期望增 加臨限電壓值之正常程式化及擦除分佈，以減少毗鄰狀態 之間的可用分離。此影響對多狀態記憶體比對使用僅兩種 狀態之二進位記憶體將顯著得多。減小字線之間與位元線 之間的間距亦將增加毗鄰浮動閘極之間的耦合。浮動間極 對浮動閘極耦合之影響對多狀態裝置而言將更為重要，此 乃因在多狀態裝置中，所容許之臨限電壓範固及禁止範圍 121182.doc .ιο ί S ) (兩個代表相異記憶體 圍）比二進位裝置中窄 可導致記憶體單元自一 範圍。 狀態之相異臨限電壓範圍之間的範 。因此，浮動閘極對浮動閘極耦合 容許之臨限電壓值範圍移至一禁止 種有效地管理浮動閘極耦合之前述問 因此，需要具有— 題之非揮發性記憶體 【發明内容】 浮動閘極耦合 本文所述技術嘗試解決非揮發性記憶體中 之影響。 雷^發性記憶體讀取操作可在—記憶體單元之表觀臨限 電壓值可能已偏移時補償浮動閘_合。可使用_基於自 相鄰㈣鮮元讀取之電荷料之參考值來讀取—所關注 5己憶體早π。錯讀㈣記憶體單元可對特絲式化方法具 有更大影響，且更具體而言，當針對特枝態或電荷位準 讀取相鄰記憶體單元時可對彼等方法具有更以彡響。於一 實施例中，將記憶體單元程式化以在特定狀態之間創建一 較寬邊限，其中錯讀一相鄰記憶體單元將更有害。此外， 在一實施例中’藉由基於在以某些參考位準讀取時而非以 其他參考位準(例如，纟中已創建_較寬邊限之彼等夂考 位準）讀取時-相鄰記憶體單元之狀態補償浮動閘極耗合 來讀取記憶體單元。 π 一貫施例中 ，丨Μ丨工阳甘笳心乃法^ 該方法響應於接收-請求以讀取—第一非揮發性儲存 件 '讀取-毗鄰該第-非揮發性儲存元件之第二非揮發 121182.doc 1336080 儲存元件。應用一第一參考值，從而以一位於第一程式化 狀態與第二程式化狀態之間的位準讀取第一非揮發性儲存 兀件’及應用一第二參考值’從而以一第二程式化狀態與 . =三程式化狀態之間的位準讀取第-非揮發性儲存元件。 . 當第二非揮發性儲存元件在一第一子組物理狀態中時，使 ' 位準應用第—參考值之結果及以第二位準應用 第一參考值之結果來確定第一非揮發性儲存元件之資料。 _ #第二非揮發性儲存元件在一第二子組物理狀態中時，使 用-以第-位準應用第—參考冑之結果及α第三位準應用 第二參考值之結果來確定第一非揮發性儲存元件之資料。 . 於一項實施例中，提供一種非揮發性記憶體系統，其包 • 括來自一組§己憶體單元之共同程式化之第一記憶體單元 組群、一來自該組之第二記憶體單元組群及一來自該組之 第三記憶體單元。將第一組群程式化至一與.第一臨限電壓 範圍相關聯之第一程式化狀態，且將第二組群程式化至一 _ 與第二臨限電壓範圍相關聯之第二程式化狀態。該第一及 第二臨限電壓範圍界定一具有位於第一程式化狀態與第二 程式化狀態之間的第一大小之第一邊限。將第三組群程式 化至一與第二臨限電壓值範圍相關聯之第三程式化狀態。 第二臨限電壓值範圍及第三臨限電壓值範圍界定一具有位 於第二程式化狀態與第三程式化狀態之間的第二大小之第 二邊限，其中第二大小小於第一大小。 藉由閱讀本發明之說明書、圖式及申請專利範圍，可獲 知所揭示技術之實施例之其他特徵、態樣及目的。

121182.doc -12- S 【實施方式】 圖4係一可用於實施本揭示内容之一個或多項實施例之 快閃記憶體系統之實施例之方塊圖。亦可使用其他系統及 實施方案。記憶體單元陣列302由行控制電路3〇4、列控制 電路306、c-源極控制電路31〇及p_阱控制電路3〇8控制。行 控制電路304連接至記憶體單元陣列3〇2之位元線，供用於 讀取儲存於該等記憶體單元中之資料，用於在一程式化操 作期間確定該等記憶體單元之狀態，及用於控制位元線之 電勢位準以促進或禁止程式化及擦除。列控制電路3〇6連 接至字線以選擇該等字線、施加讀取電壓、施加與行控制 電路304所控制之位元線電勢位準相組合之程式化電壓， 及施加擦除電壓。c_源極控制電路31〇控制一連接至各記 憶體單元之共用源極^ p_阱控制電路3〇8控制p-阱電壓。 儲存於該等記憶體單元中之資料係由行控制電路3〇4讀 出’並經由資料輸入/輸出緩衝器312輸出至外部1/〇線。欲 儲存於記憶體單元中之程式化資料則經由外部1/()線輸入 至-貝料輸入/輸出緩衝器312，並傳遞至行控制電路3〇4。 該等外部I/O線連接至控制器3 18。 行控制電路3 0 4可包括複數個感測區塊3 2 0，每一感測區 塊與一個或多個位元線相關聯以實施感測操作。舉例而 言，一單個感測區塊可與八個位元線相關聯，且包括一共 用部分及八個單獨之感測模組供用於各個位元線。為獲得 進一步之細節’參照申請於2004年12月29日之美國專利申 請案第 1 1/026,536 號："Non-Volatile Memory & Method 121182.doc -13- s 1336080

With Shared Processing for an Aggregate 〇f Sense AmpnfW，其全文以引用的方式倂人本文中。感測模組 320確定一連接位元線中之導通電流或其他參數是在—預 定臨限值位準之上還是之下。該感測模組可確定儲存於一 經感測記憶體單元中之資料並將所確定之資料儲存於—資 料鎖存堆棧322中。資料鎖存堆棧322用於儲存在讀取操作 期間確定之資料位元,其亦用於在一程式化操作期間將經 程式化之資料位元儲存於記憶體中。於一實施例中，每一 感測模組320之資料鎖存堆機322包括三個資料鎖存器。_ 感測模組亦可包括一位元線鎖存器，供用於在所連接之位 元線上設定一電壓條件。舉例而言，一鎖存於位元線鎖存 器中之預疋狀態可導致將所連接位元線拉至一指定程式化 禁止之狀態（例如，Vdd)。

用於控制快閃記憶體裝置之命令資料被輸入至控制器 3 1 8。命令資料會將所請求之操作告知快閃記憶體。輸入 命令被傳遞至狀態機316’狀態機316係控制電路315之部 分。狀態機316控制行控制電路304、列控制電路3〇6、 源極控制電路310、p-阱控制電路308及資料輸入/輸出緩衝 器3 12。狀態機3 16亦可輸出快閃記憶體之狀態資料，例如 READY/BUSY(就緒/忙碌）或PASS/FAIL(成功/失敗）。 控制器3 18連接至一主機系統（例如，個人電腦、數位照 相機或個人數位助理等），或可與該主機系統相連接。其 與該發起各種命令之主機保持通信，其中該等命令包括 (例如）將資料儲存至記憶體陣列302或自記憶體陣列302讀 121182.doc •14· 〈S ) 取資料，並提供或接收此種資料。控制器318將此類命令 轉換為可由命令電路314解釋及執行之命令信號，命令電 路係控制電路315之部分。命令電路314與狀態機316保 持通信。控制器318通常包含用於寫人記憶體陣列或自記 憶體陣列讀取之使用者資料之緩衝記憶體。 實例性5己憶體系統包括一積體電路該積體電路包括 控制器318及-個或多個積體電路晶^每一積體電路日曰日 片包含-記憶體陣列及相關聯之控制、輸入/輸出及狀態 機電路。存在-種將'系統之記憶體陣列及控制器電路一 起整合於-個或多個積體電路晶片上之趨勢。記憶體系統 可作為主機系統之一部分嵌入，或者可包含於一以可抽換 方式插入主機系統之記憶卡（或其他封裝）中。此種卡可包 括整個記憶體系統（例如，包括控制器），或僅包括具有相 關聯之周邊電路之記憶體陣列（其t將控制器或控制功能 队入主機中）。因此，可將控制器嵌入主機中或包含於可 抽換之記憶體系統内。 參照圖5，其闡述一記憶體單元陣列3〇2之實例性結構。 作為一實例，闡述一分割為丨〇24個區塊之NAND快閃 EEPROM。可同時擦除儲存於每一區塊中之資料。於一實 施例中，區塊為同時可擦除之單元之最小單位。藉由將p_ 阱升向至一擦除電壓（例如，2〇伏特）並將一所選區塊之字 線接地來擦除記憶體單元。源極線及位元線係浮動式。可 針對整個記憶體陣列、單獨之區塊、或另一單位之單元實 施擦除。電子自浮動閘極傳遞至阱區，且臨限電壓值變 121182.doc •15- 1336080 為負值（於一實施例中）。 於圖5所示實例之每一區塊中，存在8,512個行。每一區 塊通常被劃分為一定數量之頁面，頁面可係一程式化單 位。其他用於程式化之資料單位亦有可能且可預期。於一 實施例中，可將個別頁面劃分成多個段，且該等段可包含 作為-基本程式化操作—次寫人之最少數量之單元。一記 隐體單元列十通常儲存有一個或多個資料頁面。 於圖5所不實例之每一區塊中，存在8,512個被劃分成偶 數行及奇數行之行。位元線被劃分成偶數位元線（BLe)及 奇數位元線（BLo) »於一奇數/偶數位元線架構中，沿一共 用字線且連接至奇數位元線之記憶體單元於一時間處得到 程式化，而沿一共用字線且連接至偶數位元線之記憶體單 元於另一時間處得到程式化。圖5顯示四個串行連接而形 成一 NAND串之記憶體單元。儘管圖中顯示每一 NAND串 中包含四個單元，但亦可使用多於或少於四個單元（例 如，16個、32個或其他數量）。NAND串之一終端經由第一 選擇電晶體或閘極（連接至選擇閘極汲極線Sgd)連接至一 對應位元線，而另一終端經由一第二選擇電晶體（連接至 選擇閘極源極線SGS)連接至c-源極。 於一實施例之讀取及程式化操作期間，同時選擇4256個 記憶體單元。所選記憶體單元具有相同之字線（例如， WL2)，及相同類型之位元線（例如，偶數位元線）。因此， 可同時讀取或程式化532個位元組之資料》該同時讀取或 程式化之532個位元組之資料形成一邏輯頁面。因此，於 •16- 121182.doc ::S ) 1336080 此實例中，一區塊可储存至少8個頁面。當每一記憶體單 兀儲存兩個位元之資料（例如，一多狀態單元）時，—諸如 此類之區塊可儲存16個頁面（或舉例而言，該8個頁面之每 一者包括1064個位元組）。在各實施例中亦可使用其他大 • 小之區塊及頁面。於一實施例中，一組同時選擇之記憶體 早元可健存多於一個頁面之資料。 可根據不同實施例使用不同於圖4及5所示架構之架構。 於一實施例甲，不將位元線劃分為奇數位元線及偶數位元 # 線。此類架構一般稱作全位元線架構。於一全位元線架構 中，於讀取及程式化操作期間同時選擇一區塊之所有位元 • '線。將沿-共用字線且連接至任—位元線之記憶體單元同 _程式化。為獲知更多關於不同位元線架構及相關聯操作 技術之資訊，參照2005年四月5曰申請之美國專利申請案 第 uAm’m號，標題為"compensating f〇r c〇upHng during Read Operations 〇f Non_v〇latUe Me_y"，其全文 以引用的方式併入本文中。 於項取及驗證操作中，將所選區塊之選擇閘極提升至— 個或多個選擇電壓，而將所選區塊之未選字線（例如， WLO、WL1及WL3)提升至一讀取通過電壓（例如，“伏 特）’以使得電晶體作為通過閘極來操作。所選區塊之所 選字線（例如，WL2)連接至—參考電壓，針對每一讀取及 驗證操作來指定該參考電壓之位準，以確定所關注記憶體 軍元之臨限電壓在此位準之上還是之下。舉例而言，於一 1位元記憶體單it之讀取操作中，將所選字線體接地， 121182.doc •17· 以摘測臨限電壓是^於GWHi位元記憶體單元之 驗證操作中，舉例而言’將所選字線WL2連接至0.8 V，以 便隨程式化進行而驗證臨限電壓是否已達到〇·8 v ◊於讀 取及驗證期間’源極及p_w為〇 ν。所選位元線（BLe)被預 充電至(例如)0.7 V之位準。若臨限電壓高於讀取或驗證位 準，則所關注位元線（BLe)之電勢位準會因相關聯之非導 通性記憶體單元而維持高位準。另—方面，若臨限電壓值 低於讀取或驗證位準，則所關注位元線（BLe)之電勢位準 因導通性記憶體單元而降至一低位準，例如低於〇5 V。 可根據不同實施例使用其他電流及電壓感測技術。於多狀 態單元之讀取或感測期間，狀態機316通過對應於各種記 憶體狀態之各種預定控制閘極參考電壓而步進。感測模組 將在該等電壓之一者處跳脫，且將自該感測模組提供一輸 出。藉由考量該（等）跳脫事件及來自狀態機之關於所施加 控制閘極電壓之資訊，該感測模組中之處理器可確定所產 生之記憶體狀態。將該記憶體狀態之二進製編碼計算並儲 存於資料鎖存器中。 於程式化及驗證操作期間，欲程式化至一組單元之資料 可儲存於每一位元線之該組資料鎖存器322中。記憶體之 汲極及p-阱接收0 V，而已定址記憶體單元之控制閘極接 收一系列量值不斷增加之程式化脈衝。於一實施例中，該 等系列中之脈衝量值介於12 V至24 V之範圍内。於其他實 施例中，該範圍可不同，例如具有一高於12 V之開始位 準。於程式化期間，在各程式化脈衝之間實施驗證操作。 121182.doc -18- 1336080 在每一程式化脈衝之間讀取經並行程式化之每一單元之程 式化位準’以確定其是否已達到或超過其正被程式化至狀 態之驗證位準。該驗證位準可係對應記憶體狀態中各單元 之目標最小臨限電壓值。一種驗證程式化之手段測試指定 比較點處之導通性。驗證為已充分程式化之單元被閉鎖， 以禁止進一步程式化。一已驗證單元位元線之電壓自〇 V 升至Vdd(例如，2.5伏特），供後續之程式化脈衝終止彼等 單元之程式化過程。在某些情形中，脈衝數量將受到限制 (例如，20個脈衝），且若最後一個脈衝未將一既定記憶體 單元充分程式化，則假設出現誤差。 圖6繪示一根據一實施例之程式化電壓信號。此信號具 有一組量值不斷增加之脈衝。該等脈衝之量值隨每一脈衝 增加一預定步長大小《於一包含儲存多個位元之資料的記 憶體單元之實施例中，一實例性步長大小為〇 2伏特（或0.4 伏特）。每一程式化脈衝之間係驗證脈衝。圖6所示信號假 設一四態記憶體單元，因此，其包括三個驗證脈衝。舉^ 而言，在程式化脈衝330與332之間存在三個連續驗證脈 衝。第一驗證脈衝334繪示為處於〇 v驗證電壓位準處。第 二驗證脈衝336在第二驗證電壓位準處跟隨第一驗證脈 衝。第二驗證脈衝338在第三驗證電壓位準處跟隨第二驗 證脈衝336。能夠以八種狀態儲存資料之多狀態記憶體單 兀可能需要在七個比較點處實施驗證操作。因此，依序施 加七個驗證脈衝以在兩個連續之程式化脈衝之間以七個驗 證位準實施七歸證操作q於該七個驗證操作，該系統 121182.doc

：S •19· 1336080 可確定記憶體單元之狀態。-種用於降低驗證時間負載之 手段係使用一更有效之驗證過程，舉例而言，如下文中揭 示：2002年12月5日申請之美國專利申請案第1〇/314,〇55 號’標題為"Smart Verify f0r Multi_State Mem〇ries" ; 2〇〇5 年10月27日申請之美國專利申請案第1 1/259,799號，標題 為"Method for Programming of Muhi_State N〇n V〇iatiie

Memory Using Smart Verify";及 2005 年 1〇月 27 日申請之美 國專利申請案第1 1/260,658號，標題為"Apparatus f〇r

Programming of Multi-State Non-Volatile Memory Using Smart Verify"，其全文皆以引用的方式倂入本文中。 上述擦除、讀取及驗證操作係根據此項技術中習知之技 術來實施。因此’熟習此項技術者可改變所解釋之諸多細 節。 在一成功之程式化過程結束時’記憶體單元之臨限電壓 應適當地位於經程式化記憶體單元之臨限電壓之一個或多 個分佈内’或介於已擦除記憶體單元之臨限電壓之一分佈 内。圖7圖解說明當每一記憶體單元儲存兩個位元之資料 時’一記憶體單元組群之臨限電壓值分佈。圖7顯示一用 於已擦除記憶體單元之第一臨限電壓值分佈E，及用於已 程式化記憶體單元之三個臨限電壓值分佈A、B及C。於一 實施例中’ E分佈中之臨限電壓值為負，而a、B及C分佈 中之臨限電壓值為正。 圖7所示每一相異之臨限電壓值範圍皆對應於該組資料 位元之預定值。程式化至記憶體單元内之資料與該記憶體

121182.doc •20· S 1336080 單元之臨限電壓位準之間的具體關係相依於該等單元所採 用之資料編碼方案。於一實施例中，使用一格雷碼指配方 案將資料值指配給該等臨限電壓範圍，以使得若一浮動閘 極之臨限電壓錯誤地偏移至其相鄰物理狀態，則僅一個位 元將受到影響。然而’於其他實施例中，不使用格雷碼。 一實例將"11”指配給臨限電壓範圍E (狀態E)，將"1〇"指配 給臨限電壓範圍A (狀態A)，將"〇〇"指配給臨限電壓範圍b (狀態B) ’及將"01"指配給臨限電壓範圍c (狀態c)。儘管 圖7顯示四種狀態，但根據本揭示内容之實施例亦可使用 其他多狀態結構，包括彼等包含多於或少於四種狀態之結 構。 圖7顯示用於自記憶體單元讀取資料之三個讀取參考電 壓Vra、Vrb及Vrc。藉由測試一既定記憶體單元之臨限電 壓是在Vra、Vrb及Vrc之上還是之下，系統可確定該記憶 體單元處於哪一狀態。若一記憶體單元於Vra處導通，則 該記憶體單元處於狀態E。若一記憶體單元於Vrb及Vrc處 而非Vra處導通，則該記憶體單元處於狀態a。若該記憶體 單元於Vrc處而非Vra及Vrb處導通則該記憶體單元處於狀 態B。若記憶體單元在Vra、Vrb或Vrc處皆不導通，則該記 憶體單元處於狀態C。圖7亦顯示彼此等間隔之三個驗證參 考電壓Vva、Vvb及Vvc^當將記憶體單元程式化至狀態a 時，該系統測試彼等記憶體單元是否具有一大於或等於 Vva之臨限電壓。當將記憶體單元程式化至狀態8時，該 系統將測試該等記憶體單元是否具有大於或等於v v b之臨 121182.doc -21· 1336080 限電壓。當將記憶體單元程式化至狀態c時，該系統將確 定記憶體單元是否具有大於或等於Vvc之臨限電壓。該等 驗證電壓界定指配至一特定物理狀態之臨限電壓範圍及其 間之禁止範圍。將驗證位準間隔以在一狀態之最高臨限電 壓與下一狀態之最低臨限電壓之間提供足夠邊限。一正常

出現之較大邊限存在於已擦除狀態E與第一程式化狀態A 之間。 圖7進一步繪示完全序列程式化。在完全序列程式化 中’將記憶體單元自已擦除狀態E直接程式化至程式化狀 態A、B或C之任一者。可首先擦除欲程式化的一定數量之 δ己憶體單元，以使得所有記憶體單元皆處於已擦除狀態 Ε。隨後將一系列程式化電壓脈衝施加至所選記憶體單元 之控制閘極，以將該等記憶體單元直接程式化至狀態A、 B或C。當將某些記憶體單元自狀態E程式化至狀態a時， 將其他記憶體單元自狀態E程式化至狀態B及/或自狀態E程 式化至狀態C。 圖8圖解說明一程式化多狀態記憶體單元之兩遍式技術 之實例，該多狀態記憶體元件儲存兩個不同頁面（一下頁 面及上頁面）之資料。所繪示之四種狀態係：狀態E (U)、狀態A (10)、狀態B (〇〇)及狀態c (〇1)。對於狀態E 而兩個頁面均健存—T。對於狀態A而言，下頁面儲 存一 ，而上頁面儲存一，’丨"。對於狀態B而言兩頁面 均儲存"〇"。對於貼能一 了 '狀態C而吕，下頁面儲存1 "而上頁面儲 應注思儘管已將具體之位元圖案指配給該等狀 121182.doc

-22- ' S 1336080 態之每一者，"可指配不同之位元圖案。於第一遍程式 化中，根據欲程式化至下邏輯頁面内之位元來設定該記憶 體單元之臨限電壓位準。若彼位元係邏輯"i"，則臨限電 壓會由於其處於因先前已被擦除之結果而處於適當狀態而 不發生改變。然而，如箭頭450所示，若欲程式化之位元 係邏輯"0"，則該記憶體單元之臨限位準會增加至狀態A。 彼終止該第一遍程式化。 於第二遍程式化中，根據正程式化至上邏輯頁面内之位 元來設定該記憶體單元之臨限電壓位準。若上邏輯頁面位 元欲儲存邏輯"Γ，，則不會發生程式化，此乃因該記憶體 單元相依於下頁面位元之程式化而處於狀態£或A (兩者皆 攜帶一上頁面位元為”1")之一者中。若上頁面位元將變成 邏輯"〇"，則該臨限電壓被偏移。若該第一遍使得單元保 持在已擦除狀態E，則於第二階段中，如箭頭454所緣示， 該圯憶體單元被程式化，以使得臨限電壓增加至處於狀態 C中。若作為第一遍程式化之結果已將該記憶體單元程式 化至狀態A，則如箭頭452所繪示，該記憶體單元在第二遍 中得到進一步程式化，以使得該臨限電壓增加至處於狀態 B中。第二遍之結果係將該記憶體單元程式化至指定用於 為上頁面儲存一邏輯"〇，，而不改變下頁面資料之狀態。 於一實施例中，若寫入足夠資料以填滿整個頁面，則可 設置一系統來實施完全序列寫入。若無足夠之資料寫入整 個頁面’則該程式化過程可藉助所接收之資料將下頁面程 式化。當接收到後續資料時，系統隨之將上頁面程式化。 121182.doc -23- 1336080 於再一實施例中’該系統可使用兩遍式技術開始寫入資 料’若隨後已接收到足夠資料來填充一整個字線（或一字 線之大部分）之記憶體單元，則轉換至完全序列程式化模 式。此種實施例之更多細節揭示於發明人Sergy

Anatolievich Gorobets及 Yan Li 於 2004 年 12 月 14 日申請之美 國專利申請案第11/〇13，125號中，其標題為"pipelined Programming of Non-Volatile Memories Using Early Data" ’該申請案之全文以引用的方式倂入本文中。 浮動閘極耦合在讀取操作期間可導致不可恢復之誤差， 此可使得讀取期間的誤差恢復效能成為必要。由於儲存於 一相鄰記憶體單元之浮動閘極或其他電荷儲存區域（例 如，介電電荷儲存區域）處之電荷的電場耦合，儲存於一 記憶體單元之浮動閘極上之電荷可經歷一表觀偏移。儘管 在理論上’-記憶體陣列中來自任—記憶體單元之浮動閉 極上之電荷的電％可麵合至該陣列中任—其他記憶體單元 之浮動閘極，但對毗鄰記憶體單元之影響最顯而易見及值 得注意。批鄰記憶體單元可包括：位於同—位元線上之相 鄰記憶體單元、位於同一字線上之相鄰記憶體單元、或位 於相鄰位元線及相鄰字線上且因此在—對角線方向上互相 她鄰之相鄰記憶體單元。電荷之表觀偏移可在讀取-記憶 體單疋之記憶體狀態時導致誤差。 斤動閘極_ σ之衫響在接續—目標記憶體單元之後將一 础鄰該目標記憶體單元之記憶體單元程式化的情形中最顯 而易見’然而，其影響亦可見於其他情形令。一置於抵鄰 121182.doc -24· (S ) 記憶體單元之浮動閘極上之電荷，或該電荷之—部分將通 過電場輕合有效地輕合至目標記憶體單元，從而導致目^ 記憶體單元之臨限電屢之表觀偏移。-記憶體單元之心 限電壓可在程式化之後偏移__如此程度以致於其在所施 加之參考讀取參考電壓(其預期用於欲程式化之記憶體狀 態中之记憶體單TG)下將不會接通及斷開（導通）。 通常，以毗鄰源極侧選擇閘極線之字線（WL〇)開始記憶 體單7L列之程式化。其後，程式化藉助通過該等單元串之 字線（WL1 ’ WL2 ’ WL3等）繼續進行，從而使得在完成前 述字線（WLn)之程式化（將該字線之每一單元置於其最終狀 態中）之後在一毗鄰字線（WLn+Ι)中將至少一個資料頁面程 式化。此種程式化型態會因浮動閘極耦合而在記憶體單元

已得到程式化之後導致其臨限電壓之表觀偏移。針對欲程 式化之一串字線中除最後一者外之每一字線，在完成所關 注子線之程式化後立即將一毗鄰字線程式化。添加至毗 鄰、隨後程式化之字線上之記憶體單元浮動閘極之負電荷 會升高所關注字線上之記憶體單元之表觀臨限電壓。 圖9A至圖10B針對一組使用圖7繪示之完全序列程式化 而程式化之記憶體單元繪示浮動閘極耗合之影響。圖9B繪 示所選字線WLn之一組記憶體單元在程式化後之臨限電壓 值分佈。分佈圖500繪示WLn處之單元在擦除（未程式化）狀 態E中之實際臨限電壓值分佈，分佈圖5〇5繪示WLn處之單 元經程式化至狀態A之實際臨限電壓值分佈，分佈圖510繪 示WLn處之單元經程式化至狀態B之實際臨限電壓值分佈， 121182.doc •25· 1336080 及分佈圖520繪示WLn處之單元經程式化至狀態c之實際臨 限電壓值分佈。該組記憶體單元可包括所選列或所選字線 WLn之每一記憶體單元，或僅連接至一特定類型位元線 (偶數或奇數）之WLn之單元。圖9A繪示一毗鄰字線WLn+1 之記憶體單元在程式化之前的臨限電壓值分佈^ WLn+1之 單元係在將WLn之單元程式化之後得到程式化。由於 WLn+1處之每一單元已擦除但尚未程式化，則其不會對 WLn之單元產生不利之浮動閘極耦合影響。更重要地，其 係處於與將WLn程式化時相同之狀態，因此WLn之單元具 有與在程式化期間所驗證位準等效之表觀臨限電壓。 圖10A繪示WLn+1之該組記憶體單元在程式化後之臨限 電壓值分佈。已將該等記憶體單元自擦除之臨限電壓值分 佈E程式化至程式化之臨限電壓值分佈a、3及c ^如感測 期間記憶體系統可見，在將字線WLn程式化之後置於字線 WLn+1之記憶體單元之浮動閘極上之電荷可改變wLn之記 憶體單元之記憶體狀態。一與字線WLn+i之浮動閘極上之 電荷相關聯之電場將耦合至字線WLn處之記憶體單元之浮 動閘極。該電場將導致11^處記憶體單元之臨限電壓之表 觀偏移。 圖10B繪示字線WLn處之記憶體單元在將貿^“程式化之 後的表觀臨限電壓值分佈。圖中繪示每一程式化狀態具有 四個不同之對應臨限電壓值分佈，基於字線wu+i處之毗 鄰記憶體單元所程式化至之狀態，每一物理狀態之總分佈 可被分解為四個個別分佈。字線WLn處之每一記憶體單元 121182.doc • 26 - s : 將經歷其表觀臨限電壓之第一位準之偏移，其中該每一記 憶體單元在WLn+1處（在同一位元線上）具有一程式化至狀 態A之毗鄰記憶體單元。WLn處之每一單元（其在貿^+丨處 具有一處於狀態B之毗鄰單元）將經歷表觀臨限電壓之第二 次較大偏移。在WLn+1處具有一處於狀態c之毗鄰單元的每 一車元將經歷第二次甚至更大之偏移。 針對WLn處處於狀態A之單元，分佈圖5〇2繪示在字線 WLn+1上具有一毗鄰記憶體單元（其仍保持為已擦除狀態E) 之彼等單元於程式化之後的臨限電壓。分佈圖5〇4繪示在 字線WLn+1處具有一毗鄰單元（其被程式化至狀態A)之單元 的臨限電壓。分佈圖5 06繪示在字線WLn+1處具有一毗鄰單 元（其被程式化至狀態B)之單元的臨限電壓。分佈圖508繪 示在字線WLn+1處具有一毗鄰單元（其被程式化至狀態c)之 記憶體單元的臨限電壓。 在WLn處被程式化至其他狀態之記憶體單元會經歷類似 之耗合影響。因此，亦針對狀態B及C繪示四個個別之臨 限電壓值分佈圖。基於字線WLn+1處之毗鄰記憶體單元之 後續程式化狀態，在字線WLn處被程式化至狀態b之記憶 體單元將顯示為具有四個不同之臨限電壓值分佈圖512、 5 14、5 16及518。在WLn處被程式化至狀態c之記憶體單元 將同樣地具有四個不同分佈圖522、524、526及528。應注 意，WLn之擦除記憶體單元亦將經歷該等耦合影響。由於 已擦除狀態E與狀態A之間正常出現的邊限一般足以使得 偏移不會導致讀取擦除單元時之誤差，故未繪示該等偏 121182.doc -27- 1336080 移。然而，該等影響存在且所揭示技術亦可解決彼等問 題。 記憶體單元表觀臨限電壓之增加可引起讀取誤差。如圖 10B中顯示’ WLn之最初程式化至狀態a之某些記憶體單元 可使得其臨限電壓偏移至讀取參考電壓位準vrb上方。此 可導致讀取時之誤差。在施加讀取參考電壓Vrb之後，即 使將該等記憶體單元程式化至狀態A，其亦可能不會導 通。狀態機及控制器可確定記憶體單元係處於狀態B而非 狀態A(在施加Vrb而感測不到導通後）。wLn之某些最初程 式化至狀態B之s己憶體單元亦可偏移至讀取參考電壓vrc上 方，從而以相同方式潛在地導致讀取誤差。 圖11繪示一可用於解決圖10B中圖解說明之臨限電壓表 觀偏移之某些的讀取技術。於圖11中，圖1〇B中所繪示 WLn處各單元之每一狀態之四個分佈已被濃縮至分佈圖 530、540、及550’其代表一定數量之記憶體單元上之累 積耦合影響》分佈圖530代表在將WLn+1程式化之後處於狀 態A之WLni單元’分佈圖54〇代表在BWLn+i程式化之後 處於狀態B之WLn之單元，及分佈圖55〇代表在將wLn+丨程 式化之後處於狀態C之WLn之單元。分佈圖53〇包括個別分 佈圖502-508，分佈圖540包括個別分佈圖512·518，及分佈 圖550包括個別分佈圖522-528。 當讀取字線WLn上之資料時，亦可讀取字線WLn+i之資 料，且若字線WLn+1上之資料已擾亂WLn上之資料，則wu 之讀取過程可補償彼擾亂。舉例而言，當讀取字線wLn 121182.doc •28-

時，可確定字線WLn+1處之記憶體單元之狀態或電荷位準 資訊’以選擇適當之讀取參考電壓供讀取字線WLn之個別 記憶體單元。圖11緣示用於基於字線WLn+1處一毗鄰記憶 體率元之狀態讀取之個別讀取參考電壓。一般而古， 對標稱讀取參考電壓使用不同偏移（例如，〇 V、ύ、 0.2 V、0.3 V)’且將以不同偏移感測到的結果選擇作為一 相鄰子線上之記憶體早元之狀態函數。於一實施例中，使 用該等不同讀取參考電壓之每一者來感測字線WLn處之記 憶體單元。針對一既定記憶體單元，可基於字線WLn+1處 一毗鄰記憶體單元之狀態來選擇在該等讀取參考電壓之一 適當者處感測之結果。於某些實施例中，WLn+丨之讀取操 作確定儲存於WLn+1處之實際資料，而在其他實施例中， WLn+1之讀取操作僅確定該等單元之電荷位準其可能或 可能不準確反映儲存KWLn+1處之資料。於某些實施例 中，用於讀取WLn+Ι之位準及/或位準數量可能不與讀取 WLn所用之彼等完全相同。在某些實施方案中浮動閘極 臨限值之某些近似值可能足以用於WLn修正目的。於一實 施例中，WLn+1處之讀取結果可冑存於每一位元線之鎖存 器322中，以供在讀取WLn時使用。 可首先針對所關注字線WLn以標稱讀取參考電壓位準 Vra Vrb及Vrc實施讀取操作，該等標稱讀取參考電麼位 準不會補償任何輕合影響。對於位元線具有其中在乳… 處之相鄰記憶體單元被確定為處於狀態E之記憶體單元， 將以標稱參考位準讀取之結果料於該等位元線之適當鎖 121182.doc

-29- S 1^36080 存器中。隨後，針對字線WLn對讀取參考電壓使用第一組 偏移來實施一讀取操作。該讀取操作可使用Vral (Vra + 0.1 V)、Vrbl (Vrb + (Μ v)及 Vrcl (Vrc + 〇」v)。對於其 中°己隐體單元在WLn+,處具有處於狀態A之相鄰記憶體單元 之位元線，儲存因使用該等參考值而產生之結果。隨後， 藉助第二組偏移使用讀取參考位準Vra2 (Vra + 〇 2 v)、 Vrb2 (Vrb + 0.2 V)及 Vrx2 (Vrc + 〇.2 V)實施一讀取操作。 對於其中記憶體單元在WLn+1處具有處於狀態3之相鄰記憶 體單元之位元線，將結果儲存於該等位元線之鎖存器中。 藉助第三組偏移使用參考位準Vra3 (Vra + 〇 3 V)、 (Vrb + 0.3 V)及Vrc3 (Vrx + 0.3 V)及針對彼等其中記憶體 單το在WLn+1處具有處於狀態c之相鄰記憶體單元之位元線 所儲存之結果，針對字線WLn實施一讀取操作。於某些實 施例中，因狀態E與狀態A之間的較大正常邊限而不在Vra 處使用任何偏移。此種實施例係繪示於圖丨丨中，其中以狀 態A位準繪示一單個讀取參考電壓Vra。其他實施例亦可使 用針對此位準之偏移。 對標稱讀取參考電壓之不同偏移可選擇作為毗鄰字線上 一記憶體單元之狀態函數。舉例而言，一組偏移值可包括 一對應於處於狀態E之毗鄰單元之〇 v偏移，一對應於處於 狀態A之毗鄰單元之o.i v偏移，一對應於處於狀態b之毗 鄰單兀之0.2 V偏移，及一對應於處於狀態(：之毗鄰單元之 0.3 V偏移。該等偏移值將根據實施方案而改變。於一項 實施例中，該等偏移值等於因一毗鄰單元被程式化至一對

121182.doc •30. (S J 1336080 應狀態而產生之表觀臨限電壓偏移量。舉例而言，0.3 v 可代表當WLn+1處一毗鄰單元隨後被程式化至狀態c時一 WLn處之單元之表觀臨限電壓偏移。每一參考電壓之偏移 值無需相同。舉例而言’ Vrb參考電壓之偏移值可係〇 v、 0.1 V、0.2 V及0.3 V，而Vrc參考電壓之彼等偏移值可係〇 V、0.15 V、0.25 V及0.35 V。此外，每一狀態之偏移增量

無需相同。舉例而言，於一實施例中，處於狀態E、A、B 及C之础鄰單元之一組偏移值可分別包括0 V、0.1 V、0.3 V及 0.4 V。 於一實施例中，可期望藉助一既定狀態之複數個個別讀 取參考位準來讀取並基於一毗鄰記憶體單元之狀態選擇該 等結果，以將浮動閘極耦合之影響降低約5〇%。藉由使用 該等技術，在由一感測模組讀取時記憶體單元之字線臨限 電壓值分佈可有效變窄約50〇/〇。 可能能夠構造非揮發性記憶體之程式化過程以減少浮動 閘極耦合引起之臨限電壓表觀偏移。圖12八至圖i2c揭示 一種用於將非揮發性記憶體程式化之過程，其針對任一特 定記憶體單it’藉由在針對先前胃面寫人晚鄰記憶體軍元 後參照—特定頁面寫人彼較記憶體單元來減小浮動閘極 對浮動閘極轉合。於圖12A至圖以所示實例中，每一單 兀儲存母記憶體單元兩位元資料（使用四個資料狀態已 擦除狀態E儲存資㈣、狀態A儲存資㈣、狀態B儲存資 料^及狀態C健存資料⑽。亦可使用資料至實體資料狀態 之八他編碼°母—記憶體單元儲存兩個邏輯頁面資料之一 121182.doc -31- 部分0 Α务+ β 馬 > 考起見’該等頁面稱作上頁面及下頁面，但亦 可、。出其他標記。狀態A經編碼以在上頁面儲存位元〇及在 頁面儲存位元1，狀態B經編碼以在上頁面儲存位元1及 貝面儲存位元ο，及狀態C經編碼以在兩個頁面上皆儲 存位元0。在圖12A中繪示之第一步驟中將一字線WLn處之 己隐體單元下頁面資料程式化，及在圖12c中繪示之第二 V驟中將該等單元之上頁面資料程式化。若下頁面資料欲 為單元保持資料1，則該記憶體單元之臨限電壓於第一 步驟期間保持在狀態E。若欲將該資料程式化至〇，則該記 隐體單元之臨限電壓升至狀態狀態Β·係一具有驗證位 準Vvb'(其低於Vvb)之臨時狀態Β » 於一實施例中，在將記憶體單元之下頁面資料程式化之 後，將參照毗鄰字線WLn+丨處之相鄰記憶體單元之下頁面 將該等s己憶體單元程式化。舉例而言，圖3所示WL2處記 憶體單元之下頁面可在WL1處記憶體單元之下頁面之後得 到程式化。若將記憶體單元226程式化之後記憶體單元224 之臨限電壓自狀態E升至狀態3，，則浮動閘極耦合可升高 記憶體單元226之表觀臨限電壓。對貿“處記憶體單元之 累積輕合景> 響將加寬該等單元之臨限電壓之表觀臨限電壓 值分佈，如圖12B中繪示。該臨限電壓值分佈之表觀加寬 可在將所關注字線之上頁面程式化時得以補救。 圖12C繪示將WLn處該記憶體單元之上頁面程式化之過 程。若一記憶體單元處於已擦除狀態E且其上頁面位元保 持為1，則該記憶趙單元保持為狀態E ^若該記憶體單元處 121182.doc -32- 1336080

於狀態E且其上頁面資料位元被程式化至〇，則該記憶 :之限電壓升至狀態八之範圍内。若記憶體單元處於 間臨限電隸分佈"且其上頁面資料保持^，則該記 隱體7L件被程式化至最終狀態Ββ若記憶體單元處於中門 臨限電遷值分佈"且其上頁面資料變成資料0,則該； 憶體單元之臨限電Μ升至狀態C之範圍^圖12Α至圖12C 所緣示過程會減小浮動閘極耗合影響，此乃因僅相鄰記憶 體單π之上頁面程式化將影響一既定記憶體單元之表觀臨 限電壓。此種技術之替代狀態編碼實例係在上頁面資料為 1時自中間狀態Β，移動至狀態C，且在上頁面資料為”〇”時 移動至狀態Β。儘管圖i 2 Α至圖i 2 c係參照四個資料狀態及 兩個資料頁面提供一實例，但亦可將圖12A至圖12C所教 示之概念用於其他具有多於或少於四種狀態及不同數量之 頁面的實施方案。 圖13A繪示圖12A至圖12C所示程式化技術之浮動閘極耗 合影響’及圖13B繪示一使用補償偏移來克服某些該等影 響之讀取方法。如圖12C中顯示’可在將毗鄰字線wLn之 字線WLn+1之記憶體單元上頁面資料程式化之第二遍期間 將該等記憶體單元程式化。於此第二遍期間，將記憶體單 元自狀態E程式化至狀態A，或自中間狀態B，程式化至狀態 B或狀態C。所關注字線WLn之記憶體單元係繪示於圖13A 中，且在將字線WLn+1處之記憶體單元下頁面程式化之後 參照其上頁面得到程式化。因此，圖12C中繪示之上頁面 程式化係唯一影響字線WLn處記憶體單元之表觀臨限電壓 121182.doc •33· 1336080 之程式化。 字線WLn+l之記憶體單元在自狀態E程式化至狀態A時 會經歷一與該等單元自中間狀態B，程式化至狀態C類似之 臨限電壓變化。毗鄰字線WLn+l之記憶體單元在自中間狀 態B'程式化至狀態B時不會經歷臨限電壓之顯著增加，且 對WLn處各單元之表觀臨限電壓幾乎沒有影響。WLn處程 式化至狀態A之記憶體單元係由個別分佈圖652、654、656 及658代表，其分別對應於在wLn+1處具有一處於狀態E、 狀態B、狀態A及狀態C之相鄰記憶體單元之單元。WLn處 程式化至狀態B之記憶體單元係由個別分佈圖662、664、 666及668代表’其分別對應於在wLn+1處具有一處於狀態 E、狀態B、狀態A及狀態c之相鄰記憶體單元之狀態B單 元》WLn處程式化至狀態c之記憶體單元係由個別分佈圖 672、674、6 76及678代表’其分別對應於在wLn+1處具有 一處於狀態E、狀態B、狀態A及狀態C之相鄰記憶體單元 之狀態C單元。 如圖13A中顯示’某些WLn處之記憶體單元可使其表觀 臨限電壓偏移至接近或超過讀取參考電壓Vrb或Vrc。如先 前論述’所述耦合影響能夠應用至WLn擦除分佈，且所揭 示之技術可等效地應用至WLn擦除分佈。對擦除單元之影 響因狀態E與狀態C之間的正常邊限而不主要闡述。 圖13B繪示可與圖12A至圖12C所示程式化技術一起使用 之讀取參考位準偏移。為清晰起見，分佈圖652、654、 656及658繪示於一單個組合分佈圖651中，分佈圖662、 121182.doc -34- < S ) 1336080 664、666及668繪示於組合分佈圖661中，且分佈圖672、 674、676及678繪示於組合分佈圖671中。分佈圖650、660 及670代表在將WLn+Ι處之上頁面資料程式化之前WLn處 之單元。於圖13B所示實施例中，來自一毗鄰字線上程式 化至狀態A或狀態C之單元的類似耦合影響經一起組群以 針對該等狀態位準之每一者形成一單個偏移。以偏移參考 電壓Vrbl及Vrcl感測之結果係用於在字線WLn+Ι處具有一 處於狀態A或狀態C之毗鄰單元之記憶體單元。可忽略自 中間狀態程式化至狀態B所導致之次要耦合影響。在使 用標稱參考電壓Vrb及Vrc時感測之結果係用於在字線 WLn+1處具有一處於狀態E或狀態B之毗鄰單元之記憶體單 元。於一實施例中，可使用WLn+Ι之每一特定狀態之額外 偏移。儘管圖13B所繪示技術會額外降低浮動閘極耦合影 響，但誤差仍可能存在。 在嘗試確定一用於讀取所關注單元之適當偏移時錯讀一 毗鄰字線可實際上證明用圖12A至圖12C所示技術程式化 之單元更有問題。在向狀態B施加讀取參考電壓Vrb時，考 量字線WLn+Ι處一記憶體單元之錯讀。若WLn+Ι處之記憶 體單元被程式化至狀態A，且在處於狀態B中時被錯讀， 則將選擇及報告在字線WLn處使用標稱讀取參考電壓對對 應記憶體單元之讀取操作結果。因為已確定在WLn+Ι處之 單元處於狀態B，且因此在將WLn程式化之後僅經歷臨限 電壓之次要變化，則不使用浮動閘極耦合補償。然而，事 實上，WLn+Ι處之記憶體單元將可能展示對WLn處之單元 < S ) 121182.doc -35- 1336080 之表觀臨限電壓的強烈影響^ WLri+l處之單元可能處於狀 態A分佈圖之上端’此正是其被錯讀之原因。因此， WLn+Ι處之記憶體單元在自狀態E程式化至狀態a上端 時’已在其浮動閘極處經歷一大的電荷變礼。WLn+1處之 單元所儲存電荷之大變化將使得WLn處之單元的表觀臨限 電壓產生一顯著偏移。然而，因WLn+i處之錯讀而不對此 偏移進行任何補償。因此，可能或甚至很有可能，將因 WLn+Ι錯讀之結果而錯讀wLn處之記憶體單元。 若一程式化至狀態B之字線WLn+Ι處之毗鄰記憶體單元 時被錯讀為處於狀態A，則可能出現類似問題。字線 WLn+Ι處一讀取為處於狀態a而實際上處於狀態b之記憶 體單元可能具有一位於狀態B分佈圖之下端的臨限電壓。 該記憶體單元在將WLn+1處之多個記憶體單元程式化後將 經歷極少之臨限電壓變化。因此，WLn處對應單元之表觀 臨限電壓將幾乎不或完全不發生偏移。然而，WLn處針對 對應記憶體單元之讀取操作結果將選擇在已補償參考位準 處讀取所產生之結果。由於所關注記憶體單元尚未經歷表 觀臨限電壓之顯著偏移，則在使用已補償參考位準時選擇 該等結果可導致WLn處之錯讀或誤差。 於先前技術中，已藉助圖13A至圖13B中顯示之等間隔 驗證位準實現將記憶體單元程式化至各種程式化狀態。換 言之’狀態A、狀態B及狀態C之驗證位準彼此等間隔，從 而使得驗證位準Vvb與Vva之間的電壓差異等於驗證位準 Vvc與Vvb之間的電壓差異。程式化驗證位準之等間隔會 121182.doc • 36 - < S ) 1336080 導致各種程式化狀態之間的邊限相同或大致相等。該邊限 對應於各物理狀態之間的禁止電壓範圍。狀態A與狀態b 之間的邊限係由一處於狀態A之記憶體單元之最大臨限電 壓與一處於狀態B之記憶體單元之最小臨限電壓界定。在 各程式化狀態之間提供足夠邊限以使得可實施準確讀取。 由於浮動閘極耦合，物理狀態之間的邊限可減小且導致讀 取誤差。 根據本揭示内容之一實施例，在將一個或多個所選狀態 (例如狀態B)程式化時使用一偏移之驗證位準，以在某些 狀態之間創建一較大邊限供改良感測準確度。於一實施例 中’偏移補償讀取參考位準並不以對應於較寬邊限之位準 使用’而是以其他位準使用，以提供更高效能之更有效讀 取。偏移參考位準之可選應用與選擇物理狀態之間的較寬 邊限之組合會提供一準確之感測技術，同時維持合意之效 能位準。圖14繪示一組根據本揭示内容之實施例程式化之 s己憶體單元之臨限電壓值分佈。分佈圖678、680、684及 688緣示在將該組記憶體單元程式化之後但將毗鄰字線 WLn+Ι處之單元程式化之前的該組記憶體單元。 於圖14中，在將記憶體單元程式化至狀態b時使用一偏 移之程式化驗證位準Vvbl。在根據圖12A至圖12C所示技 術進行程式化時可使用圖14之實施例。驗證位準vvb 1高於 圖12C所示習用操作中之彼Vvb，從而在狀態A與狀態B之 間創建一較大邊限。任一記憶體單元處於狀態A之最高臨 限電壓保持與習用技術中相同。然而，任一單元處於狀態 121182.doc •37· r: S ) 1336080 B之最低臨限電壓以正向發生偏移。在將記憶體單元程式 化至狀態B時增加之驗證位準會增加狀態A與狀態B之間的 邊限。如圖14中顯示，狀態A與狀態B之間的邊限683大於 狀態B與C之間的邊限685 »因此，當以狀態B參考電壓位 準Vrb感測時不太可能發生錯讀。 分佈圖682、686及690圖解說明在將一相鄰字線 WLn+1(例如’如圖12C中圖解說明）程式化之後的浮動閘極

輕合影響。於圖14中，Vrb讀取位準很好地間隔於表觀a狀 態分佈圖682與表觀B狀態分佈圖686之間。因此，不太可 月b發生錯讀，此乃因即使在考量到相鄰字線之耦合影響 後，Vrb讀取位準亦不會與任一意欲為狀態a之單元之臨限 電壓重疊。於一實施例中，參考位準Vrb自所使用之習用 位準（例如，圖12C中所示Vrb)發生偏移，其偏移量對應於 圖12C中所示程式化驗證位準Vvbl與其標稱值之偏移 量。由：Vrb可偏移至遠超出任一處於狀態a中之記憶體單

元之最高臨限電壓，則在讀取期間可使用單個參考值 且不應用任何補償。 因此’於-實施例中，在以狀態B位準讀取時不使用 取參考電壓偏移。；^圖14所示實施例中，僅針對最高狀 -狀態C使用讀取參考電屋偏移。狀態A與狀態B之間的 大邊限（其因較高驗證位準而存在）准許以狀態B位準準 讀取而不直接補償浮動間極輕合。此技術不僅減少錯讀 亦會改良讀取時間，，μ_其m 因以偏偏移準進行額外讀取僅〗 於選擇狀態。於圖14中，僅 僅實施一個額外感測操作。除g 121182.doc •38- 1336080 良效能及讀取時間外，減少感測操作讀切低在感測一 所選記憶體單元時維持關於毗鄰記憶體單元之資料所需之 快取電路的複雜度及大小。

藉助無限制實n實施例中，可在實施圖14所示技 術時使用下述讀取參考及程式化驗證位準。於圖i2A至圖 12C所述之先前技術中，於一實例性系統中，可期望狀熊 A與狀態B之間的邊限在〇·7ν之數量級上，且與狀態b與^ 態C之間的邊限大致相同。此種先前技術系統在將資料程 式化至該等單元及讀取來自該等單元之資料時可利用下述 驗證及讀取位準：Vva=0.5 v，Vvb=2 〇 v，$ V，

Vra=0.0 V，Vrb=1 5 V，及Vrc=3 〇 v。然而，於圖 M中， 狀態Β之偏移驗證位準將導致在此種系統中，狀態a與狀 態B之間的邊限在0.7 v之數量級上’且狀態b與狀態。之間 的邊限在0.1 V之數量級上。可用於圖14中以達成該等邊 限之典型讀取參考及程式化驗證位準可包括：Vva=〇 5 V > Vvb=2.3 V , Vvc=3.5 V , Vra=0.0 γ , Vrb=l.8 V ,

VrC=3.0V，及Vrcl = 3 6v。如圖解說明之一實施例中由 於Vrb係偏移_相同數量，則當Vvb偏移時每—狀態處之讀 取參考及程式化驗證位準之差異保持㈣。目此，^·

Vra=Vvb-Vrb=Vvc-Vrc。 圖15係一闡述一用於將非揮發性記憶體程式化以達成如 圖14所緣不之不同大小邊限之方法實施例之流程圖。圖Μ 中繪不之程式化方法可用於將一記憶體單元組群（諸如連 接至-單個字線之彼等）並行料化。圖Β亦可用於將— 121182.doc •39· 予線之選擇記憶體單元程式化，諸如以一 姑*〇 w ’媽數位元 線架構。於-實施例中’使用第—組迭代（自步驟860至步 驟882)將一記憶體單元組群之第—邏輯頁面程式化，口 使用第二迭代（步驟860-882)將該記憶體單元組群之第 輯頁面程式化。 於步驟850處，將欲程式化之記憶體單元擦除❶步驟“ο 可包括擦除比欲程式化之彼等記憶體單元多的記憶體單元 (例如，以區塊或其他單位）。於步驟852處，實施軟程式化 以使得已擦除δ己憶體單元之已擦除臨限電壓值分佈變窄。 某些記憶體單元可處於一比作為擦除過程之結果所需更深 之已擦除狀態。軟程式化可應用小的程式化脈衝以移動已 擦除記憶體單元之臨限電壓’使其更接近已擦除驗證位 準。此將為已擦除記憶體單元提供一更窄之分佈。於步驟 854處，控制器318發出一資料負載命令並將其輸入至命令 電路314,以容許將資料輸入至資料輸入/輸出緩衝器 312。輸入資料被辨識為一命令，且由狀態機316經由一輸 入至命令電路314之命令鎖存信號（未圖解說明）予以鎖存。 於步驟856處，將指定頁面位址之位址資料自主機輸入至 列控制器306。輸入資料被辨識為一頁面位址，並經由狀 態機316予以鎖存，而鎖存係藉由輸入至命令電路314之位 址鎖存信號來實現。於步驟858處，將該定址頁面之程式 化頁面資料輸入至資料輸入/輸出緩衝器312供用於程式 化。舉例而言，於一實例性實施例中，可輸入532個位元 組之資料β將該輸入資料鎖存於所選位元線之適當暫存器 121182.doc -40- 1336080 中。於某些實施例中，亦將該資料鎖存於所選位元線之第 二暫存器内以供用於驗證操作。於步驟^的處，控制器發 出程式化命令並將其輸入至資料輸入/輸出緩衝器312。 該命令由狀態機316經由輸入至命令電路314之命令鎖存信 號予以鎖存。

藉由該程式化命令觸發，在步驟858中鎖存之資料被程 式化至由狀態機316控制之所選記憶體單元内。藉由使用 步進程式化電壓脈衝，例如圖6所示程式化電壓信號中繪 示之彼等，將程式化電壓信號施加至對應於正被程式化之 單元的頁面或其他單位之適當字線。於步驟862處，將程 式化脈衝電壓位準Vpgm初始化至開始脈衝（例如，Η V), 且將一由狀態機316維持之程式化計數器_始化為〇。於 步驟864處，將第—Vpgm脈衝施加至所選字線。若將邏輯 〇儲存於—特定㈣鎖存器中以指示應將對應記憶體單元 程式化，則將對應位域接地。另―方面，若將邏輯】儲 存於特定鎖存器巾以指示對應記憶體單元應維持於其當前 資料狀態’則將對應位元線連接至v一禁止程式化。 於步驟866處，驗證所選記憶體單元之狀態。迄今》 止’圖15所繪示過程已根據習知技術而前進 '然而，於士 驟866處，該過程包括—新穎技術，以創建促進選擇 之更準確讀取之不等問瞌沐眼 . ^ 等1 ^邊限。在兩種程式化狀態 建一較大邊限。於一眘尬么，士 丄 力#施例中，在較低位準狀態之間創缚 較大邊限，同時在苴椤锱 八標稱位置内保持最高狀態。於一眘始 例中，實施驗證以使得妝能 ^ 便仵狀態B與狀態A之間存在一較大 121182.doc 限於其他實施例中，亦可藉由以彼等位準使用較大驗證 使該最冋位準狀態或該等較高位準狀態正向偏移。 然而’將分佈偏移至—總的較高正電壓在某些實施方案中 可能不能接受’其中因最小化程式化擾亂等原因而將電壓 位準（例如，Vpgm)保持在某一最大位準。 於一實施例中，於步驟866處使用不等間隔之驗證位準 、創建不相等邊限。如圖i 4中繪示，使第二程式化狀態B 7驗證位準Vvbl與第一程式化狀態（狀態A)之驗證位準間 隔其間隔里不同於第三程式化狀態（狀態C)之驗證位準 與第二程式化狀態（狀態B)之驗證位準之間隔量。驗證位 準Vva、Vvb及Vvc界定其特定狀態之最小臨限電壓之最低 點。藉由使用不等間隔之驗證位準，狀態A與狀態B之間 創建的邊限大於狀態B與狀態C之間創建的彼邊限。 在藉助所施加之參考電壓進行感測之後，於步驟86S處 檢查是否所有資料鎖存器皆儲存邏輯丨。若是，則程式化 過程完成且成功，此乃因所有所選記憶體單元已程式化至 其目標狀態並得到驗證。於步驟876處報告一通過狀態。 若於步驟868處確定並非所有資料鎖存器皆儲存邏輯1，則 該過程繼續至步驟872處，其中相對於一程式化限制值來 檢查程式化計數器PC。一程式化限制值實例係2〇，儘管在 各種實施例令亦可使用其他值。若程式化計數器PC不小於 20 ’則在步驟874處確定未成功程式化之記憶體單元數是 否小於或等於一預定數。若未成功程式化之單元數等於或 小於此數’則將該過程設定旗標為通過，且在步驟876處

-42- 121182.doc S 1336080 報告一通過狀態。未成功程式化之位元可在讀取操作期間 使用誤差修正來修正。若未成功程式化之單元數大於該預 疋數，則將該程式化過程設定旗標為失敗且在步驟878處 報告一失敗狀態。若程式化計數器pC小於2〇，則乂四^^位 準增加步進大小，且在步驟880處增加該程式化計數器 PC。在步驟880後，該過程循環回至步驟864以施加下一 Vpgm脈衝。

如述，步驟866包括使用不等間隔之驗證位準

對程式化記憶體單元存在不等間隔邊限。圖16繪示圖15所 示步驟866之實施例。於步驟882處，施加第―程式化狀態 驗證位準Vva。於步驟884處’藉助每一位元線處施加至記 憶體單元之Vva來感測該等位元線。⑨步驟_處儲存欲 程式化至狀態A之單元的結果。步驟886可包括：將一位元 線之資料鎖存器設定為邏輯i，以指示將針對彼記憶體單 元而繼續程式化，或設定為邏輯〇,以指示該記憶體單元 位於其目標位準處或之上’且應停止彼記憶體單元之程式 化。於步驟888處，將第二程式化狀態驗證位準偏施加 至正驗證之每-記憶體單元。使驗證位準VvM與驗證位準 門隔第量。舉例而言，Vv4Vvbi可彼此間隔一 等於約G.8 V之量。於步驟890處，藉助施加至每一記㈣ 單凡之Vvbl感測該等位元線。於步驟⑼處肖由在:一 位儿線之資料鎖存器中指示對應記憶趙單元是否已到達其 =標位準來儲存結果。於㈣m處針對第三程式化狀 也施加第三驗證位準Vvee使驗證位準〜與驗證位準 I21182.doc -43- C 5 1336080 v:分離一苐二量’該第二量不同於分離^與㈣之第 一量。如圖Μ中繪示，驗證位準Vvbl與Vve之間的間距小 於驗證位準Vva與Vvbl之間的間距。於步驟咖處，藉助 施加至每一記憶體單元之Vvc來感測該等位 -處，舉例而言，藉由在-資料鎖存器中指示該等^ 是否應經歷進一步程式化來儲存欲程式化至狀態c之該等 單元之結果。 如方框891及899中顯示，不等間隔之驗證位準會導致狀 態A與B之間的第一大小邊限，及狀態8與c之間的第二大 小邊限。狀態A與B之間的邊限因偏移之Vvb驗證位準而小 於狀態B與C之間的邊限。 圖17係一流程圖，其繪示一用於響應於一讀取一特定頁 面或多個頁面或其他資料分組之請求而實施之讀取資料之 總過程。於其他實施例中，圖17之過程可作為一資料恢復 操作之部分而在響應於一習用讀取操作來偵測誤差之後予 以實施。在讀取根據圖12α至圖12C所示過程而程式化之 資料時，因將相鄰記憶體單元之下頁面程式化而導致之任 何浮動閘極耦合擾動會在將所關注單元之上頁面程式化時 得到修正。因此，在嘗試補償相鄰記憶體單元之浮動閘極 耗合影響時，該過程僅需考量因將相鄰記憶體單元之上頁 面程式化而導致之耦合影響。 於圖17之步驟902處’讀取與所關注字線相鄰之隨後程 式化之字線的上頁面資料。若未如步驟904處確定將相鄰 字線之上頁面程式化，則在步驟908處讀取所關注字線或 s 121182.doc • 44 - 若將相鄰字線之上頁面 閘極耦合影響之補償讀 讀取相鄰字線之單元會 其可能或可能不會準確 頁面而不補償浮動閘極耦合影響。 程式化，則在步驟906處使用浮動 取所關注頁面。於某些實施例中， 導致確定相鄰字線上之電荷位準， 反映儲存於其上之資料。 :實施例中’-,己憶體陣列保留_組記憶體單元以儲 存-個或多個旗標。舉例而t，可使用一行記憶體單元來 儲存指示記憶體單元相應列之下頁面是否已程式化之旗 標，並使用另-行來儲存指示記憶體單元相應列之上頁面 :否已程式化之旗標。藉由檢查一適當旗標，可確定相鄰 字線之上頁面是否已程式化。關於此種旗標及程式化過程 之更多細節可見於Shibata等人之美國專利第6 657 891號： "Semiconductor Memory Device For Storing Multi-Valued Data"，其全文以引用的方式並於本文中。 圖18闡述一用於讀取一相鄰字線之上頁面資料之過程實 施例，該過程可用於圖17所示之步驟9〇2處。於步驟91〇處 將讀取參考電壓Vrc施加至字線，且於步驟912處如上文所 述感測該等位元線。於步驟914處，將感測結果儲存於適 當之鎖存器中。首先選擇以Vrc讀取以唯一地確定上頁面 資料，此乃因下頁面資料將在正常情況下已被寫入WLn+ 1， 而以Vra或Vrb讀取將不會保證唯一結果，此乃因中間分佈 B'(圖12B)可與該等值重疊。 於步驟916處，檢查指示與正讀取之頁面相關聯之上頁 面程式化之旗標》若未如步驟918處所確定來設定該旗 121182.doc •45· 1336080 ^止則在步驟920處以上頁面未經程式化為結論將該過程 9終止°若該旗標已設則假設上頁面已程式化。於步驟 —處將讀取參考電壓Vrb施加至與所讀取頁面相關聯之 ^於步驟924處感測該等位元線，並在步驟926處將該 等結果儲存於適當鎖存器中。於步驟928處’施加讀取參 考電壓Vra。於步驟930處感測該等位元線，且在步驟932 處將該等結果健存於適當鎖存器中。於步驟州處，基於 ，、'J步驟912、924及930之結果確定所讀取之每一記憶體 單元儲存之資料值。在步驟936處，可將該等資料值儲存 =適當之資料鎖存H巾供用於與使用者之最終通信。使用 習知邏輯技術（其相依於所選之具體狀態編碼）確定上頁面 :下頁面資料。對於圖12A至圖12C所述實例性編碼而 吕，下頁面資料為Vrb*(在以Vrb讀取時所儲存值之補 數）’且上頁面資料為Vra*〇R(Vrb及Vrc*)。圖賴示過程 儘管在本文中係闡述為用於讀取WLn+i，但亦可用於如下 文所述讀取WLn。 圖19係-闡述-用於在無需補償一相鄰字線之浮動閉極 搞合時讀取-所關注字線之資料之實施例流程圖。於步驟 950處，確定與所關注字線相關聯之上頁面或下頁面是否 正被讀取。若正在讀取下頁面’則在步驟952處將讀取參 考電壓Vrb施加至適當字線。於步驟954處感測該等位元 線，並在步驟956處將結果儲存於適當鎖存器中。於步驟 958處，檢查-旗標以確定所關注f面是否含有上頁面資 料。若不存在設定之旗標，則任一程式化資料將係處於中 121182.doc • 46 - 1336080 間狀態BH Vrb不會產生任何準確感測結果從而 使得過程在步驟960處繼續，其中將Vra施加至該字線。在 步驟962處重新感測該等位元線，並於步驟外^處儲存結 果。於步驟966處，確定-欲儲存之資料值。於―實施例 中，若記憶體單元導通，其中將Vrb(或Vra)施加至字線， 則下頁面資料為"Γ，。否則，下頁面資料為。 於步驟950處，若確定該頁面位址對應於上頁面，則在 步驟970處實施-上頁面讀取過程。於一項實施例中，由 於可能定址一未寫入之上頁面供進行讀取，或另一原因， 步驟970處之上頁面讀取包括與圖18中所述相同之方法， 其包括讀取該旗標及所有三種狀態。 圖20係闡述—用於讀取資料同時補償浮動閘極輕合之 過程實施例之流程圖，例如可於圖17所示步驟9〇6處實施 之過程於步驟966處’ 4定是否使用一偏移來補償浮動 閘極耦合。針對每一位元線單獨實施步驟966。使用來自 相鄰字線之資料確定哪些位元線需要使用該偏移。若一相 鄰記憶體單㈣處於狀態’則所讀取字線處之記憶體 早7G在感測期間無需使用補償。若WLn + i處之單元處於狀 態E，則因為其臨限電壓與在寫入所關注字線之前相同， 其不會貢獻任何麵合。若—WLn+i處之單元處於狀態』，則 其係自中間狀態B,程式化至狀態B，此係-小的電荷變化 且在多數情形中可忽略。將針對WLn上之彼等單元使用一 讀取偏移，其中該等單元在乳…處具有—處於狀態八或狀 態C之相鄰記憶體單元。 •47- 121182.doc 1336080 若在步驟967處已確定所讀取頁面係下頁面，則在步驟 968處將Vrb施加至與所讀取頁面相關聯之字線。以乂讣讀 取足以確定用於圖12A至圖12C所示編瑪之下頁面資料。 於步驟969處感測該等位元線，且於步驟97〇處，將結果儲 存於該等位元線之適當鎖存器中H4中顯示，不以

Vrb位準施加任何補償偏移，因此步驟係所實施之唯一

下頁面感測。由於該等單元經程式化以在狀態A與狀態B 之間創建-較大邊限，則可不補償耦合而達成一準確讀 取。於步驟971處，確定下頁面之資料。若一單元響應於

Vrb而接通’則下頁面資料為i ;否則下頁面資料為〇。 於步驟972處，將下頁面資料儲存於適當鎖存器中供用於 與使用者通信。 若在步驟967處確定所讀取頁面係上頁面，則在步驟9% 處使用補償來讀取上頁面。圖21係_闡述制偏移讀取參 考位準之上頁面讀取之流程圖。於圖21之步驟974中，將 讀取參考電壓Vrc施加至與所讀取頁面相關聯之字線。於 步驟975處感測該等位域’並在步驟976中將結果儲存於 適當鎖存器中。於步驟977中，將Vrc加一偏移（例如，〇1 v)施加至與所讀取頁面相關聯之字線。於步驟978中感測 該等位元線，且在步驟979中，針對任一需要偏移之位元 線使用在步驟978處感測之結果覆寫步驟976中儲存之結 果。於步驟980中將Vrb施加至該字線，且在步驟981中感 測該等位元線。在步驟982中，健存在步驟981處感測之結 果。在步驟983中，^ra施加至與所讀取頁面相關聯之字 121182.doc -48- 1336080 線。在步驟m處感測該等位元線，且在步㈣5 儲存於適當鎖存器中。於圖2〇中， α ρ气下片A a· n 假5又狀態E與狀態八之 :吊’限足夠大’從而使得無需與Vra相關聯之 偏移。於肩施例中，可針對Vra位準使用偏移 驟鴨中衫該料料值，並於步㈣7切諸值健存於 適當資料鎖存器中供用於與使用者通信。於其他實施例 中’可改變讀取（Vrc、Vrb、Vra)次序。

出於例證及㈣之目的，上文已對本發日月進行了詳細閣 述。本文不意欲包羅無遺或將本發明限制於所揭示之精確 形式。根據上文之教示亦可作出大量修改及改變。所述實 施例之選擇旨在最佳地解釋本發明之原理及其實際應用， 藉以使其他熟習此項技術者能夠以適合於所構想具體應用 之各種實施例及使用各種修改來最佳地利用本發明。本發 明之範疇意欲由隨附申請專利範圍界定。 【圖式簡單說明】 圖1係一 NAND串之俯視圖。

圖2係一圖1所示NAND串之等效電路圖。 圖3係一繪示三個NAND串之電路圖。 圖4係一非揮發性記憶體系統之實施例之方塊圖》 圖5圖解說明一記憶體陣列之實例性組織。 圖6繪示一根據一實施例之程式化電壓信號。 圖7繪示一組實例性臨限電壓值分佈及一完整序列之程 式化過程。 圖8繪示一組實例性臨限電壓值分伟及一兩遍式程式化 121182.doc • 49- 1336080 過程。 圖9A繪示一記憶體單元組群之實例性臨限電壓值分佈.， 其中該等記憶體單元在程式化之前連接至一第一字線。 圖9B繪示一記憶體單元組群之實例性臨限電壓值分佈， 其中該等記憶體單元經程式化後連接至一毗鄰圖9 A所示第 一字線之第二字線。 圖10A繪示圖9A所示記憶體單元組群經程式化後的臨限 電壓值分佈》 圖10B繪示在將圖1 〇A所繪示記憶體單元組群程式化之 後圖9B所示記憶體單元組群之臨限電壓值分佈。 圖11繪示圖10B所示記憶體單元具有偏移讀取參考電壓 之臨限值分佈，其中該偏移讀取參考電壓係用於補償浮動 閘極耦合。 圖12A至圖12C繪示一記憶體單元組群之實例性臨限電 壓值分佈及一程式化過程，該程式化過程在將毗鄰記憶體 單元組群的前幾個頁面程式化之後將該記憶體單元組群之 一資料選擇頁面程式化，以降低浮動閘極耦合影響。 圖13A至圖13B繪示用於根據圖12A至圖12C所示過程來 程式化之記憶體單元之浮動閘極耦合影響，及用於補償浮 動閘極耦合之實例性讀取參考電壓值。 圖14圖解說明一根據一實施例之程式化及讀取技術，及 一根據該程式化技術予以程式化之記憶體單元組群之臨限 電壓值分佈。 圖15係一流程圖，其闡述一用於將非揮發性記憶體程式

121182.doc -50- 1336080 化以在選擇記憶體狀態之間創建一較大邊限之過超 程之一 ^ 施例。 圖1 6係一流程圖，其闞述一用於驗證非揮發性午格 A懷體之 程式化以在選擇記憶體狀態之間創建一較大邊限之過程之 一實施例。 圖1 7係一流程圖，其闡述一用於讀取非揮發性記憶體之 過程之實施例。

圖18係一流程圖，其闡述一用於讀取來自非揮發性記憶 體單元之上頁面資料之過程之實施例。 圖19係一流程圖，其闡述一不藉助使用補償而讀取資料 之過程之實施例。

圖20係一流耘圖，其闌述一用於使用浮動閘極耦合 償而讀取資料之過程之實施例。 係在程圖’其闡述一用於使用浮動閘極輕合 償來讀取上百&咨β、π 貝面資枓之過程之實施例。 【主要元件符號說明】 之補 之補

100FG 100CG 102FG 102CG 104FG 浮動閘極 控制閘極 浮動閘極 控制閘極

104CG 106FG 106CG 浮動閘極 控制閘極 浮動閘極 控制閘極 121182.doc

•51- S 1336080 120CG 122CG 100 102 104 106 120 122

128 SGD WL3 WL2 WL1 WLO SGS 202 204 206 220 222 224 226 228 230 121182.doc 控制閘極 控制閘極 電晶體 電晶體 電晶體 電晶體 選擇閘極 選擇閘極 位元線 源極線 選擇線 字線 字線 字線 字線 選擇線 NAND 串 NAND 串 NAND 串 選擇電晶體 記憶體單元 記憶體單元 記憶體单元 記憶體單元 選擇電晶體 -52- 1336080 240 選擇電晶體 242 記憶體單元 244 記憶體單元 246 記憶體早元 248 記憶體单元 250 選擇電晶體 252 記憶體單元 302 記憶體單元陣列 304 行控制電路 306 列控制電路 308 P-阱控制電路 310 C -源極控制電路 312 資料輸入/輸出緩衝器 314 命令電路 315 控制電路 316 狀態機 318 控制器 320 感測模組 322 資料鎖存堆棧 330 程式化脈衝 332 程式化脈衝 334 第一驗證脈衝 336 第二驗證脈衝 338 第三驗證脈衝 121182.doc -53«

Claims (1)

1336080 第096119147號專利申請案 . 中文申請專利範圍替換本(99年10 # . 十、申請專利範圍： 1.

一種讀取非揮發性儲存器之方法，其包括. 接收一讀取一第一非揮發性儲存元件之請求； 響應於該請求來讀取-第二非揮發性儲存元件，該第 二非揮發性儲存元件㈣該第—非揮發性储存元件且乂能 夠以至少四種物理狀態儲存資料； —位於一第一程式化狀態 準讀取該第一非揮發性儲 應用一第一參考值，從而以 與一第二程式化狀態之間的位 存元件； 應用一第二參考值，從而以—位於該第二程式化狀態 與一第三程式化狀態之間的位準讀*該第一非揮發性储 存元件； 當該第二非揮發性儲存元件位於第一子組之該等物理 狀態中時，使用以一第一位準應用該第一參考值之結果

及以第一位準應用該第二參考值之結果確定該第一非 揮發性储存元件之資料；及 田《亥第一非揮發性儲存元件位於第二子組之該等物理 狀態中時’使用以該第一位準應用該第一參考值之結果 及以一第二位準應用該第二參考值之結果確定該第一非 揮發性儲存元件之資料。 2.如請求項1之方法，其中： 以該第一位準應用該第一參考值不補償該第一非揮發 欧儲存tl件與該第：非揮發性儲存元件之間的浮動閑極 耦合； 121182-991001.doc 以該第二位準應用該第二參考值不補償該第一非揮發 性儲存元件與該第二非揮發性儲存元件之間的浮動閑極 耦合；及 以該第三位準應用該第二參考值補償該第一非揮發性 儲存件與該第二非揮發性健存元件之間的浮動閉極耦 合。 - 如π求項2之方法’其中當該第二非揮發性儲存元件位 於該第二子組之該等物理狀態中時，該確定該第一非揮 發性儲存元件之資料包括： j 以該第-位準將-對應於該第一參考值之第一電壓施 加至該第-非揮發性儲存元件之控制閘極，及感測該第 一非揮發性儲存元件之導通； - 以該第二位準將一對應於該第二參考值之第二電壓施 加至該第-非揮發性儲存元件之該控制閘極，及感測該 第—非揮發性儲存元件之導通； 、:第—位準將一對應於該第二參考值之第三電壓施 加j該第一非揮發性儲存元件之該控制閘極，及感測該· 第一非揮發性儲存元件之導通，該第三電壓等於該第二 電壓加上一偏移； 藉由選擇施加該第一電壓之該結果，選擇施加該第三 電壓之該結果，及忽視施加該第二電壓之該結果，確定 5亥第一非揮發性儲存元件之該資料。 4.如請求項3之方法，其中： 根據該第一非揮發性儲存元件與該第二非揮發性儲存 121182-991001.doc -2· 1336080 元件之間的該浮動閘極耦合，該偏移大致等於該第一非 揮發性儲存元件之臨限電壓之表觀變化。 5·如請求項1之方法，其中該第一非揮發性儲存元件係耦 . 合至—第一字線之一組非揮發性儲存元件之一部分，該 • 方法進一步包括： 將该組非揮發性儲存元件程式化至複數種物理狀態， 其中包括該第一程式化狀態、該第二程式化狀態及該第 三程式化狀態； 驗。立D玄組中欲程式化至該第一程式化狀態之非揮發性 儲存元件是否已達到對應於該第—程式化狀態之第一目 - 標位準； • 驗證該組中欲程式化至該第二程式化狀態之非揮發性 儲存兀件疋否已達到對應於該第二程式化狀態之第二目 私位準’該第二目標位準與該第一目標位準間隔一第— 量； • ㉟證該組中欲程式化至該第三程式化狀態之非揮發性 :存元件是否已達到對應於該第三程式化狀態之第三目 払位準’該第二目標位準與該第二目標位準間隔一第二 量’該第二量小於該第一量。 6·如請求項1之方法，其中： 該第一子組物理狀態包括該第一程式化狀態及該第三 程式化狀態；及 該第二子組物理狀態包括該第二程式化狀態及一已擦 除狀態。 121182-99l00l.doc .如凊求項6之方法，其中： 該第一程式化狀態毗鄰該已擦除狀態及該第二程式化 狀態；及 S亥第二程式化狀態毗鄰該第一程式化狀態及該第三程 式化狀態。 8’如晴求項1之方法，其中： 该第二非揮發性儲存元件儲存上頁面資料及下頁面資 料； 響應於該請求讀取該第二非揮發性儲存元件包括讀取 該第二非揮發性儲存元件之該上頁面資料； 羔第一參考值之該第一及第二位準係基於該第二非揮 發性儲存元件之該上頁面資料而非該下頁面資料；及 該第一子組物理狀態對應於儲存該上頁面之第一資料 之該第二非揮發性儲存元件；及 該第二子組物理狀態對應於儲存該上頁面之第二資料 之該第二非揮發性儲存元件。 9.如請求項1之方法，其中： 忒第非揮發性儲存元件儲存一第一邏輯頁面及—第 一邏輯頁面之資料； 該第二非揮發性儲存元件健存-第S邏輯頁面及一第 四邏輯頁面之資料； 。在程式化該第二非揮發性儲存元件所儲存之該第三邏 輯頁面之該資料之後及在程式化該第二非揮發性儲存元 件所儲存之該第四邏輯頁面之該資料之前，程式化該第 121182-991001.doc 1336080 料 非揮發性儲存元件所儲存 之5亥第一邏輯頁面之該資 ίο.如請求項】之方法，其中· 該第-非揮發性錯存元件連接至一第一字線 該第 該第二非揮發性错存元件連接至-第二字線 字線毗鄰該第一字線； 二=化連接至該第—字線之非揮發性儲存元件之 =:程式化連接至該第二字線之非揮發性健存元 仟i貧科開始之前。 11 _如請求項1之方法，其中： 該第一非揮發性儲存元件係_ 體裝置。 係夕狀態NAND快閃記憶 12·如响求項1之方法，其中： β第非揮發性儲存元件係-快閃記憶體 一部分； 』 該陣列係可自一主機系統中移除。 13. 一種非揮發性記憶體系統，其包括： /复數個非揮發性儲存元件’其能夠以至少四種物理狀 態儲存資料； 與該複數個非揮發性儲存元件通信之管理電路，該管 理電路接收-讀取-第-非揮發性儲存元件之請求= 響應於該請求而讀取-础鄰該第—非揮發性儲存元件之 第二非揮發性儲存元件，該管理電路藉由下述步驟讀取 該第一非揮發性儲存元件：應用— 币麥考值，從而以 121182-991001 .doc 1336080 一位於第一程式化狀態與第二程式化狀態之間的位準讀 取》亥第#揮發性儲存元件，及應用一第二參考值從 而以-位於該第二程式化狀態與一第三程式化狀態之間 的位準讀取該第—非揮發性儲存元件；在該第二非揮發 性儲存7L件位於第一子組之該等物理狀態中時，該管理 電路使用以—第—位準應用該第—參考值之結果及以- ' 第二位準應用該第二參考值之結果來確定該第一非揮發 性儲存元件之資料；在該第二非揮發性儲存元件位於第 二子組之該等物理狀態巾時，該管理電路使用以該第— 位準應用該第-參考值之結果及以—第三位準應用該第 二參考值之結果確定該第一非揮發性儲存元件之資料。 I4·如請求項13之非揮發性記憶體系統，其中： - 以该第一位準應用該第一參考值不補償該第一非揮發. 性儲存凡件與該第二非揮發性儲存元件之間的浮動閉極 輕合； 以該第二位準應用該第二參考值不補償該第一非揮發 性儲存元件與該第二非揮發性儲存元件之間的浮動閉極# 賴合；及 以》亥苐二位準應用該第二參考值補償該第一非揮發性 儲存元件與該第：祕發㈣存元件^的㈣閉極搞 合。 如請求項14之非揮發性記憶體系統’其中在該第二非揮 f性儲存元件位於該第二子組之該等物理狀態令時，該 官理電路藉由下述步驟確定該第—非揮發性儲存元狀 / i21182-99100l.doc • 6 - 乂該第一位準將一對應於邊苐一參考值之第一電壓施 加至該第一非揮發性儲存元件之一控制閘極，及感測該 第一非揮發性儲存元件之導通； 以該第一位準將一對應於該第二參考值之第二電壓施 加至該第一非揮發性儲存元件之該控制閘極，及感測該 第一非揮發性儲存元件之導通； 以該第二位準將一對應於該第二參考值之第三電壓施 加至該第一非揮發性儲存元件之該控制閘極及感測該 第一非揮發性儲存元件之導通，該第三電壓等於該第二 電壓加上一偏移； 藉由選擇施加該第一電壓之該結果，選擇施加該第三 電壓之該結果，及忽視施加該第二電壓之該結果，確定 該第一非揮發性儲存元件之該資料。 1 6.如請求項14之非揮發性記憶體系統，其中： 根據該第一非揮發性儲存元件與該第二非揮發性儲存 元件之間的該浮動閘極耦合，該偏移大致等於該第一非 揮發性儲存元件之臨限電壓之表觀變化。 17.如請求項13之非揮發性記憶體系統，其中該第一非揮發 性儲存元件係耦合至一第一字線之一組非揮發性儲存元 件之一部分，該管理電路將該組非揮發性儲存元件程式 化至複數種物理狀態，其中包括該第一程式化狀態該 第二程式化狀態及該第三程式化狀態，該管理電路： 驗證該組中欲程式化至該第一程式化狀態之非揮發性 121182-991001 .doc ^36080 儲存元件是否已達到一對應於該第一程式化狀態之第一 目標位準； 驗證該組中欲程式化至該第二程式化狀態之非揮發性 儲存元件是否已達到一對應於該第二程式化狀態之第二 目標位準，該第二目標位準與該第一目標位準間隔一第 一量； 驗證該組中欲程式化至該第三程式化狀態之非揮發性 儲存元件是否已達到一對應於該第三程式化狀態之第三 目標位準’該第三目標位準與該第二目標位準間隔一第 —里，6亥第一置小於該第一量。 18.如請求項13之非揮發性記憶體系統，其中： 該第一子組物理狀態包括該第一程式化狀態及該第三 程式化狀態；及 該第二子組物理狀態包括該第二程式化狀態及一已擦 除狀態。 19·如請求項18之非揮發性記憶體系統，其中： 該第一程式化狀態毗鄰該已擦除狀態及該第二程式化 狀態；及 s玄第一程式化狀態毗鄰該第一程式化狀態及該第三程 式化狀態。 2〇·如請求項13之非揮發性記憶體系統，其中： 該第二非揮發性儲存元件儲存上頁面資料及下頁面資 料； 響應於該請求讀取該第二非揮發性儲存元件包括讀取 121182-991001.doc 該第二非揮發性儲存元 該第二參考值之該;=上頁面資料； 苐一位準係基於該第二非揮 發性儲存70件之該上頁 非輝 抖而非該下頁面資料；及 =:子組物理狀態對應於錯存該上頁面之第—資料 之該第一非揮發性儲存元件；及 ’ =二子組物理狀態對應於儲存該上頁面之 之S亥第二非揮發性儲存元件。 科 21‘如請求項13之非揮發性記憶體系統，1中· 非揮發性儲存元件儲存-第:邏輯頁面及一第 二邏輯頁面之資料； 弟 該第二非揮發性儲存元件儲存—第三邏輯頁面及 四邏輯頁面之資料； 弟 。在程式化該第二非揮發性儲存元件所储存之該第 輯頁面之該資料之後及在程式化該第二非揮發 件所儲存之該第四邏輯頁面之該資料之前，程式= =非揮發性儲存元件所儲存之該第二邏輯頁面之該資 22.如請求項13之非揮發性記憶體系統，其令·· 該第二 該第一非揮發性儲存元件連接至一第—字線 ό玄弟一非揮發性儲存元件連接至—第二字線 字線毗鄰該第一字線； 其尹程式化連接至該第一字線之非揮發性儲存元件之 資料間始於程式化連接至該第二字線之非揮發性儲存元 件之資料開始之前。 •9· J21182-991001.doc 1336080 23. 如請求項13之非揮發性記憶體系統，其中： 該第一非揮發性儲存元件係一多狀態NAND快閃記憶 體裝置。 24. 如請求項13之非揮發性記憶體系統，其中： 該第一非揮發性儲存元件係一快閃記憶體裝置陣列之 一部分； 該陣列係可自一主機系統移除。 121182-991001.doc 10·