TWI313134B - - Google Patents

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1313134 九、發明說明： 【發明所屬之技術領域】 本發明係有關-種視訊編碼電路系統及其演算法，制是關於一 種多重功能與可擴充性設計之視訊編碼方法及其電路系統。 【先前技術】 ' 常見的多媒體視訊編解瑪技術包含JPEG、mpeg、H. 264等影像Μ 縮標準，其健料_、職顏色赋、取雖，再_換編碼將 原本的空間域資料轉縣鮮域㈣，並進行量化及編碼齡，其中 為了達到即時的視訊效果，轉換編碼的技術乃是整個系統的關鍵之 一，故如何設計出高效能、低功率且低成本的轉換編碼硬體模組一直 是多媒體視訊編解碼系統的重點。 轉換編碼包括JPEG/MPEG系統採用之離散餘弦轉換（Discrete Cosine Transform ’ DCT)及Η. 264，系統採用之整數轉換編碼（Integer Transform Coding)與哈達瑪轉換(Hadamard Transf〇rm)等，而習知之 轉換編碼f職㈣描述如下。以運算最_且制最普遍的離散餘 弦轉換為例，二維NxN離散餘弦轉換之運算式如式（丨）所示： X(u, v) - — c (m)C(v) J] x(i, j) cos I c〇g ( (2;· + 1)νπ) 7V <'=〇 j=〇 V 2iV J ^ 2^V J 、丄） 其中x(i，j)為輸入資料，X(u, v)為輸出結果，，)在㈣時為1/vi， 其餘為1 ’由上式可知二維NxN離散餘弦轉換的運算複雜度為N4個乘 法/加法運算’對-攜帶式電子產品相祕人式系統來說，此運算複 2已超過其所能負擔’為了克服此問題，常見的作法為採用以快速 演算法為基礎的硬體加速器，如發表於IEEETrans. CSVT.，v〇l. 1〇, no. 3, pp. 439-447, APRIL 2000 之“ASimplePr〇cess〇rC〇reDesign for DCT/IDCT”巾使用加法器為主之分散$演算法（Mder based Distributed Arithmetic)，其係將離散餘弦轉換中的内積運算拆解成 位元的連續加法與位移運算，因為可忽略位元值為零的運算，故可提 升離散餘弦轉換的速度，其原理為 N-\ N-\f Wc-\ 4=0

Wc-\( Λ/-1 λ χ· = Σ ECa·^ ·2- k=o V /=〇 J (2) 5 1313134 其中N為内積運算的級數，兄為 处 ^(W〇rd length)，C„k,« L則為輸出結果，接著將上式以血型 ^的值為〇或卜

Wgit，CSD)表示絲示，以、、，數位心_—1 Signed 成如第-圖中的表格，並將表中維以灰==弦轉^例，其可表示 (斜線顯示者為非共用項），存放於項預先計算好 法與位移運算的硬體實現，即可 :後、，責使用，再以-加 存放輸入資料與共用項，加減法器J 所示之電路，暫存器10 (Primary output)結果，即第_暫广$為電路系統的主要輸出 結果再加上或減去第二暫存器16^^往右位移的 可經f工器12選擇··來自於加減法器^暫的輸入來源 及高硬體使用率，但卻在功率 糸統雖然可以達到低成本 大量存取暫存器由於其需要 出率(Throughput rate)太低，導、=運异，以致於資料產 即時編解碼的需求，而提高執率二、用較高的運算頻率才能達到 法滿足低功率消耗的設計規範二=力率消耗呈_^^^ 加，使得整體電路實現變得困寬/。求和内部暫存器的數量也會跟著增 容】低功率的視訊編碼方法及電路系統。 及電路系統，其係藉由提產種低功率的視訊編碼方法 本發明之另一目的係在接i產—1率，使計鼻時間及功率消耗降低。 統，由於存放制項的暫存低成本的視訊編碼方法及電路系 體成本也較少。曰存讀目減少，電路面積變小，故所需之硬 訊:擴充性、可-架樽大小之視 堆積木般’視效能需求平行使用多個電路完 1313134 地由一右移運算（即除以2)恢復’接著再以使用加法器為主之分散式演 算法（Adder-based Distributed Arithmetic)將轉換編碼運算式中的 内積運算拆解成具一級數之加法與位移運算，其運算式如前述之式（2) 所示’以一維8點離散餘弦轉換為例，並假設 {S1，S2，S3，S4，S5，S6，S7，S8}={X0+X7，X1+X6，X2+X5，X3+X4，X0-X7，X1- X6，X2-X5，X3-X4丨’可將拆解結果表示成如下方表一所示之表格，其中 的意義以Y0和Y2為例說明如下： Y0=(S1+S2+S3+S4) 2—1、

Y2=(S1-S4) 2"'+(S2-S3) 2"2+(Sl-S4) 2'3+(Sl-S4) 2'5 +(S2-S3) 2_6+(-Sl+S2-S3+S4) 2'8+(Sl+S2-S3-S4) 2"10+(-Sl+S2-S3+S4) 2m4+(S1+S2-S3-S4) 2—16， 在表一中所代表的涵義即 Y〇KSl+S2+S3+S4)»l、 Y2=(S1-S4)»1+(S2-S3)»2+(S1-S4)»3+(S1-S4)»5 +(S2-S3)»6+(-Sl+S2-S3+S4)»8+(Sl+S2-S3-S4)»l〇+(-Sl +S2-S3+S4)»14+(S1+S2-S3-S4)»16 » 其中’ >>s”代表往右位移s位元。 述之加減法與位移運算可以如第三圖所示之加減法器與位移累 路系統28實現：以—級為—週期，將輸人資料通過加減 哭情應之加減運算後，輸人至—含有加法器34之位移累加 ^週果_彳_赫36巾，再繼續進行 即為輪出資料ί所有級數’而每一週期之運算結果累計值 運算結果的純 ί器32包含兩部分’加法器34負責累加 算並暫存運算結果而。加法器34連接之位移暫存器36則進行位移運 40、隹另外如第四圖所示’在進入位移累加器32之前可先以一補兩非 步㈣輸入位移累加器32之= 使用數個且有複數^九累加商32位移運异造成的精確度損失，並 ”數墙人缺至少-輸出端的多工器38，將輸入端選 8 1313134 擇性地輸出至其輸出端所連接之加減法器30，使各項輸入資料係可分 別致能，整體運算過程更具彈性。 為了增加編碼的資料產出率，轉換編碼運算式可依其運算複雜度 分割為數個子運算式，切割的目的在於使每一 表一

Output 2-丨 2-2 2-3 2"4 2'5 2'6 2'7 2-8 2-9 2-10 2'11 2-12 2-13 2-丨4 2-15 2-'6 Input Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S2 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S3 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S4 Y2 1 0 1 0 1 0 0 N 0 1 0 0 0 N 0 1 S1 0 1 0 0 0 1 0 1 0 1 0 0 0 1 0 1 S2 0 N 0 0 0 N 0 N 0 N 0 0 0 N 0 N S3 N 0 N 0 N 0 0 1 0 N 0 0 0 1 0 N S4 Y4 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S1 N 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S2 N 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S3 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S4 Y6 0 1 0 0 0 1 0 1 0 1 0 0 0 1 0 1 S1 N 0 N 0 N 0 0 1 0 N 0 0 0 1 0 N S2 1 0 1 0 1 0 0 N 0 1 0 0 0 N 0 1 S3 0 N 0 0 0 N 0 N 0 N 0 0 0 N 0 N S4 Y1 1 0 1 1 0 0 1 0 N 0 0 0 1 0 1 0 S5 1 0 0 1 0 1 1 0 1 0 0 0 0 0 1 1 S6 1 0 N 0 0 1 0 0 1 0 0 1 0 0 0 1 S7 0 0 1 0 0 1 0 0 N 0 N N 0 0 0 0 S8 Y3 1 0 0 1 0 1 1 0 1 0 0 0 0 0 1 1 S5 0 0 N 0 0 N 0 0 1 0 1 1 0 0 0 0 S6 N 0 N N 0 0 N 0 1 0 0 0 N 0 N 0 S7 N 0 1 0 0 N 0 0 N 0 0 N 0 0 0 N S8 Y5 1 0 N 0 0 1 0 0 1 0 0 1 0 0 0 1 S5 N 0 N N 0 0 N 0 1 0 0 0 N 0 N 0 S6 0 0 1 0 0 1 0 0 N 0 N N 0 0 0 0 S7 1 0 0 1 0 1 1 0 1 0 0 0 0 0 1 1 S8 9 1313134 Y7 0 0 1 0 0 1 0 0 N 0 N N 0 0 0 0 S5 N 0 1 0 0 N 0 0 N 0 0 N 0 0 0 N S6 1 0 0 1 0 1 1 0 1 0 0 0 0 0 1 1 S7 N 0 N N 0 0 N 0 1 0 0 0 N 0 N 0 S8 子運算式以平行運算之方式加速轉換編碼運算，切割時盡量使每個子 運算式具有相近的計算量，表二為一切割之實施例，圖中係以虛線代 表切割的動作。 表二

Output r丨 2'2 2-3 2-4 2-5 2'6 T1 J8 2-9 2-10 2·" 2-12 2-13 2-14 2-丨5 2-16 Input Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S2 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S3 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S4 Y2 1 0 1 0 1 0 0 N 0 1 0 0 0 N 0 1 S1 0 1 0 0 0 1 0 1 0 1 0 0 0 1 0 1 S2 0 N 0 0 0 N 0 N 0 N 0 0 0 N 0 N S3 N 0 N 0 N 0 0 1 0 N 0 0 0 1 0 N S4 Y4 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S1 N 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S2 N 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S3 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S4 Y6 0 1 0 0 0 1 0 1 0 1 0 0 0 1 0 1 S1 N 0 N 0 N 0 0 1 0 N 0 0 0 1 0 N S2 1 0 1 0 1 0 0 N 0 1 0 0 0 N 0 1 S3 0 N 0 0 0 N 0 N 0 N 0 0 0 N 0 N S4 Y1 1 0 1 1 0 0 1 0 N 0 0 0 1 0 1 0 S5 1 0 0 1 0 1 1 0 1 0 0 0 0 0 1 1 S6 1 0 N 0 0 1 0 0 1 0 0 1 0 0 0 1 S7 0 0 1 0 0 1 0 0 N 0 N N 0 0 0 0 S8 Y3 1 0 0 1 0 1 1 0 1 0 0 0 0 0 1 1 S5 0 0 N 0 0 N 0 0 1 0 1 1 0 0 0 0 S6 N 0 N N 0 0 N 0 1 0 0 0 N 0 N 0 S7 N 0 1 0 0 N 0 0 N 0 0 N 0 0 0 N S8 10 1313134

而n Y5及♦一Γ 時間，Y2、Y6各需9個週期， h 各而要11個週期計算，因此我們將Y〇盥Y2_

j-子運异式’ Υ4與Υ6、η、γ3、γ5及 子C 並如紅圖所示使用_電路系統28計算γ〇與運鼻式: 仃计异γ4與Y6，另四個電路系統沈平行計算H ,月統28平 m統的輸出端以-暫存器(圖中未示)匯整子運算式的:出ΐ :算=上=運算縮短在u個週期内完成，故只= 先經位移至同—級^奸，，綺不a級數的輸人資料更可 可以18 异，進一步地節省運算時間，換算之後

每z達到CIF每秒3〇張或是以41· 48 MHz達到720p HD 母私30張的即時編碼需求；此外， 〇P 的運算並_電_ 28完成=、= =、， 或是以18:此:割，例可以47· 10 MHz達到108(H HD每秒30張 質棹準。由ί Γ f ]數位劇院(dlgltal Ci_)每秒3◦張的高書 且看出’ #運算式蝴得越細，編㈣就越高: :3加對外與錢連結所需之暫存器 積木般視效能需求平行使衫個㈣1趣$故在*構上可如堆 有相當高的彈性與規;轉換，使本發明在使用上具 地存重要^色在於其運算雜不f暫存某辦懸或反覆 存i r 母一電路系統28僅需一個位移暫存哭36，可大p r 存放中間項之暫存器，使硬體成 W J6 了大中田即省 1313134

下降’電路面積減少，與習知技術相比 表三 本發明之視訊編 應用 CIF(352x288, 4:2:0, 30fps)@ 9.13 MHz 4CIF(704x576, 4:2:0, 30fps)@ 18.25 MHz or 720p HD(1280x720, 4:2:0, 30fps)@ 41.48 MHz

Y4 + Y6 (2'*~2'5)

1080i HD (1920x1088, 4:2:0， 30fps)@47_10MHz or Y3(2'1~2'7)

digital cinema (4096x2048, 4:2:0, 30fps)@l 88.75MHz 碼電路系統可減少34%的面積成本，所* 而降低面積大小纽得魏貞載電容t ^數量也節省了现， 計算量方面，本發明之視訊編碼方^㈣較省的神消耗。在 因此有相對較高的資料產出率 ^白知方法節省了 48%的週期數， 耻丨七机硐石馬應用。 ，-W 另外，本發明更針對降低功 一 ，由於視訊編碼的過裎 〃 /肖耗的部分提供一動態監控計算方 吊將相鄰兩畫面(Frame)的差值編碼，故轉 更適用於高階多媒體視訊編碼應用°。十算時間與功率消耗得以降低，也 法 12 1313134 換編碼運算式的輸入資料多丰 算資料未使用到所有到低位元部分，當電路系統中運 閉，以節省功不影響運算結果的部分電路關 測邏輯電路自動地偵測運算動態監控計算方法係以-偵 該使用多少資料頻寬，所需開啟的位元數’動態地決定 ::電路，其中可選擇關閉的部分電路係4位元、8位元、J = 算方=數均可單獨開啟_閉，當電路切割得越細，動態監控ί 控制騎造成的功率消耗也會越^而’偵測邏輯電路與資料進出 低位電路之—實_ ’其储運算電路切分為 八帝々^ '、呵位元部分電路64 ’低位元部分電路與高位元部 i進入處^位(贿7)的進位電路7G，當侧電路。60判斷 之輸人鼓林絲«制運算結料，資料 ==器62便關閉高位元部分電路64的輸入，使其不做果充字電動= 中68補償正確的正負號輸出’可節省加減法器電路 二==部份的功率消耗。第七圖為資料進出控制器之一實施例，盆 以'二Si氧半導體(。1〇_侧電路作為控制電路52，並 =M〇=路5_之P型金氧半導體(_及《金氧半 =體(,_S)作為局部電路的關，串接於—提昇電路與—下拉電路之 = 及第九圖則為控制電路之另二種實施例，分別為以至少一 成，控制電路、以及由至少-及間56所組成之控制電路 —5 至）一互補式電晶體導通邏輯（complementary =s-tr^nslstQr lQgi(：)組成。第十圖為符號延伸補償^之―實施例， 57為域元件，其輸出來源可選擇自運算電路的輸出或 疋由偵測邏輯電路提供的控制訊號以做為符號延伸補償之用。第十一 圖與第十二關為符號延伸補之另二種實關，分別為以或間58 ^组成之符號延伸補償器、以及由互補式電晶體導通邏輯⑽所 付號延伸補償器。 13 如3134 性，法善_資料中的相關 響運算結果的部分電路結=閉不影 電路系統達到低功率高效能之目的。 料桃’使視訊編碼 為更進-步降低運算電路的功率消耗，本發 制方法’以控制輸入資料進入運算電 1率抑 ，入運算電路，以避免由暫】運==穩 功率消耗。第十三圖為-虛功率抑制電路之亍無明的轉態 入電路的時間，使資料訊號進入穩態後再装延遲:料進 達到穩態的資料不會肩TM路，藉 A ’使付尚未 無謂的轉態功率消耗。 猎由排除«的《訊號，消除 並本發明所提出之視訊編碼方法躲合了可提高資料產出率 方法與虛功率抑制方法，使本發明耗的動紅控計算 r優點加並提出—種實現地見訊編碼‘電=設ΐ成 架構的電路系統來加速轉換編碼運算式的運算^且= 以上所述之實施例僅係為說明本發明之技術思 ==項技藝之人士能夠瞭解本發明之内容軸實施’’ =之限疋本發明之專利範圍，即Α凡依本發賴揭示二不此 ^化或修飾，仍應涵蓋在本發明之專利範圍内。乍之均 【圖式簡單說明】 ί - ξ ίf知之以加法及位移絲—維8點離散餘_換之表示θ 第一圖為習知之轉換編碼電路系統示意圓。 圖。 ，三圖為本發明之視訊編碼電路㈣—實施例之示意圖。 ㈣圓為本發明之視訊編碼電路系統另—實施例之示意圖。 弟五圖為本發明之視訊編碼電路細平行架構—實施例示意圖。 14 1313134 第六圖為本發明之動態監控計算電路一實施例示意圖。 第七圖為本發明之動態監控計算電路之資料進出控制器以時脈互補 氧半導體實現控制電路之結構示意圖。 ^ f八圖為本發明之動態監控計算電路之資料進出控制器另一實施例示 意圖。 、 =九圖為本發明之動態監控計算電路之資料進出控制器另—實施 意圖。 】不 ^圖為本她編控物私朦伸繼之—實施例示

第:-圖為本發明之動態缝計算電路之符號延伸補償器另 一實施例 第十二圖為本發明之動態監控計算電路 示意圖。 之符號延伸補償器另 —實施例 第十二圖為本發明之虛功率抑制 【主要元件符號說明】 10暫存器 12多工器

電路—實施例之示意圖 14第一暫存器 16第二暫存器 18位移器 20加減法器 28電路系統 30加減法器 32位移累加器 34加法器 36位移暫存器 38多工器 40補零裝置 偵測邏輯電路 15 1313134 52控制電路 54暫存器 56及閘 57多工器 58或閘 59互補式電晶體導通邏輯 60偵測電路 62資料進出控制器 64 高位元部分電路 66低位元部分電路 68符號延伸補償器 70 進位電路 72暫存器

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Claims (1)

1313134 十、申請專利範圍 月日修正替換頁: 修正本 卜-種多重捕射擴紐料之觀編碼方法 ⑷將視訊闕嫌崎物魏讀爾^^ ⑹將該運算式的_運算拆解成具—級數之加減法與位移運算； (C)切割該運算式成數個子運算式； /(d)以該錄之-級為-棚，將輸人資料通過加減法器及位移累加器進 行對應於該子運算式的該加減法與位移運算；以及 (e)重覆轉⑷並⑽轉帛減累計每_級之運算結果，直到完成所 有該級數與所有該子運算式，最後之累計值即為輸出資料。 2、如申料利細第1項所述之視訊編财法，其巾婦換編碼運算式可 為' 維或維運算式。 3、 如申睛專利範圍第2項所述之視訊編碼方法，其中該轉換編碼運算式係 離散餘弦轉換（Discrete Cosine Transform)、整數轉換編碼（Integer Transform Coding)或哈達瑪轉換（Hadainard Transf〇rm)。 4、 如申請專利範圍第丨項所述之視鶴碼方法，其巾雜數讀位數字系 統表示後可使用標準正負號數位(Can〇nicai Signed j^git，CSD)表示法表 示。 5、 如申請專利範圍第1項所述之視訊編碼方法，其中該係數以數位數字系 統表示後可乘上VI以減少計算量。 6、 如申請專利範圍第1項所述之視訊編碼方法，其中該步驟(b)之内積拆 解係以使用加法器為主之分散式演算法（Adder_based Distributed Arithmetic)進行運算。 7、 如申請專利範圍第6項所述之視訊編碼方法，其中該使用加法器為主之 分散式演算法之運算式為如％·/，省系〆)♦贫gcj'p (=0 i=o V Λ=0 / k-o V i=〇 J ， 其中該N為該内積運算的階數，該Xi為輸入資料，該Ci為係數’該Wc為該 C〖的字長(Word length)，該Cu代表該G的第k位元值，而該1則為輸出 資料。 8、 如申請專利範圍第1項所述之視訊編碼方法，其中該運算式的切割可使 每一該子運算式具有相近的運算量。 17 1313134 修正本 9、 如中請專利範圍第1項所述之視訊編碼方法，其中該步驟(d)中在進入 該位移累加器之前可先進行補零(Zero-padding)步驟，以增加精確度。 10、 如申請專利範圍第1項所述之視訊編碼方法，其中該輸入資料係可分 別致能。 ’ 11、 如申請專利範圍第1項所述之視訊編碼方法，其中不同該級數之輸入 資料可再位移至同一級數，以合併計算減少該週期數。 12、 如申請專利範圍第丨項所述之視訊編碼方法，更包括一以暫存器匯整 該子運算式輸出資料之步驟。 13、 如申請專利範圍第丨項所述之視訊編碼方法，更包括一動態監控計算 步驟，其係以一偵測訊號偵測運算所需之位元數，動態地決定使用多少資 料頻寬，並關閉不需使用之部分電路。 14、 如申請專利範圍第13項所述之視訊編碼方法，其中選擇的該位元 數可為4位元、8位元或12位元。 15、 如憎專利細第13項所述之視識碼方法，其巾所有該 單獨開啟或關閉。 16二如申請專利綱第13項所狀視訊編碼方法，其中㈣之該部分電路 係直接以符號延伸補償賴償其輸A，以節省功率消耗。 請專利第丨項所述之視訊編碼方法，更包括—虛功率抑制步 :韓!=該輸入資料進行該加減法與位移運算之時間，使該輸入資料 2麵後才進行該加減法與位移運算，以避免因暫態造成之轉態功率消 17賴叙觀編碼紐，其_雜卩制步驟 端控制訊號升降的時間，以消除轉態功率消耗。 、-種應聽概編歇虛神抑财法， 料，行對應於轉換編碼運算式之力姻算的時二 峨算，以避免因暫態造成之轉態功率消耗。 訊編瑪之轉換設計之視訊編碼電路系統’其輸入資料係視 ° 、運算式的輸入，而該轉換編碼運算式之内積運装传抵敵 成加減法與位移運算，並經切割成數個子運算式，因此可藉由同時使用多 修正本 1313134 個平行之電路系統完成該數個子運算式以增加產出率，該視訊編碼電路系 統包括： 至少一加減法器，對該輸入資料進行該加減法運算；以及 一位移累加器，連接至一該加減法器，對該輸入資料進行該位 並累計每次的運算結果。 2卜如_請專利細第2G項所述之視訊編碼電路系統，其巾該位移累加器 係包括-累加每次之該運算結果的加法器，以及—連接至該加法器，、㈣ 進行該位移運算並暫存該運算結果之位移暫存器。 22、如申請專利範圍第2〇項所述之視訊編碼電路系統，更包含數個多工器， 其係具有複細輸人端及至少-輸M，並將該複數個輸人端選擇性地輸 出至該輸出端所連接之該加減法器。 ^、如申料機_ 項所狀視訊編魏路纽，其巾轉換編碼運 算式可為一維或二維運算式。 24、如中請專利範M 23獅狀觀編碼電路线，其巾轉換編碼運 算式係離散餘弦轉換(Discrete Cosine Transform)、整數轉換編碼 (Integer Transform Coding)或哈達瑪轉換(Hadainard TransfOTn〇。 25如申吻專利範圍第2〇項所述之視訊編碼電路系統，更包括一補零裝置， 其係位於該位移累加器前方，將輸入該位移累加器之資料補零。 26、如申請專利範圍第2〇項所述之視訊編碼電路系統，其中該輸入資料係 可分別致能。 27如申^專利範圍第2〇項所述之視訊編碼電路系統，其中該數個子運算 式所對應之多個平行電路祕的輸Λ端，可連接至—暫存^，以匯整該數 個子運算式之輸出資料。 28三如申請專利範圍第2Q項所述之視訊編碼電路系統，更包括一動態監控 計算電路，其係包括—_邏輯電路，偵測運算所需之位元數，動態地決 定使用多少資料頻寬，以及-控制電路，依偵測結果關閉該加減法器不需 使用之部分電路。 29如申吻專利範圍第28項所述之視訊編碼電路系統，其中選擇關閉的該 部分電路可為4位元、8位元或12位元。 1313134 修正本 3〇、如申請專利範圍第28項所述之視訊編碼電路系統，其中所有該位_ 均可單獨開啟或關閉。 70數 31、如申請專利範圍第28項所述之視訊編碼電路系統，其中該栌制電路係 一時脈互補金氧半導體(Clocked-CMOS)·，其係以一對受該^測電 路控制之P型金氧半導體(PM0S)與N型金氧半導體⑽⑹作為開關，並串 接於一提昇（PuU-up)電路與一下拉(PuH-down)電路之間。 32 '如申請專利範圍_ 28項所述之視訊編碼電路系統，其中該控制電路 一由至少一暫存器所組成之電路。 ’、 33、如申請專利綱第28項所述之視訊編碼電路系統，其中該 —由至少一及閘所組成之電路。 电w 34營如中料利細第28項賴之視韻碼魏祕，更包括—符號延伸 ，償器，受該铜邏輯電路控制，用以補償關之該部分電路 ==請專利範圍第28項所述之視訊編碼電路系統，其中該部分電路係 问位兀分（most significant part)電路。 ’、 36:如中請補細第35衡述之視職碼電路纽，更包括 =2eaSt 電路與1 ⑼位元部分電路間進位(carry) 3出範圍第28項所述之視鶴碼電路核，更包括數個資料進 出控制器，控制該部分電路的資料輸入。 付進 3升821請專利範圍第2(3項所述之視訊編碼電路系統，更包括，制W 2之電路’其係連接至-侧電路之輸出，控制 麵之時間，以消除轉態功率消耗。 4人貝科進入6亥加減 =如申請專利範圍第38項所述之視 降之電路可由暫存驗成。 1路系統’其中該控制訊號升 述之視訊編碼電路系統’其中該符號延伸補 42、如申請專糊㈣嫩之細碼電彻，其懷號延伸補 20 修正本 1313134 償器係由至少一互補式電晶體導通邏輯(complementary pass-transistor logic)所組成。 21