1288418 九、發明說明： 【發明所屬之技術領域】· 本發明係一種電壓訊號産生電路，尤指一種應用於電腦主 機板記憶體之電壓訊號産生電路。 • 【先前技術】 南級配置與電源介面（Advanced Configuration and Power Interface，ACPI)允許用戶藉由用戶設置使電腦進入不同狀態 模式，以達節能及保護電腦之目的。 ACPI存在以下幾種狀態模式：s〇(正常），所有設備全開， _ 應用程式可正常執行，設備有自己之狀態，不需用該設備時， 該設備可進入其他工作狀態；S3係我們熟悉之STR( Suspend to RAM) ’此狀態下除記憶體外所有部件均停止工作，記憶體之 内容由硬體設備來維護，此爲一種常用省電狀態；S5(關機）， 即所有設備全部關閉。 我們最常用之狀態係S3，即Suspend to RAM(掛起至記憶 體），簡稱STR，STR之功能係把系統之運行資料保存至記憶 體。在STR狀態下，電源仍要繼續爲記憶體等必要設備供電， 以確保資料不丟失，而其他設備則均處於關閉狀態，系統之耗 齡電量極低。按下Power按鈕（主機電源開關），系統即被喚醒， 從記憶體中快速讀取資料並恢復到STR之前之工作狀態。 爲了實現S3之功能，必須有相應之記憶體電壓訊號產生電 路來産生記憶體電壓，即記憶體電壓（2.6V—STR)訊號産生 電路與系統之正常運行密切相關。 請參閱第一圖，習知技術之記憶體電壓訊號産生電路包括 一控制模组10、一第一電壓訊號産生電路12及一第二電壓訊號 産生電路14。該控制模組1〇控制該第一電壓訊號産生電路12 及該第二電暴訊號産生電路14之工作狀態，以使在不同之狀態 模式下選擇其中之一電路産生該記憶體電壓訊號輸出。 该控制模組10包括一第一開關電晶體Q11’、一第二開關電 6 1288418 晶體Q12’及複數電阻元件。該第一開關電晶體Q11，之基極經一 電阻R5’接至備用電壓3.3VSB，其射極經一電阻R6,接至第一 電壓控制訊號源SLP4JL，其集極與該第二開關電晶體q12，之 基極相連並經一電阻R7’接至備用電壓5VSB。該第二開關電晶 ， 體Q12’之射極接至第二電壓控制訊號源ATXPOK(主機板電源 輸出h其集極經一電阻R8,接至備用電壓5VSB。該第一電壓 控制ifl號源SLP4-L來自南橋晶片；ACPI之幾種狀態模式下， 該第一電壓控制訊號源SLP4JL之狀態如下：SO狀態，分爲主 機板電源輸出前（Before ATXPOK )及主機板電源輸出後(After 馨 ATXP0K)兩狀態，其過程係一瞬態過程，在此兩狀態下該第 一電壓控制訊號源SLP4JL均爲高電平，S3狀態時該第一電壓 控制訊號源SLP4JL爲高電平，S5狀態時該第一電壓控制訊號 源SLP4JL爲低電平。該第二電壓控制訊號源ATXP0K直接來 自電腦主機板，該第二電壓控制訊號源ΑΓΧΡΟΚ只有在S0狀態 之主機板電源輸出後爲高電平，其餘狀態爲低電平。在該記憶 體電壓訊號産生電路中，由該第一電壓控制訊號源SLP4JL及 該第二電壓控制訊號源ΑΓΧΡΟΚ控制時序。 該第一電壓訊號産生電路12包括一 1C(積體電路)電壓産生 $ 電路’該1C電壓産生電路恒輸出備用電壓2.6VSB，由於業界 公知’爲了使表達清晰，該圖中省略該部分電路，只顯示輸出 備用電壓2.6VSB。該電路還包括一p-MOS開關電晶體Q3,，該 P-MOS開關電晶體Q3’之汲極即爲該記憶體電壓訊號産生電 路之輸出記憶體電壓2.6V_STR。該P-MOS開關電晶體Q3,之源 極接至該備用電壓2.6VSB，其閘極與該第二開關電晶體Q12, 之集極相連於控制點A，，由控制點A，之電平高低來控制該第一 電壓訊號産生電路12及該第二電壓訊號産生電路14之工作狀 態。當點A’爲低電平時，該p-MOS開關電晶體Q3,導通，則該 第一電壓訊號産生電路12處於工作狀態並由該備用電壓 2.6VSB經由該Ρ-MOS開關電晶體Q3,産生該記憶體電壓 7 1288418 2.6V—STR ;當控制點A’爲高電平時，該Ρ-MOS開關電晶體Q3, 戴止，該第一電壓訊號産生電路12不工作，此時該第二電壓訊 號産生電路14在S 0主機板電源輸出後處於工作狀態而產生該 記憶體電壓2.6V_STR。 • 該第二電壓訊號産生電路14包括一運算放大器u，、一第一 N-MOS電晶體Q1’、一第二N-MOS電晶體Q5,、一第三開關電 ’ 晶體、一第四開關電晶體Q14’及複數電阻元件。該運算 放大器U’之工作電壓爲系統電壓VCC+12V，其同相輸入端經 一電阻R1’耦合至參考電壓2.6VSB，該參考電壓2.6VSB來自該 φ 第一電壓訊號産生電路U中積體電路之輸出，其反相輸入端與 該第一N_MOS電晶體Q1’之源極相連，該運算放大器u，之輸 出經一補償電阻R2’與該第一 N_MOS電晶體Q1，之源極相連， 該第一N-MOS電晶體Q1’之汲極即爲該記憶體電壓訊號産生 電路之輸出，即記憶體電壓2.6V_STR。該運算放大器u，與該 記憶體電壓2.6V一STR經由該第一 N-MOS電晶體Q1，構成負反 饋電路，以使輸出電壓恒定。該第二N-MOS電晶體〇5，之汲極 接至系統電壓VCC3V，其閘極接至該運算放大器u，之輸出， 其源極與該第一N-MOS電晶體Q1，之源極相連，由該第一 N-MOS電晶體Q Γ及該第二N-MOS電晶體Q5 ’之通斷來共同決 _ 定該第二電壓訊號産生電路14之工作狀態，在兩者均導通之情 況下’该第一電壓訊號産生電路14處於工作狀態，由系統電壓 VCC3V作爲輸入電壓産生該記憶體電壓訊號産生電路之記憶 體電壓2.6V—STR。該第三開關電晶體Q13,之基極經一電阻R9, 與該控制模組10相連於該控制點A’，其射極接地，其集極與該 第四開關電晶體Q14’之基極相連並經一電阻R10’接至備用電 壓5VSB。該第四開關電晶體Q14’之射極接地，集極與該第一 N-M0S電晶體Q1’之閘極相連，該閘極經一電阻R3,接至系統 電壓VCC+12V，該閘極還經一分壓電阻R4’接地，該控制點A， 之電平狀態決定該第一N-M0S電晶體Q1’之通斷，即當控制點 8 1288418 A爲t§j電平時，該第一n-MOS電晶體Ql’導通，反之，該第一 N-MOS電晶體Q1，戴止。 該備用電壓5VSB、3.3VSB及2.6VSB在任何狀態下恒存在 且均爲高電平，該系統電壓VCC+12V和VCC3V只有在正常工 • 作狀態下爲高電平，且當該第二電壓控制訊號源ATXPOK爲高 電平時，該系統電壓VCC+12V及VCC3V定爲高電平。 • 該記憶體電壓訊號産生電路之工作過程如下： S5狀態時，該系統電壓VCC+12V及VCC3V、該第一電壓 控制訊號源SLP4JL及該第二電壓控制訊號源ATXPOK均爲低 鲁電平，該控制模組10中之第一開關電晶體Q11，導通，第二開關 電晶體Q12’截止，則控制點A，爲高電平。此時對於該第一電壓 訊號産生電路12,由於P-MOS開關電晶體Q3,之GS電壓爲正， 故該P-MOS開關電晶體Q3,不導通；對於該第二電壓訊號産生 電路14，由於系統電壓VCC+12V及VCC3V均爲低電平，故該 運算放大器U’失去工作電壓，該第二N-MOS電晶體Q5,不導 通，故該第二電壓訊號産生電路14亦不提供輸出電壓，即關機 狀態時沒有記憶體電壓輸出。 SO (Before ΑΓΧΡΟΚ)狀態時，第二電壓控制訊號源 ATXPOK、系統電壓VCC+12V及VCC3V爲低電平，該第一電 • 壓控制訊號源SLP4JL爲高電平，則該第一開關電晶體Q11’截 止，第二開關電晶體Q12,導通，此時控制點A’爲低電平，則該 P-MOS開關電晶體Q3’之GS電壓爲負，故導通。由於此處該 P-MOS開關電晶體Q3’工作在開關區，故2.6VSB電壓路經它之 壓降很小，可以忽略不記，此時該第一電壓訊號産生電路12 處於工作狀態，備用電壓2.6VSB經由該P-MOS開關電晶體Q3’ 産生記憶體電壓2.6V_STR ;該第二電壓訊號産生電路14分析 過程同S5狀態。
SO (After ATXPOK)狀態時，第一電壓控制訊號源 SLP4JL、第二電壓控制訊號源ATXPOK、系統電壓VCC+12V 9 1288418 及VCC3V均爲高電平，此時同上分析知點A，爲高電平，赵 P-MOS開關電晶體〇3,不導通，第一電壓訊號産生電路12不提 ，，憶體電壓輸出；對於第二電壓訊號産生電路14，由於點A， 爲高電平，故該第三開關電晶體〇13,導通，第四開關電晶體 Q14’戴止，則該第一队M0S電晶體Q1，之⑺電壓爲正，故導 通，此，第二N-MOS電晶體Q5,也導通，就由系統電壓VCC3v • 經由δ玄第一 N-MOS電晶體Q5 ’及該第一 N-MOS電晶體Q1，産生 記憶體電壓2.6V_STR。 S3狀態，電路工作原理與s〇(BeforeATXp〇K)狀態相同。 • 該電腦記憶體電壓訊號産生電路雖能實現電路功能，但是 所用元件較多，電路連接複雜，成本較高。 因是，實有必要對習知之記憶體電壓訊號產生電路加以改 進，以消除上述缺失。 【發明内容】 —鑒於以上内容，有必要對習知記憶體電壓訊號産生電路進 行優化以求在記憶體電壓訊號産生電路之製造成本及品質之 間找到一個平衡點。 一種記憶體電壓訊號産生電路，包括一第一控制模組、一 瞻 核心電路及一第二控制模組，該第一控制模組、第二控制模組 及核心電路中之開關元件共同控制來擇一選擇核心電路中之 兩輸入電麼以實現電路功能。該核心電路包括一運算放大器、 二第一N-MOS電晶體、一第二n-MOS電晶體、一開關元件及 複數電阻元件。該運算放大器之輸出經一電阻元件與該記憶體 電壓訊號産生電路之輸出相連，其反相輸入端與該記憶體電壓 訊號産生電路之輸出相連，其同相輸入端經由一電阻耦合至一 參考電壓，並經由另一電阻接地，該同相輸入端亦與該第二控 制模組相連。該第一N-MOS電晶體之源極與該運算放大器之 反相輸入端相接，其閘極與該運算放大器之輸出相連，汲；^與 該第二N-MOS電晶體之沒極相連並經由該開關元件接至其申 Ί288418 一輸入電壓。該第二N_M0S電晶體源極接至另一輸入電壓， 其閘極與該第一控制模組相連。 相較習知技術，本發明記憶體電壓訊號産生電路結構清 晰，習知技術中之2.6VSB 1C電壓産生電路完全被去掉。本發 明在實現電路功能情況下，藉由減少電路數目及控制元件，降 低了記憶體電壓訊號産生電路之製造成本。 【實施方式】 請參閱第二圖，本發明較佳實施方式之記憶體電壓訊號産 生電路包括一第一控制模組2〇、一核心電路22及一第二控制模 ，組24。該第一控制模組2〇、第二控制模組24及核心電路22中之 開關元件共同控制以實現該記憶體電壓訊號産生電路之功能。 一該第一控制模組20包括一第一開關電晶體Q21及複數電阻 元件。該第一開關電晶體Q21之基極經由分壓電阻R2接至備用 電麗3VSB，經由分壓電阻r3接地，其射極接至第二電壓控制 訊號源ΑΓΧΡΟΚ，其集極經一電阻ri接至系統電壓 VCC12V。該第二電壓控制訊號源4乃〇>沉來自電腦主機板且 只在S0狀態之該主機板電源輸出後爲高電平，其餘狀態爲低電 平。 該核心電路22包括一運算放大器u、一第一N-M0S電晶 體Q2、一第二N-M0S電晶體Q22、複數電阻元件及複數開關 元件。其中該核心電路22中之開關元件又包括一第一開關二極 體D1、一第二開關二極體D2和一第三開關二極體D3。該第一 N-M0S電晶體Q2之源極爲該記憶體電壓訊號産生電路之輸 出，即記憶體電壓2.6V—STR，其閘極與該運算放大器u之輸出 相連，其汲極與該第二N-M0S電晶體〇22之汲極相連並經由該 第一開關二極體D1之陰極接至備用電壓3VSB。該第二N-M0S 電晶體Q22之源極接系統電壓VCC3V;其閘極與該第一開關電 晶體Q21之集極相連於控制點A，由控制點A之電平狀態來決 定該第二N-M0S電晶體Q22之通斷，進而決定是否由系&電壓 11 Γ288418 VCC3V來提供整個電路之輸入電壓，即該第一控制模組2〇用 以控制該第二N-MOS電晶體Q22之通斷。該運算放大器u之工 作電壓由備用電壓5VSB經該第二開關二極體D2或者由系統 電壓VCC12V經該第三開關二極體D3擇一控制，即當系統電壓 . VCC12V爲低電平時，由備用電壓5VSB經該第二開關二極體 D2提供；當系統電壓VCC12V爲高電平時，該第二開關二極體 • D2截止，由系統電壓VCC12V經該第三開關二極體D3提供該
運算放大器U之工作電壓。該運算放大器u之輸出經由一補償 電阻R4與該記憶體電壓訊號産生電路之輸出記憶體電壓 鲁 2.6V—STR相連，其反相輸入端與該輸出記憶體電壓26V_STR 相連組成負反饋電路以穩定輸出，其同相輸入端經由一分壓電 阻R5耦合至參考電壓3VSB，該參考電壓3VSB經由電阻R5、 R6接地。 該第二控制模組24係用以控制是否把該參考電壓3 VSB提 供給該運算放大器U。該第二控制模組24包括一第二開關電晶 體Q23、一第三N-MOS電晶體Ml、電阻R7和電阻R8。該第二 開關電晶體Q23之基極經電阻R7耦合至備用電壓5VSB並與該 第三N-MOS電晶體]^1之汲極相連，其射極接地，集極與該運 算放大器ϋ之同相輸入端相連於點D。該第三n_m〇S電晶體Ml 矚 之源極接地，其閘極接至第一電壓控制訊號源SLP4_L，其閘 極還經由一上拉電阻R8與備用電壓5VSB相連，以保證當該第 一電壓控制訊號源SLP4JL爲高電平時，驅動該第三N-MOS電 晶體Ml恒成功。該第一電壓控制訊號源SLP4_l來自南橋晶 片。ACPI模式下，該第一電壓控制訊號源slP4_L電壓控制訊 號源狀態分別如下：SO狀態時，分爲主機板電源輸出前（Before ATXPOK)及主機板電源輸出後（以如atxpok)兩狀態， 其過程係一瞬態過程，在這兩個過程中該第一電壓控制訊號源 SLP4_L均爲高電平，S3時該第一電壓控制訊號源SLP4JL爲高 電平，S5時該第一電壓控制訊號源slP4_L.低電平。在該優 12 1288418 化記憶體電壓訊號産生電路令，亦藉由該第一電壓制 SLP4一L和該第二電壓控制訊號源Ατχρ〇κ以控制^序。° — 該優化記憶體電壓訊號産生電路之工作原理爲： 該記憶體電壓訊號産生電路係用以産生^憶體電壓 2.6V_STR。爲了實現S3之功能，該記憶體電壓2.6v §TR應藉 由系統電壓VCC3V或者備用電壓3VSB産生，要求在一5〇主^^ 電源輸出後即正常工作狀態下，該記憶體電壓26V STR應藉 由β玄糸統電壓VCC3V産生，而在S3狀態下，該記惊體電壓 2.6V_STR應藉由該備用電壓3VSB産生。 … 該優化記憶體電壓訊號產生電路之工作過程如下： 該備用電壓5VSB和3VSB在任何狀態下都爲高電平，該系 統電壓VCC+12V及VCC3V只有在正常工作狀態下爲高^ 平，且該第二電壓控制訊號源ΑΓΧΡΟΚ爲高電平3^，該系統電 壓VCC+12V及VCC3V定爲高電平。 ~ S5狀態時，該系統電壓VCC12V及VCC3V、該第一電壓控 制訊號源SLP4JL和該第二電塵控制訊號源αγχροκ均爲低電 平，則該第一開關電晶體Q21導通，控制點a爲低電平，該第 二N-MOS電晶體Q22之GS電壓爲負，故該第二n-MOS電晶體 Q22截止；該第三N-MOS電晶體Ml之GS電壓爲零，故該第三 N-MOS電晶體Ml也截止，則第二開關電晶體Q23導通，d點爲 低電平。此時該運算放大器U之參考電壓爲低電平，該第一 N-MOS電晶體Q2之GS電壓爲零，故Q2截止，則該記憶體電壓 訊號産生電路之輸出爲低電平，即關機狀態下沒有記憶體電壓 輸出。
SO (Before ATXPOK)狀態時，該第二電壓控制訊號源 ATXPOK、系統電壓VCC12V及VCC3V仍爲低電平，該第一電 壓控制訊號源SLP4JL爲高電平，此時A點爲低電平，則該第二 N-MOS電晶體Q22之GS電壓爲負，故截止；由於該第一電壓 控制訊號源SLP4-L爲高電平，則該第三n-MOS電晶體Ml之GS 13 Ί288418 電堡爲正’故導通’則該第二開關電晶體Q23截止，D點爲高 電平，該第一N-MOS電晶體Q2之GS電壓爲正，故導通。此時 備用電壓3VSB經由該第一開關二極體D1及該第一N-MOS電 晶體Q2産生該記憶體電壓訊號産生電路之輸出記憶體電壓 ^ 2.6V—STR。 一
SO (After ATXPOK)狀態時，該第一電壓控制訊號源 - SLP4JL、第二電壓控制訊號源ATXPOK、系統電壓VCC12V 及VCC3 V均爲高電平，此時控制點A爲高電平，該第二N_M〇s 電晶體Q22之GS電壓爲正，故導通；由於SLP4-L爲高電平， • 故該第三N-MOS電晶體Ml之GS電壓爲正，故導通，則該第二 開關電晶體Q23截止，D點爲高電平，則該第一n_MOS電晶體 Q2之GS電壓爲正，故導通。由於此時系統電壓vcc3v爲高電 平，該第一開關二極體D1截止，故該系統電壓VCC3V藉由該 第二N-MOS電晶體Q22遮罩掉該備用電壓3VSB。此時就由該 系統電壓VCC3V經由該第二N-MOS電晶體Q22及該第一 N-MOS電晶體Q2産生該記憶體電壓訊號産生電路之輸出記憶 體電壓 2.6V_STR。 " S3狀態，該記憶體電壓訊號産生電路之工作過程與邓 · ( Before ATXPOK )狀態相同。 综上所述，本發明符合發明專利要件，爰依法提出專利申 請。巧，以上所述者僅係本發明之較佳實施方式，舉凡熟悉本 案技藝之人士’在爰依本發明精神所作之等效修飾或變化，皆 應涵蓋於以下之申請專利範圍内。 【圖式簡單說明】 ，一圖係習知技術之記憶體電壓訊號產生電路。 第二圖係本發明較佳實施方式之記憶體電壓訊號產生電 路。 【主要元件符號說明】 14 1288418 第一控制模組 20 核心電路" 22 第二控制模組 24 第一開關二極體 D1 第二開關二極體 D2 第三開關二極體 D3 運算放大器 U 第一開關電晶體 Q21 第二開關電晶體 Q23 第一 N-MOS電晶體 Q2 第二N-MOS電晶體Q22 第三N-MOS電晶體 Ml 電阻 R1、 R2、R3、R4、R5、R6、 R7、 15