TWI278754B - Phase controlled high speed interfaces - Google Patents

Description

1278754 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種南速介面。 【先前技術】 雙倍速資料傳輸（DDR)動態隨機存取記憶體⑽ 被用於諸如機頂盒晶片之諸多系統中。對於一與晶片相連 接DDRDRAM，須精_定其位元元址、控制及資料訊號内 之時鐘及選通脈衝訊號位置。在DDR時鐘週期内，每週斯 存在兩個^料^^虎，母半週期存在一個資料訊號。當資料 週期在半週期内穩定時（例如在半週期中間），通常需要發 出選通脈衝（strobe)資料。在一穩定點選通一資料訊號 需要正確讀出或寫入資料至DDR DRAM。 現有糸統於選通脈衝訊號（strobe signal)時鐘中使 用延遲線（delay lines)而生成延遲，以確定選通脈衝訊 號位置。其可藉由使用可生成延遲變數數位之多路器（·χ) 及緩衝而實現。對每一延遲使用緩衝（或變換器）鏈，例 如可提供一 1 Ops延遲之緩衝，兩個2〇pS延遲之緩衝等。 該MUX具有用於一個、兩個或三個等之延遲間隔通路，從 而選通脈衝訊號可作諸如l〇ps、20ps或30ps等之延遲， 所述延遲取決於MUX中所選擇之通路。另一實例爲延遲鎖 疋回路（dll)設計’典型爲動態dll，其藉由延遲線中之 緩衝器鏈提高鎖定延遲，如可爲選通脈衝訊號提供四分之 1278754 一週期之延遲。 緩衝器在資解麵133-15GMHZ前按要求運行。儘管 緩衝器_-些粗魅且雜想之控制，對於_料率（例 200MHz以下）之操作，其還足以應付。然，緩衝器延遲 隨不具有理想之處雜式、溫度及賴⑽）變數控制， 從而其輸出值不能基於這些因數而變化。另一問題在於， 在高資料率（例如2_z細上）時，讀及寫資料之視窗 較小，如在200驗時視窗爲2.5ns，而在i33MHz時爲 .5ns故選if脈衝说號定位之精確性在高資料率時需要 非常精確之控制。然，緩魅在這些動轉下並不理想, 不能精確定位資料訊號之選通脈衝訊號。 故’需要-種可使選通脈衝峨在高資解下定位之 系統及方法’其還可充分齡或除去由於歧程式、溫度、 和/或電壓之不同而産生之選通脈衝訊號重定位。 【發明内容】 本發明之-實補提供了―系統，其包括—連接外部 設備之晶片，所述外部設傷具有寫資料通路（或模式），其 包括-接收時鐘訊號並生成具有相同或相異頻率及相同或 相異相位之選通脈衝訊號之類比裝置，所述選通脈衝訊號 用於正確定位輸出位元址、㈣及倾職至離線設備， 所述外部設備具有晶片讀取通路（或模式），其包括一可處 理來自離線裝置之輸入選通脈衝訊號類比裳置，以正確定 1278754 位延通脈衝訊號，所述選通脈衝訊號用於寫入輸入資料至 晶片之存儲裝置。 本發明之另一實施例提供用於精確定位時鐘及選通脈 衝訊號之相_插之類比設計技術，·魏脈衝訊制 作與諸如存儲裝置、DDRDRAMS等外部設備進行通訊之高速 介面。該設計結合了多相位輸出之可數位元控制之pLL、用 於將控制電路之時鐘調整至介面電路之校正pLL及用於將 相位偏移引入訊號相位内插電壓控制之延遲線。 本發明之另一實施例還提供一種包括允許讀寫到外部 裝置（入DDRDRAMS)之介面配置系統。該系統包括一用於 接收時鐘訊號以生成PLL輸出訊號之鎖相環（ppL)(例如 Frac-N PLL合成器），及一用於接收控制值及pLL輸出訊號 以生成控制時鐘訊號之相位内插器設備（例如分頻器/相位 内插器）。來自介面之選通脈衝訊號輸ώ之時稍由控辦 鐘訊號控制，從而選通脈衝訊號於讀寫時之資料訊號可穩 疋地部分出現。 # 本發明之另一實施例還提供一種用於精確定位時鐘及 選通脈衝訊號之相位内插器之使用類比設計技術，所述選 通脈衝訊號被用作與諸如DDR高速介面。該設計結合多相 位輸出之可數位元控制之PLL、用於將控制電路之時鐘調整 至介面電路之校正PLL及用於將相位偏移引人訊號相位内 7 1278754 插電壓控制之延遲線。 另外實如例、特徵及優點及本發明之不同實 施例之結構及操作，在以下結合關進行詳細描述。 【實施方式】 儘管論述了特殊結構及方案，惟，可以理解，其僅用 於例不本發明。祕本相_域之技術人討識別不脫離 本發明之精神及範圍之其他結構和讀。本領域技術人員 易知，本發明還可應用於其他不同應用。 本發明之一個或複數個實施例使用一包括鎖相環 (PLL)之類比系統，從而於不影響資料訊號穩定性之情形 下，適當地將選通脈衝訊號定位至選通脈衝資料訊號，所 述鎖相環具有相位内插器，以生成控制時鐘訊號。相位内 插器可以係可生麟鐘控制職以使選職衝訊號延遲離 散時間間隔之類比裝置。與使用選通脈衝訊號數位延遲之 現有系統相反，使用類比技術可使由處理程式、溫度及電 壓（PTV)所導致之變化充分減少，從而選通脈衝定位比較 數位方法更加精確地控制。本發明還可用於時鐘調整，從 而時鐘可被準確地關於位元元址及控制線定位。 可以理解’此處所討論和/或於附圖中所示出之所有數 值均係示例性的。本領域普通技術人員可以理解，不同輸 入、輸出及元件之數值可因應用或應用規範而不同。故， 所有輸入、輸出及元件之數值於本發明範圍内係可預期的。 1278754 第一圖示出了根據本發明之一種實施例之一電路 100，其包括晶片102及外部装置104 (例如存儲裝置、記 憶體、DDR DRAM或任意其他需要高速介面之裝置）。晶片 102包括數位訊號系統1〇6 (數位元部分）、類比訊號系統 108 (類比部分）及基座11〇 (如一個或複數個單向和/或雙 向基座）。基座110用於讀及寫模式下晶片1〇2與咖服⑽ 104間之訊號傳遞。如’一 64位元之資料訊號從贿麵 104中讀出，或寫入ddR DRAM ι〇4中。 第二圖係根據本發明之一種實施例之晶片1〇2之高速 介面方塊圖。 數位兀部分106之—部分示於第二圖，其從數位元部 分106之具有記憶體控制器或定序器（圖中未示出）之另 一部分，接收訊號（如訊號236、238、212、214、216、21δ 及220，及以下詳細討論之其他訊號）。未示出之數位元部 分106還包括其他數位裝置，其對於本領域技術人員並結 合該描述係熟知的。 類比部分108包括—PLL200 (如第三圖、第七圖及第 八圖所不之具有分頻器/相位内插器3〇2之Frac—ν PLL 300) ’其可生成時鐘訊joy至2〇2—6。訊 號202-2及2G2-3可控制偶數位元組訊號（如〇、2、 4、......）’而202—5及2〇2-6可控制奇數位元組訊號（如1、 1278754 、5 ' “·…）。pll2〇〇用於生成來自時鐘訊號參考頻率3〇4 (第二圖）之6個時鐘訊號FDDR1-FDDR6 202-1至202-6。 該6個時鐘訊號FDDR1-FDDR6 202-1至202-6均具有一相 同頻率，可爲多重參考頻率304，但相互間之相位不同，如 第二圖及第八圖所示。於檢測和/或監測從⑽r服舰1 中 碩、寫資料期間，由於資料不同，可基於所確定之控制訊 號進行相位調整。 類比部分108還包括-將控制電路時鐘與介面電路時 鐘對準之校正PLL 2G4 (還可見第九圖及第十圖）。訊號 FDDR1 202-1用作輸入校正PLL 2〇4之參考訊號。校正pLL 204還可從晶片102内之時鐘樹9〇〇 (第九圖）接收時鐘訊 號參考頻率2G6。校正PLL 2G4藉由利用時鐘樹議（第九 圖9)判斷5域Flogic2G8上之延遲’使訊號Fct 2Q6向訊 號FDDR1 202-1對齊。從而訊號F1〇gic 2〇8爲一考慮到時 鐘樹900而產生延遲之調整訊號。訊號…咖於時鐘 樹900頂部而被接收。 類比部分108還包括- 8位元組限幅裝置21〇。該8位 兀組限幅裝置21G之-部分（―個位元組）之詳細資訊ιι〇〇 (第十-圖）在第十-圖及第十二圖中被示出，並於相關 部分中被討論。 本發明可應用於諸如位於美國加収博通公司 1278754 元組）何時被輸出到DQSi。DQS選通訊號214 (選通脈衝 視自操作）控制DQSi訊號202-2/5何時通過門電路230而 被通過針腳DQSi輸出。訊號202-2/5於選通訊號214爲高 時可僅通過門電路230。 訊號202-3 (偶數位元組）或者2〇2-6 (奇數位元元組） 控制資料訊號DQ 218何時可被傳送至基座i1〇—D。資料訊 號218被閉鎖及延遲於觸發器232,直至訊號202-3或202-6 之一將訊號218從觸發器232中所釋放。如上所述，訊號 | 202-3控制偶數位元元組，而訊號2〇2—6控制奇數位元元 組。DQ起動訊號216 (資料起動）控制驅動器3i2之起動， 其控制資料訊號DQj 218’何時可被從基座ho—d輸出。 訊號202-3/6還控制資料遮罩訊號DqM 22〇何時被傳 送至基座110-E。資料遮罩訊號220被閉鎖及延遲於觸發器 234 ’直至訊號202-3或202-6之一將訊號220，從觸發器 234所釋放。資料遮罩訊號22〇/22〇,用於在寫和/或讀時翁 根據需要遮罩資料，如於非法打開時。 如上所述’在寫模式下，CLK起動訊號23“時鐘）及 地址及控制訊號238被輪出至基座11G。時鐘訊號236由 “與”門電路240而藉由刪4 2〇2一4所控制，而位元址 及控制訊號238由觸發器242而藉由FDDR1搬―丨所控制。 現在蒼照第五圖及第六圖，並繼續參照第二圖。第五 12 1278754 n/p，如54MHz差分時鐘訊號)在裝置7〇4(如差分—單裝置） 被轉換爲早終結日守益里訊號702。在正常工作中，複用器 接收控制訊號708以控制傳遞訊號之通路（〇或u。如，在 正常工作中，通路0將訊號702傳輸至PLL 3〇〇，而在測試 /旁路工作中，通路1將測試/旁路訊號？1〇(如 i—byp—clk-pl卜如58 MHz或更低之差分時鐘訊號)傳輸至 PLL300 。 PLL 300接收訊號702、訊號710及輸入訊號712(如基 於I一nldiv及I—n2div(如第八圖所示））。凡!^·輸出時鐘 訊號714(如第八圖之Fvcxo)至相位内插器302，其中所述 輸出時鐘訊號可以係多路訊號7〇2或71〇。在一實施例中， 可以有8個訊號714，其頻率相同，但相位不同。相位内插 态302也可接收相位控制訊號716-1至716-6(如 I—fddrn一ph，其中n=l〜6)。相位内插器302使用輸入訊號 714、716以産生6個輸出時鐘訊號至718一6(如 〇—fddrn—clk)。所述時鐘訊號718_；ι至718一6有相同頻率， 但是彼此發生相位漂移。複用器72〇用於在正常工作時使 日寸益里成5虎718位於通路0上，或在測試/旁路工作時使測試 /旁路訊號722(如I—byp—elk—ph—int，如200MHz之外部時 鐘訊號)位於通路1上。複甩器72〇在其控制埠接收訊號 724(如I一bypass-pll)以控制傳輸輸入訊號（718或722)之 1278754 通路（0或1)。 在一實例中’通過第谓中之各埠接收祕輸之訊號 具有以下特性： 〇_fddrl_Clk=0度+/-45度(對於位元址/控制） o_fddr2_clk=0度+/-90度(對於用於位元組交錯之寫 DQS偶位元組） 〇_fddr3一clk=90度+/-45度(對於用於位元組交錯之寫 DQ偶位元組） | 〇—fddr4—clk=0 度+/-45 度（對於時鐘） 〇—fddr5一clk=0度+/-90度（對於用於位元組交錯之寫 DQS奇位元組） 0—fddr6_clk=90度V-45度（對於用於位元組交錯之寫 DQ奇位元組） 第八圖係根據本發明實施例之pLL細及相位内插器 302之原理框圖。pll 300包括相位一頻率探測器/充電泵 · 800(PFD/CP) ’環路濾波器802，壓控振蕩器8〇4及包括第 一分頻态808及第二分頻器81〇之反饋環別6。 相位内插益302包括6個支路’每個支路包括一相位 内插器822及-分頻器824。每個相位内插器、微於控制訊 號716之控制下選擇時鐘訊號714之兩個相位且基於控制 訊號716(如PHn)產生時鐘訊號826之調整或移動相位，所 15 1278754 述相位係所述兩時鐘訊號714之兩相位之加權平均值，其 將在第十五圖之相關内容中所詳述。移相訊號826被分頻 态824而分開（如8向分頻器），並輸出爲FDDR 2〇2。使甩 相位内插器822給時鐘訊號714具有〇度或90度之基準相 位漂移，然後相位漂移被微調至+/-45度或+/-90度，此依 賴於FDDR訊號正被傳輸至何處（參見第二圖、第三圖及第 五圖）。在一實施例中，默認相位控制值爲訊號™)R卜2、 4、5產生〇度，爲訊號1?1)服3、6產生9〇度。 在一實施例中，所述相位控制器之解析度爲2.8125 度，5比特控制器以+/一45度改變所述相位，6比特控制器 以+/-90度改變所述相位。對於5比特控制器而言，所述默 認重定值爲，對於6比特控制器而言，所述默認 重定值爲“100000”。

第九圖示出了校正DLL 204之埠。如上所述，校正DLL 204 在校正 pLL 902 接收 FDDR1 202-1(如 i-ref—clk)作爲 參考訊號，以調整Fct 206(如Ltree—clk)。複用器9〇4 用於測試/旁路模式，於其控制終端使用訊號9〇6(如 I-bypass—pli)控制所述模式。在正常模式下，通道〇將訊 號208路由至時鐘樹900，但在測試/旁路模式下，通道工 將訊號908(如I—byp—elk—deskew)傳輸至時鐘樹9〇〇。 第十圖係根據本明實施例之校正PLL之原理框圖。 16 1278754 校正PLL 204包括分頻if 1000、1002、相位—頻率探測器/ 充電泵、環路濾波器1006、壓控振蕩器1〇〇8及分頻器 1010 、 1012 〇 第十一圖示出一 8個位元組限幅裝置11〇〇之詳圖，調 整所述位元組片段以組成如第二圖之8個位元組片段。每 位元組限幅裝置1100接收8套訊號或比特位。在寫模式 下，這些比特之一部分不被處理即藉由比特限幅裝置11〇〇 畴送。在讀模式下，比特位元藉由延時裝置5〇2及咖（僅 在圖12中不出）而傳輸。在圖中右側較遠位置上爲基座 之一部分，用於在晶片102及DDR DRAM 104之間傳輸及接 收訊號。 第十二圖係根據本發明個實施例之包括一選通脈衝訊 號之讀數據通路原理圖，其中讀數據流程以與其他圖相反 之方向而不出。在本實施例中，通過左側從DDR DRAM 1〇4(第 一圖）接收貧料246並將其藉由右側或反向之所有其他圖而 | 傳輸至數位系統1〇6(第一圖）資料訊號2仙（如 l-pad2i0-dq))使用延時裝置12〇1(如一個或複數個緩衝器 1208及被T/8延時之T/8延時裝置（壓控延時線 (VCDLs)1102，T爲時鐘週期）。 於選通脈衝訊號相位控制系統12〇〇中，在達到延時線 502之别選通脈衝訊號244 (如I—pad2i〇—dqs)基於選通 17 1278754 汛號250 (如I—d2io__gate—dqsr)在“與”門電路504傳 輸。訊號244可使用多路延時鎖定（如由固定延時)τ/8延 時裝置1202可延時〇-18〇度之可調數量，9〇度是正常值。 凋整控制态爲訊號1204 (如I一dqsr—ph，可爲數位訊號）。 藉由類比相位内插器1206達到相位延時之變化。所述相位 凋整汛唬244’ （如〇—i〇2d__dqs)用於將資料246選通至 。己隐體248 (第二圖及第五圖）中。所述τ/8加上所述資料 訊號通路中之可選固定延時裝置，使選通脈衝訊號244,於 % 超過所述穩定資料半週期之開始及結束階段被掃描。 在一實施例中，DLL 503産生電壓參考輸入500以鎖住 所有T/8延日寸12〇2。最終延時值用於使用相位内插器 才位内插其使系統1 Go (第—圖）在讀回資料時，於穩 疋貧料點選職衝峨。彡統⑽定輯通脈衝訊號 以産生來自驅動11之輸出訊號244，（如〇dcis )，所 述峨用在晶片丨Q2内以選通資料246。從而輸入選通脈衝· ，虎244在到達相位内插器腫前被接收到並延時一定數 1° 2後選通脈衝訊號244’用於當從其他晶片1Q4讀取 日寸，貫際鎖定所述資料Mg。 第十三圖示出根據本發明實施例第七圖及第九圖之混 和原=框圖，其中時鐘訊號710、908 兩測試時鐘訊號。 &十四圖爲第十二圖之一部分’根據本發明個實施 18 1278754 例’與第十三圖相比較，第十四圖有附加電路。在本實施 例中’兩職時鐘之任意其—可被伽，或以—使 1400調整之時鐘被使用’該裝置只能被用作測試目的之所 述緩衝類型之熟知控制延時線。部分14〇2在類比校正舡 中並如圖所示被連接。 、有二種可能用於第十四圖所示之方案模式。第一種模 f使用兩個時鐘，在針腳醜一M (默認模式）上接收所述 喊，在第二麵式中，利用在針腳職―ακ接收之單時 鐘使用數值控制延時線⑽L)。在第三麵式中，使用在^ 針腳DDR—CLK接收之-個時鐘，並且校正胤㈣工 作。 第十五圖不出根據本發明之一實施例第八圖之相位内 插的所述相位内插器執行所述兩輸入時鐘訊號Μ①丨 及714 Φ2，其根據彼此發生少於45度之相位漂移。加權 數716 α係被數位元控制。結果輸出時鐘副2加此暑 之相位爲所述輸入時鐘相位之加權平均值。 士立故’在本發明之一實施例中，類比模組⑽提供一般 成’其用於臟Ι/Ό介面之寫模式定時控制及讀模 八定她"制中。如，時鐘合成器PLL200接收54 ΜΗζ之差 '考成700並產生六個獨立DDR輸出時鐘FDDR1 -6 至202 6，伴隨著可編程頻率從1〇〇贿2至2〇〇丽2 19 1278754 變動。所有六個輸出時鐘FDDR1_6 2024至2〇2_6有使用5 或6比特輸入之數位相位控制器。 在零插入（校正）PLL 204、DLL 503、讀通路DQS相 位控制系統1200及寫DQS、DQ及DQM之附加數位邏輯電路 接收時鐘合成為PLL 200輸出。所述零插入校正pLL 2〇4 輸出Flogic 208從所述反饋返回輪入Fct 2〇6提升以補償 記憶體控制器或提供至少訊號236、238、212、214、、 218及220之數位元邏輯部分1〇6之定序器之延時通路。所 述DLL 503在選通脈衝訊號相位控制系統12〇〇中提供數位 可編程延時線502之主定時控制。每個dqS相位控制部分 根據輸入DQ資料246(DQI<7:0, i=〇, · · 7)之位元組調整所 述DQS—IN Rx選通脈衝訊號244。所述延時DQSJ)UT 244， 訊號將所述資料246記錄到記憶體248，所述記憶體輸出8 比特資料字。所述完整64比特DDRDQ字在8位元組片11〇〇 中使用8個選通脈衝訊號。DLL 503包括8個相位控制系統 1202之每一個。這些系統1202係類比系統，用於ddr速度 達到並超過200 MHz時更好地執行PVT控制。 第七圖及弟八圖示出所述PLL 300 ’其提供6個時鐘訊 號FDDR 202-1至202-6，使用如上所述相位内插器獨立地 調整每一時鐘訊號相位。 如第三圖、第五圖及第八圖所示，若非所有數位電路 20 1278754 都正在被使Hx獨立完成使用她_器之時鐘定 位’其係由於系統200從單個PLL 300產生多路輸出2〇2。 如’第-輸A 202-1被用於記錄調整所述位元元址及控制 ¥鐘（第五圖）相位晶片1〇2之内部裝置，並且獨立定位第 二輸出202-4並傳輸其至將在晶片1〇2外傳輸之基座11〇。 本發明之系統2GG即可實現外部及内部時鐘、選通脈衝訊 號及資料之獨立控制。 在第八圖中，六個相位内插器822從PLL 300接收公 | 共輸入訊號。所述相位内插器822之輸出2〇2爲 FDDRl=0+/-45 (+/-係所述控制），F醜2=〇仏9〇， FDDR3.+/-45等等。相位内插器輸出訊號2〇2之相位調整 可以從一 PLL 300而獨立建立。 如’可於産生FDDR4 202-4之晶片102外傳輸麵4 202-4’且FDDR1 202-1能用於晶片102内部。若F醜i 2〇21 用於晶片1G2内部’來自晶片⑽之相位爲訪問及控制訊 · 號之某個值。 使用本發明之所述系統100，對每個特殊涉及而言，用 戶可以單獨調整FDDR1 202-1卩使其對由晶片1〇2產生之 訪問及控制線而言最理想。其可在考慮於晶片1〇2内部使 用FDDR2 202-2之值時得以實現。 使用相位内插器822FDDR值202之獨立控制使内部及 21 1278754 外部選通脈衝時鐘訊號DQSi可以獨立調整。同樣，使用相 位内插& 822而不使用數位延時線通過充分消除由過程、 /皿度及私壓所引起之變化，實現選通脈衝訊號、位元元址 及控制訊號之更精確定位。 對選通脈衝訊號而言，相位内插器微被用於將所述 選通脈衝喊延時—定數量。選通脈細號爲 雙向訊號。當寫入晶片1Q2外部産生選通脈衝訊號之臓 裝置104 b守，所述選通脈衝訊號需要被定位於從所述資料 % 開始之90度左右，或在任何穩定點。可明由使職位内 插器822得以實現，所述相位内插器產生與在晶片1〇2外 部傳輸之選通脈衝訊號DQSi相關聯之獨立時鐘控制器2〇2。 當從所述晶片102外部纖裝置1〇4接收到選通脈衝 訊號時，發送晶片104提供所述選通脈衝訊號。使用接收 資料調整所接收之選通脈衝訊號，其味著當資料改變時， 所述選通脈衝訊號亦改變。故，所述系統1〇〇於選通所述 | 資料之前，於内部將所述選通脈衝訊號轉換爲適當之穩定 資料點。否則當資料正在變化時，所述接收晶片可能選通 所述資料。晶片102使用壓控延時線實現本過程。 藉由將所述最後驅動器由類比塊變爲特徵標準單元， 可獲得與定位提取相容之定時模型及靜態定時分析工具 其提供了帶有類比模組之使用類比數位方法之定時包沐 22 1278754 在系射雕提供精確恤㈣之她__設計避免在 總定時包之重復。 ,^上所述，本發簡合發明專件，絲法提出專 ▲申Θ ¥卩上所述者僅為本發明之較佳f施例，舉凡 ▲悉本案技藝之人士，在援依本案發明精神所作之等效修 錦或變化’皆應包含於以下之申請專利範圍内。 【圖式簡單說明】 弟-圖係本發明一種實施例之包括一晶片之電路，該晶片 ”有藉由基座與DDR DRAM而相連接類比及數位裝置； 弟二圖係是根據本發明之—種實施例之晶片高速介面框 回鲁 團， 第三圖及第四圖分別示出了第一圖所示之高速介面之—寫 入資料通路及時序圖；” 第五圖及第六圖分別示出了第一圖所示的高速介面之一讀 出資料通路及時序圖； ' 第七圖係第二圖所示之PLL之框圖； 第八圖係第二圖及第三圖所示之PLL及相位内插器之示意 框圖； ~ 第九圖示出了第二圖之校正pLL埠； 弟十圖係弟一圖及第九圖所示之校正PLL之示意框圖· 第十一圖示出了第二圖所示之一八位元組片段之詳細資 23 1278754 訊； 第十二圖示出了根據本發明之—種實施例之讀取資料通路 之延遲通路； 第十三圖示出了第七圖及第九圖之聯合方塊示意圖，其中 兩個時鐘用於兩個檢驗時鐘訊號； 第十四圖係第十三圖之一部分，其僅包括一時鐘； 第十五圖示出了第八圖之一個相位内插器。

【主要元件符號說明】

電路 100 晶片 102 外部裝置 104 數位訊號系統 106 類比訊號系統 108 基座 110-A 至 110-E 接收訊號 238、 212、214、216、218 及 220 PLL 200 時鐘訊號202-1至202-6 訊號 202-2 、202-3 校正 PLL 204 訊號Fct 206 訊號Flogic 208 限幅裝置 210 DQ起動訊號 216 觸發器 232、 242 時鐘起動訊號 236 地址及控制訊號238 門電路 240 選通脈衝訊號 244 資料訊號 246 記憶體 248 資料 254 Frac-N PLL 300 分頻器/相位内插器302 時鐘訊號參考頻率304 驅動器 306 24 1278754 驅動器 308-314 接收器 316-322 接收控制訊號 500 延遲線 502 門電路 504 寫指標訊號 508 讀指標訊號 510 差分數位時鐘訊號700 單終結時鐘訊號 702 裝置 704 複用器 706 控制訊號 708 測試/旁路訊號 710 、 722 輸入訊號 712 輸出時鐘訊號 714 相位控制訊號716-1至716-6 輸出時鐘訊號718-1至718-6 複用器 720 訊號 724相位-頻率探測器/充電泵800 環路濾波器 802 壓控振蕩器 804 反饋環 806 第一分頻器 808 第二分頻器 810 相位内插器 822 分頻器 824 時鐘訊號 826 時鐘樹 900 校正PLL 902 複用器 904 訊號 906 、 1204 訊號 908 分頻器 1000、1002 環路濾波器 1006 壓控振蕩器 1008 分頻器 1010 、 1012 限幅裝置 1100 延時裝置 1201 > 1202 類比相位内插器1206 緩衝器 1208 裝置 1400 輸出時鐘 1502 25

Claims (1)

1. π: 1278754 、申請專利範圍： |、-種可於晶片與外部設制實現高速通訊之系統，盆包 括-與外部設備相連接之晶片，所述系統還包括··-一晶片輸出資料通路’其包括—類比裝置，所述 置用於接收-時鐘訊號’並産生具有 及= 等或^同相位之第-套選通_訊號 衝磁用歧辦鐘、親脈衝峨、輸恤元址 及資料訊號中之至少其一； 工

   -晶片輸人資料通路’其中包含—類比延遲裝置 ，比延遲裝置用於處理第二套選通脈衝訊號，以定位用斤於 之—树裝置寫人輸人賴之㈣第二套選通 =^專^\®第1賴狀纽，騎舰裝置及類 ^遲衣置不衫統中之處理程式、電壓或溫度變化所影 ^如申請專利細第丨項所述之系統，所述類比裝置中包 括··

   相稱用於触所料舰魅輸出概㈣—訊號之鎖 -用於接收所述各第-訊號並由此產生所述第一套選 通脈衝訊號之相位内插器；及 ^ 一將所述第―訊號從所_树路傳送至所述相位内 插器之匯流排。 1 η 1、、二申巧娜目帛3項所叙祕，㈣相仙插器對 处弟一訊號中之相互間相位偏差小於45度 中所述之第-個及第二個訊號之加權平均值。 5、如申請專利範圍第丨項所述之系統，所述類比裝置包括·· 26 1278754 95. 8ΓΤ~Τ~~~~~~1 牛月日修(.<)正替換頁 一鎖相環路； 一與所述鎖相環路連接之相位内插器；及 一與所述相位内插器相連接之校正鎖相環路。 6、如申請專利細第丨項所述之系統，所述類比裝置包括 一多位元組限幅裝置。 ’所述類比延遲裝置 7、如申请專利範圍第1項所述之系統 包括： 一輸出第一訊號之延遲鎖定環路；

   -使用所述第-喊對所述第二套選通脈衝訊號進行延 遲處理之延遲線； 一對所述延遲後之第二套選通脈衝訊號進行相移處理、 以定位所述延遲後之第二套選通脈衝訊號之相位内插器。 8、 如申請專利範圍第7項所述之系統，所述第一訊號爲電 壓訊號，所述延遲線爲電壓控制延遲線。 9、 如申請專利範圍第1項所述之系統，其進一步包括一晶 片測試資料通路，該通路用於藉由所述類比裝置及類比延 遲裝置中之其一而傳送一測試訊號。

   10、 一種可於晶片與外部設備間實現高速通訊之系統，其 包含一與外部設備相連接之晶片，所述系統包括： 一所述晶片之模式配置，其包括一類比裝置，所述類比 裝置用於接收一時鐘訊號，並産生具有相等或不同頻率及 相等或不同相位之第一套選通脈衝訊號，所述第一套選通 脈衝訊號用於定位時鐘、選通脈衝訊號、輸出位元址、控 制及資料訊號之至少其一； $ 一所述晶片之讀模式配置，其包括一類比延遲裝置，所 述類比延遲裝置用於處理第二套選通脈衝訊號，以定位用 於向所述晶片之一存儲裝置寫入輸入資料之所述第二套選 通脈衝訊號。 ' 27 1278754 Π、如申請專利範圍第10項所述之系統，所述類比裝置及 類比延遲裝置在讀或寫配置中都不會受系統之處理程式、 電壓或溫度變化所影響。 12、 如申請專利範圍第1〇項所述之系統，所述類比裝置包 括： 一用於接收所述時鐘訊號並輸出複數個第一訊號之鎖 相壞路； 複數個分支，每一分支接收相應之第一訊號對；

   設於每個分支中用於産生所述第一套選通脈衝訊號之複數 個相位内插器。 13、 如申請專利範圍第12項所述之系統，所述相位内插器 對相互之間相位偏差小於45度之相應第一訊號對執行一 ，權和，以生成一輸出訊號，其相位係第一訊號中所述之 第一個及第二個訊號之加權平均值。 14、 如申請專利範圍第丨〇項所述之系統，所述類比裝置包 括·· 一鎖相環路；

   一從所述鎖相環路接收訊號之相位内插器；及 一從所述相位内插器接收訊號之校正鎖相環路。 15、 如申請專利範圍第12項所述之系統，所述類比裝置包 括： 一多位元組限幅裝置。 W、如申請專利範圍第12項所述之系統，所述類比延遲裝 置包括： 一輪出第一訊號之延遲鎖定環路； 一使用所述第一訊號對所述第二套選通脈衝訊號進行 延遲處理之延遲線； 一對所述延遲後之第二套選通脈衝訊號進行相移處 28 1278754

   理、以躲魏延遲後之第二套舰脈衝峨之相位内插 器0 17、 如申請專利範圍第16項所述之系統，所述第一訊號係 電壓訊號，所述延遲線係電壓控制延遲線。 18、 如申請專利範圍第10項所述之系統，還包括一晶片測 試模式配置，其間會藉由所述類比裝置及類比延遲裝置中 之其一傳送一測試訊號。 19、一種可於晶片與外部設備間實現高速連接之方法，包 括以下步驟： (a) 配置所述晶片中之一發送資料通路，其中有一類比穿 置用於接收一時鐘訊號，並産生具有相等或不同頻率及^ 等或不同相位之第一套選通脈衝訊號； (b) 使用第一套選通脈衝訊號以定位時鐘、選通、輸出位 元址、控制及資料訊號中之至少其一； (C)配置所述晶片中之其一接收資料通路，其中有一類比 延遲裝置用於處理第二套選通脈衝訊號，以定位所述 二套選通脈衝訊號； (d)使用所述第二套選通脈衝訊號向所述晶片之一存 • 置寫入輸入資料。

   20、如申請專利範圍第19項所述之方法’其還包括以 驟： ^配置所述類比裝置及類比延遲裝置，以使二者不會受 讀或寫資料通路中之處理程式、電壓、或溫度變化所影響^ 21、如申請專利範圍第19項所述之方法，所述步驟(aj中 包括： 于一鎖相環路中處理所述時鐘訊號以生成複數個第一 訊號； — 用相位内插器處理相應之第一訊號對，以產生所述第 29 la a. 1278754 ... ： ^，a, 〜. 从 ( 一套選通脈衝訊號。 22、如申請專利範圍第21項所述之方法，其還包括以 驟： r夕 使用各相位内插器對相互之間相位偏差小於奶 相，第厂訊號對執行-加權和，以生成一輸出訊號，= =爲第-訊號中所述之第—個及第二個訊號之加權^均 2包3括如巾請侧範圍第19顧叙方法，所述步驟⑷中 使用一延遲鎖定環路輸出第一訊號； 使用-受所述第-訊號控歡延遲線對 通脈衝訊號進行延遲處理； 一#、 使用一相位内插器對所述延遲後之 號進行相移處理。 木苌&逋脈衝讯 =如申請專利範圍第19項所述之方法，其還包括以下步 於晶片中配置一測試通路，使— 、 類比裝置及類比延遲裝置中之其—而傳〗° ’猎所逆 25、如中請專利細第5項所述之系統所述校正鎖相環 路亦與一時鐘樹相連接。 30