TWI277869B - Architecture and method for storing data - Google Patents

Description

1277869 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種資料儲存架構與方法，特別是關 於一種應用於快閃記憶體(flash memory)中之可改盖資料 存取效能與錯誤涵蓋率之資料儲存架構與方法。 、 【先前技術】 現今將快閃記憶體(flash memory)大量應用於消費性 電子產品之趨勢，已然越來越明顯。惟，因受限於快閃圮 憶體之循序存取設計架構，除非快閃記憶體本身能提供部 分碩(partial read)與部分寫(partial write)功能以祈提高存取 效能，否則以目前習知存取快閃記憶體中資料之儲存架構 與存取方法，皆無法明顯有效提高存取效率。此一情形， 於越來越講求高速資料處理的時代，顯然仍存有相當=的 改進空間。 田 申言之，快閃記憶體之資料存取，通常是以一個基本 存取資料頁(page)作為基本的資料存取單位。於其中，$量 快閃記憶體之容量大小不同，基本存取資料頁的存取資二 内谷即會跟著有所不同。舉例而言，針對低容量的快閃記 憶體，其基本存取資料頁（簡稱512 pages)的存取資料内容 3可為：（512 bytes+16 一）；其中，512 bytes 係指所有 貝料區段(sector)位元組的總位元組數，而16bytes則用來 1277869 作為儲存資料校正位元組之用。當然，目前產生資料校正 位元組之較常使用方式，係依據資料區段位元組之内容， 透過凋异法而計算出錯誤修正碼(Error c〇rrecti〇n c〇de， ECC) ’惟實際實施方式應不限於此。至於高容量的快閃記 ^體’其基本存取資料頁（簡稱為2kpages)的存取資料内容 則可為：（2k bytes+64 bytes);其中，2k bytes係指所有資 料區段(sector)位元組的總位元組數，而64 bytes則用來作 為儲存資料校正位元組之用。 睛參閱第一圖，其係為習知存取快閃記憶體中資料之 儲存架構示意圖。亦即，圖一所示者係為包含有四組資料 區段位元組S11〜S14與四組資料校正位元組E11〜E14之 一基本存取資料頁P1的儲存架構示意圖。於其中，該四組 資料區段位元組S11〜S14，係用以表示快閃記憶體的四組 儲存資料。另外，因應該四組資料區段位元組S11〜S14 之儲存内容，以透過可產生錯誤修正碼(Err〇r c〇rrection Code ’ ECC)，抑或其他可用以偵測或更正資料傳輸或儲存 錯誤之演异法(其皆為一習知技術），而分別產生出相對應 的該四組資料校正位元組E11〜E14。是以，如以2kpages 形式之基本存取資料頁為例，則該四組資料區段位元組 S11〜S14中之任一組資料區段位元組的儲存容量，即應分 別為512 bytes，而該四組資料校正位元組E11〜E14中之 任一組資料校正位元組的儲存容量，則應分別為16bytes。 另外，圖一所未顯示者，尚包括有一資料存取緩衝器，以 供自快閃記憶體内讀取^資料或欲寫人資料至快閃記憶體 1277869 中時，提供資料於進行存取時的緩衝功能。惟，因資料存 取緩衝器的具體實施架構係可由-般習知暫存器為之，故 在此即不再予以贅述。 圖-所顯示儲存架構的缺失在於，因該四組資料區段 位元組S11〜S14與該四組資料校正位元組Ell〜E14，係 被依序地安排儲存於左、右兩邊不同的儲存位置。如此一 來，當欲僅針對該基本存取資料頁ρι中某部分的資料區段 位尬的資料騎讀取時，受限於快閃峨體之循序存取 設計架構，且設若快閃記憶體本身未能提供部分讀㈣a! =ad)與部分寫(partial write)功能，則顯然仍需將不必要的 貝料區段位元組或資料校正位元__人該資料存取緩 衝器内。舉例而言，設微處理器（圖未示出）於某次工 1事件(event)中，僅需要使用該第二組資料區段位元組犯 ^因其相對應之該第二組資料校正位元組Ei2的儲存位 置係被安排在該第三、第四組資料區段位元組犯、si4 之儲存位置以及该第一組資料校正位元組之儲存位置 後方。疋以，當該微處理器依據快閃記憶體之資料循序存 取特，而依序地將該第―、第二組資料區段位元組sii、 S12頃人該資料存取賴雜，為了要能取得該第二組資 料校正位元組E12，俾驗證該第二組資料區段位元組S12 於資料存取過程或儲存期間中是否曾發生資料錯誤現象， 即顯然需待該第三、第四組資料區段位元組S13、S14以 及j第組資料校正位元組E11 —併被讀入後，方可取得 該第二組資料校正位元組E12。如此一來，以圖一習知儲 1277869 存力f構進行存取動作勢必會浪費-些額外的存取時間，且 ”亥貝=存取緩衝H之儲存空間亦至少要準備能容納該基本 存取貝料頁P1之所有位元組總數的儲存空間，方足以應付 極端的實際應用例。 縱。將圖一所示之習知儲存架構搭配具有部分讀 (partial , 以上述不例而論，仍然需要至少移動一位置指標

(pointer)(其係用以標示資料的儲存位置)兩二欠，方可依序完 成存取4第—組資料區段位元組S12與該第二組資料校正 位元組E12的存取動作。 、 因該四組資料校正位元組Ell〜E14係分 別由，四組資料區段位元組S11〜S14各自經過一用以產 生錯為修正碼(Ε(χ)之演算法*計算得致，且因錯誤修正 碼(ECC)通常只能偵測到一個位元錯誤，此顯亦會使習知 儲存架構之錯誤涵蓋率(Err〇r c〇verage無法有效提 ^* °雖然’目前已有較為複雜的錯誤修正碼產生演算法被 ，出以祈能提高錯誤涵蓋率，惟，使用此等較為複^的演 异法所需付出的代價，即是需要大幅增加資料的處理時 間。此等結果亦與目前高速#料處料要求相違背。 職是之故，提出本發明的主要目的，即係希望提供一 種於不增加成本的情況下，有效改善資料存取 資 儲存架構與方法。 I貝卄 提出本發明的另一目的，即係希望提供一種可於不大 幅增加轉處理時_情況下，有収善#料錯誤涵蓋率 1277869 之貧料儲存架構與方法。 【發明内容】 本發明係關於一種資料儲存架 元組，係分別秦 此門二立置内，其中’該任兩組儲存位置之空間分佈係彼 n 1適當距離;以及複數組資料校正位元組，係分： 二;，數組資料區段位元組而計算產生，： =位置’俾與該複數組資料區段位元組共同:成: 基本存取資料頁(page)。 风 …本案之另—較佳做法，係關於—制以改善 效能之貧料储存方法，包含下列步驟：儲存一第一电 區段(sector)位元組至一快閃 ，貝4 -組資料區段位元組之—第二，f相對應於該第 ^乐組貝科杈正位元組，· 1中， =:，料校正位元组之儲存位置係與該第一組資料區 =:且:錯存位置緊接相鄰;_一第二組資料區段位 ίΓ該第二組㈣區段位元組之館存位置係與該 弟一 ^料校正位元組之儲存位置緊接相鄰，·館存相對應 Γί弟ri貧料ί段位元組之—第二組資料校正位元組，· 二祖=弟一組貝料校正位元組之儲存位置係與該第二組 =二==之儲存位置緊接相鄰；以及重複上述緊接 相狀父錯儲存方式，分別錯存其它組資料區段位元組與 1277869 def心㈣校歸核，直至形成—基本存取資料頁 塞^案之又―純做法’侧於—觀以改善資料錯誤 涵^率之資料錯存架構，包含：複數組資料區段⑽㈣位 :、:、係分別儲存於一快閃記憶體中之複數組儲存位置 料tih及魏組貝料校正位元組’係分湘應該複數組資 組而計算產生，且分別儲存於另—複數_存 二、令广組資料校正位元組係包含至少兩組資料 且5亥稷數組資料校正位元組係與該複數組資料校 几、、且共同形成-基轉师料頁(page)。 【實施方式】 砂==習!^料儲存架構之限制，導致於存取快閃 此请生_存取魏不彰縣，核簡出-種新 ==架構。請參閲第二圖⑷，其係為本發明之第一 “以構示例圖。圖二⑷中所示之基本存取資料頁 =^之=〜/24。如以基本存取資料頁（簡稱為及 #料胃為解—麯，_四組資 科又位兀組S21〜S24中之任一 、 為512 bytes ’而該四組資料校正位 b〜ytes。任—崎料校正位元組_存容量則分別為16 1277869 自圖二⑷巾錢詩之儲存位置鋪方切可知，兮 四組資料區段位元組S21〜S24與該四組資料校正位元= E21〜E24係以交錯方歧行儲存。即，該四組資料區段位 兀組S21〜S24係分別儲存於快閃記憶體中之四組彼此間 隔著-適當距離的儲存位置内。另外，該四組資料校正位 ^且E21〜E24 #分別儲存於由該四組資料區段位元組 SM〜S24之儲存位置·_來之另—複數組儲存位 叮⑷為例’任―_料校正位元組之儲存位置係 可緊接相祕至少-組資料區段位元組之儲存位置。 山圖二⑷所示館存架構的好處在於，當-微處理器（圖未 =)於某次工作事件(eve咐，僅需要使用某個單一特定 段位元_，因與鮮—特定㈣區段位元組相對 η杈f位元組係彼此緊接相鄰，該微處理器顯然可 1、r入β亥些未使用到的貧料區段位元組與資料校正位 兀、、且的月況下’快速完成資料存取 器於t次I作事种僅需要使用該第二《料ί 二^、且S22知，因其相對應之該資料校正位元組Ε22的 相2置’係被安排在緊接姆於該第二組資料區段位元 存位置後方。如此，#該微處理驗據快閃記 之負料循序存取特性而依序地將該第-組資料區段位 與該第一組資料校正位元組E21讀入該資料存取 ’即能馬上取得該第二組資料區段位元組似以 :、:、相對應之該資料校正位元組肪。如此—來，即可 不必浪費時間去將未使用到的該第三、第四組資料區段位 11 1277869 元組S23、S24以及該第三、四組資料校正位元組拉3、μ 一併讀入。從而，該第一較佳實施架構係可於不必增加任 何成本之情況下較諸圖-所示習知儲存架構更為節省資料 存取時間。當然，如果將該第一較佳實施架構應用於具 部分讀與部分寫功能的快閃記憶體時，相較於圖__習 知儲存架構，顯然只需要移動該位置指標i次即可更快二 完成存取該第二組資料區段位元組S22與該資料校正 組E22的工作。簡言之，將該第一較佳實施 部分讀與部分寫功能的快閃記憶體時，亦能有效 料存取時間。 儲存：$步=，存取_所需之 f门貝J於配口 0亥弟—車父佳實施 取資料頁！>2之資料存取時，顯然只需要準備能=1材: 料校正位元組與其相對應的資料校正 元二 =存空間即已足夠’而不必準備可容納該 七之，_本= 省存取快閃記憶體中資料的實存取時’亦可一併節 再者，為改善習知儲存架構盔 一 蓋率之缺失，本案兹提出如第二圖戶貧料錯誤涵 架構來解決此一問題 ,所不之弟二較佳實施 佳實施架構的發明概念，二延， 組幼〜似分別再予以^:⑷中該四組資料區段位元 S21a〜S24b，且自該8刀成為8、植資料區段位元組 續區段位元組S21a〜S鳥令， 12 1277869 分別因應可產生錯誤修正碼(Ecc)，抑或其他可用以偵測 • 歧正f料傳輸或儲存錯誤之演算法，財自產生相對應 . =組#料校正位元⑽la〜E24b。當然，於該第二較佳 只細木構中，係]乂可產生錯誤修正瑪戊丽 、 CGde’ECQ之演算法產生馳資料校錄元組，然於實際 . 實施過程中並不限於此。 接著’再進—步討論圖—朗二0)巾所*之該基本存 • 取資料頁P1、P2。當兩者皆例如為2kpages形式之基本存 取資料頁4 ’根據用以產生錯誤修正碼(ecc)之演算法的 運作原理’目中任一組資料校正位元組的儲存容量至少 需要具有：（9+3)*2=24 bits(等於3個bytes)，方足以涵蓋 任-組資料區段位元組所發生的位元錯誤。由於，圖一中 該四組資料校正位元組E11〜E14的最大儲存容量可以分 別達到16 bytes，顯然任一組資料校正位元組係皆足以涵 蓋相對應的資料區段位元組所發生之位元錯誤。此舉亦意 • 味，任一組資料區段位元組皆只使用一組資料校正位元^ 作為偵測位元錯誤之用。 反之，以圖二(b)所示之儲存架構而言，因該四組資料 區段位it組S21〜S24分職區分成為8組資料區段位元 .S21a〜S24b。從而，該8組資料區段位元組S21a〜S24b 之儲存谷I應已分別降低為256 bytes。同時，用以相對應 ‘ 保護該8組資料區段位元組S21a〜S24b28組相對應資二 校正位元組E21a〜E24b的儲存容量，至少需要具有： (8+3)*2=22 bits(即，應至少需以3個bytes來儲存之），方 13 1277869 足以分別涵蓋該8組資料區段位元組S2u〜S24b所發生的 位元錯.吳。由於，圖二(b)中該四組資料校正位元組〜 E24之最大儲存各量係分別為16 bytes，則該8組相對應資 料校正位元組E21a〜E24b的最大儲存容量即分別為8 byteS °如此一來’該8組相對應資料校正位元組E21a〜 E24b亦應足以分別涵蓋該8組資料區段位元組 S21a 〜 S24b所發生的位元錯誤。簡言之，該四組資料區段位元組 S21〜S24顯係皆各自以兩組資料校正位元組(Ε21&、£2化) (E24a、E24b)來偵測位元錯誤之發生。此等做法，將可 使圖一(b)所示儲存架構之錯誤涵蓋率較圖一所示習知儲 存架構之錯誤涵蓋率至少提高i倍以上。 虽然，關於本案之另一較佳做法，亦可將圖二(b)所示 ，實施概念與圖-所示之f知儲存架構減合，以得致如 第二圖所不之一第三較佳實施架構示例圖。亦即，於圖一 所不之習知儲存架構中，如欲提高錯誤涵蓋率時，顯然須 如圖一(b)所不般，於包含有四組資料區段位元組S31〜S34 與四組資料校正位元組E31〜E34之一基本存取資料頁 中’將该四組資料區段位元組S31〜S34分別再予以區分 成為8組貧料區段位元組S31a〜S34b，且分別計算產生相 對應之8組資料校正位元碼E31a〜E34b，以有效提高圖一 所不習知儲存架構之錯誤涵蓋率。 現再將有關本發明之第一較佳實施方法，予以整理成 ^第四圖所示之詳細步驟示意目，俾用另—角度來說明與 實現本發明之概念： 1277869 步驟41 :開始； — 步驟42:料該第—組資料區段位元組s2 記憶體中； 二驟43 ·儲存相對應於該第-組資料區段位元組S21 之該第—組資料校正位元組E21;其中，該第一組資料校 E21之错存位置係與該第-組資料區段位元組 S21之儲存位置緊接相鄰； 垂 …步驟化儲存該第二組資料區段位元組S22 ;其中， 4 = 一組貝料區段位元組S22之儲存位置係與該第一組資 料校正位植E21之儲存位置緊接相鄰； 步驟45 :儲存相對應於該第二組資料區段位元組S22 之該第二組資料校正位元組E22 ;其中，該第二組資料校 正位兀組E22之儲存位置係與該第二組資料區段位元組 S22之儲存位置緊接相鄰； v驟46 .重複上述緊接相鄰之交錯儲存方式’分別儲 • 存其它組資料區段位元組S23、S24與相對應之資料校正 位元組E23、E24,直至形成該基本存取資料頁p2;以及 步驟47 :結束。 士综上所述，藉由本發明之做法，顯可於不大幅增加處 理日守間與成本之情況下，輕易地達到改善資料存取效能與 — 錯誤涵蓋率之目的。故本案實為一極具產業價值之作。〃 _ I發明得由熟習此技藝之人士任施匠思而為諸般修 飾，然皆不脫如附申請專利範圍所欲保護者。 【圖式簡單說明】 構示意第圖圖：其係為習知存取快閃記憶體帽料之儲存架 圖。第二圖⑷：其係為本發明之較佳實施架構示例 圖。第二其係為本發明之1二較佳實施架構示例 ★第三圖··其係為本發明之—第三較佳實 圖 弟四圖··其係為本發明之—_實财私步y示^ 【主要元件符號說明】 本案圖式中所包含之各元件列式如下： 第一圖： 基本存取資料頁P1 資料區段位元組S11〜S14 資料校正位元組Ell〜E14 第二圖(a)、(b)〜第四圖： 基本存取資料頁p2、P3 資料區段位元組S21〜S24、S31〜S34 16 1277869 資料校正位元組 E21〜E24、E31〜E34 部分資料區段位元組 S21a〜S24b、S31a〜S34b 部分資料校正位元組 E21a〜E24b、E31a〜E34b 17

Claims (1)

1277869 十、申請專利範圍： 1、 一種資料儲存架構，包含： 複數組資料區段(sector)位元組，係分別儲存於一快閃 記憶體中之複數組儲存位置内 ;以及 複數組資料校正位元組，係分別因應該複數組資料區 ，位兀組而計算產生，且以交錯儲存方式分別儲存於由該 複數組儲存位置所間隔出來之另一複數組儲存位置，俾與 該複數組資料區段位元組共同形成一基本存取資料頁 (Page)。 、 、 2、 如申请專利範圍第1項所述之資料儲存架構，其中任_ 組資料區段位元組係包含512組位元組，且任一組資料校 正位元組係包含16組位元組。 、" 3、 如申請專利範圍第2項所述之資料儲存架構，其中該基 本存取資料頁係包含4組資料區段位元組以及4組資料校 正位元組。 4、 如申請專利範圍第1項所述之資料儲存架構，其中任一 組資料區段位元組係包含256組位元組，且任一組資料校 正位元組係包含8組位元組。 5、 如申請專利範圍第}項所述之資料儲存架構，其中任一 組資料校正位元組係由其相對應之特定資料區段位元組所 計算產生，且任一組資料校正位元組係為一錯誤修正碼 (Error Correction Code，ECC)。 6、 如申請專利範圍第5項所述之資料儲存架構，其中任一 18 1277869 組資料校正位元組係包含至少兩組資料校正碼，以分別由 其相對應之特定資料區段位元組中之部分位元組所計算產 生，且該至少兩組資料校正位元碼係皆為一錯誤修正碼 (Error Correction Code，ECC)。 7、 如申請專利範圍第1項所述之資料儲存架構，其中提供 該快閃記憶體所使用之一資料存取緩衝器之儲存空間，係 為單一資料區段位元組與單一資料校正位元組之位元組組 數總和。

8、 一種用以改善資料存取效能之資料儲存方法，包含下列 步驟： 儲存一第一組資料區段(sector)位元組至一快閃記憶體 中； ^ 、儲存相對應於該第一組資料區段位元組之一第一組資 料校正位元組；其中，該第一組資料校正位元組之儲存位 置係與該第-組資料區段位元組之儲存位置緊接相鄰；以 及

#^重设上述步驟，分職存其它㈣料區段位元組與相 、…之資料校正位元組，直至形成一基本存取資料頁 (Page)。 料利範’ 8項所述之用以改#資料存取效能之 二二：存方法，其中任一組資料區段位元組係包含512組 10兀組，且任—組資料校正位元組係包含16組位元組。 次如中Μ專利範圍第8項所述之用以改善:#料存取效能 貝料儲存方法，其中任—組資料區段位元組係包含256 19 1277869 、、、位元、、'且任—组資料校正位元組係包含8組位元組。 二LIS利範圍第8項所述之用以改善資料存取效能 貝"、：子法，其中任一組資料校正位元組係由其相對 應之駄資料區段位元組所計算產生，且任—組資料校正 位元、、且係為-錯誤修正碼伽。『CGrreed()n〜七，Ecc)。 專利範圍第U項所述之用以改善㈣存取效能 貝二、子方法，其中任一組資料校正位元組係包含至少 兩=貝料校正碼，以分別由其相對應之特定資料區段位元 二位元組所計算產生，且該至少兩組資料校正位 馬係白為一錯誤修正碼（Error C刪ction Code，概）。 ΐ3::::Γ利範圍第8項所述之用以改善資料存取效能 存二缓^方法，其中提供該快閃記憶體所使用之一資料 H㈣狀儲存空間，係為單—資料區段位元組與單一 貧;:；枚正位元組之位元組組數總和。 用以改善資料錯誤涵蓋率之資料儲存架構，包含· 辟段⑽⑽位元組，係分_存於i閃 心體中之稷數組儲存位置内；以及 硬數組資料校正位元組，係分別因應該複數組資料區 l 計算產生，且分別儲存於另—複數組儲存位 ^任一組資料校正位元組係包含至少兩組資料校 Γ且趣數組#料校正位植係與該複數組資料校正 7G、、且共同形成—基本存取資料頁(pa⑽。 第14項所述之用以改善資料錯誤涵蓋 "=子木構，其中任一組資料校正位元組中之該至 20 1277869 元組中之正碼’係分別由其相對應之特定資料區段位 位元碼係所計算產生’且該至少兩組資料校正 16、 如申咬日誤修正碼（Err〇r Correction Code，ECC) 0 率之資料項所述之用以改善資料錯誤涵蓋 組位元組，且杯1 組資料區段位元組係包含512 17、 如申性直二組貧料校正位元組係包含16組位元組。 率之資粗利圍第16項所述之用以改善資料錯誤涵蓋 資料校正位=構’其中任一組資料校正位元組包含兩組 元組。 馬’且任一組資料校正位元碼係包含8組位 料^叫善㈣錯誤涵蓋 料區段位元存取資料頁係包含4組資 率之資I斗^範圍第14項所述之用以改善資料錯誤涵蓋 組資料區段位元組係包心 20、 如申請專利鬥？;:杈正位兀組係包含8組位元組。 率之資料儲項所述之用以改善資料錯誤涵蓋 資料校正位元石弓日;、中任一組#料校正位元組包含兩組 元組。 馬，且任一組資料校正位元碼係包含4組位 21、 如申請專利範圍第U項所述之用以…』， 儲存架構，其中任一组資==:= 置係緊接相鄰於至少一权位兀組之儲存位 使該複數組資料巴、一 ^ 位凡組之儲存位置，以 讨W又位兀組與該複數組資料校正位元組之. 21 1277869 間彼此形成一交錯儲存方式。 22、如申請專利範圍第14項所述之用以改善資料錯誤涵蓋 率之資料儲存架構，其中提供該快閃記憶體所使用之一資 料存取緩衝器之儲存空間，係為單一資料區段位元組與單 一資料校正位元組之位元組組數總和。

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