TWI264683B - Addressing type coin-dropping detecting circuit - Google Patents

Description

1264683 玫、發明說明： 【發明所屬之技術領域】 尤指一種定址型 本發明係關於一種錢幣落下偵測電路 錢幣落下偵測電路。 【先前技術】 10 15 眾所皆知地，中央處理器（cpu)係集成下列元件：栌 :、舁數邏輯單元、及暫存器，其中，控制單元負㈣ :^揮中央處理器内部各單元間的f料傳送與違作'吏 =器::!指令的要求完成工作;算數邏輯單元包括 除釣以及邏輯運算（and、or、not#) 石 果輪出至暫存器。因此，瞀數 $運方之、-口 器，者中以田邏輯早疋内部係包括頻率計數 號，方致能計數器以進行運曾：;=:揭取其時脈訊 出。由於方並將汁數器之運算結果輸 耗中央虛拂口… 又疋係由中央處理為所控制，不但消 央處理益之貧源並降低其效能。 發明人爰因於此，本於 解決上述問題之「定址型錢幣上=，亟思-種可以 驗終至完成此項新穎進步動1電路」’幾經研究實 【發明内容】 電路 本每明之主要目的係在提供一種 俾月匕利用定址（Addressing)的作 定址型錢幣落下偵測 用，完全控制資料的 20 1264683 及輸出，以達到彈性使用記憶體空間，進而降低額外購 貝5己憶體所造成的成本上升。 本&月之另—目的係在提供—種定址型錢m债測 5 10 15 φ ’俾能以定址方式控制資料的輸入及輸出，以提高整體 電路的整合性。 本發明係提出一種定址型錢幣落下偵測電路，可指定一 Ζ位址執彳了運算’其接收由外部光仙器所輸人之脈波， η出脈波長度計數值至外部電路，其包括：一匯流 胃料操取連接於匯流排’以擷取該匯流排所輸入 器料；複數個控制接腳’彳控制定址型非同步除法 部電I:二人/輸出狀悲；—定址型輸人暫存器，可儲存外 位址及資料，並輸出之；-除頻電路，可接 :本：時脈並進行除頻;複數個計數器，可接收外部光侦測 為所輸入之脈波，並以由险喃 田除頻€路所輸入之時脈，對外部光 輸入之脈波進行計數，以得到一脈波長度計數夕 電路’用以接收由計數器所輸出脈波長度計數 並輸出-致能訊號至外部電路；以及，—定址型輸出暫 子益^接收由前述複數個計數器所輸入之脈波長度計數 值’以疋址輸出至外部電路。 =述複數個控制接聊，由ALE控制聊、nwr控制聊以 二 =控制聊所組成，其搭配經由匯流排所 控制貧料的輸入及輸出。 卞术 【實施方式】 20 1264683 為月b讓貝審查委員能更瞭解本發明之技術内容，特舉 較佳具體實施例說明如下。 圖1為本實施例之功能方塊圖，本實施例之定址型錢幣 落下伯測電路10主要包括··匯流排n、資料擷取器12、ALE 5彳工制腳101、NRD控制腳1 〇2、NWR控制腳1 〇3、定址型輸入 暫存為13、除頻電路14、複數個計數器151，152，153、訊號偵 測電路16、以及定址型輸出暫存器18，於本實施例中，前述 匸々Η»排1 1為通用型匯流排，其為位址匯流排與資料匯流排 共享之匯流排’·前述資料擷取器12，連接於匯流排丨丨，以擷 10取匯/’IL排11所輸入之位址及資料；前述Ale控制腳1 〇 1、nrd 才工制腳102、及NWR控制腳1 〇3，其用來控制定址型錢幣落 下偵測電路10之資料輸入/輸出狀態；前述定址型輸入暫存 器13用來儲存由外部電路所輸入之位址及資料；前述除頻電 路14接收本機時脈（i〇cal-Clk)進行除頻之動作，並輸出至前 15述汁數益151，152，153;前述計數器151，152，153接收外部光偵 測器901所輸入之脈波，並以除頻電路14所輸入之時脈對外 部光彳貞測為901所輸入之脈波進行計數，以後到一脈波長度 e十數值，4述訊號债測電路16當接收到計數器1 $ 1 1 $ 2 15 3 所傳來之脈波長度計數值時，則輸出一致能訊號至外部電 20路，别述定址型輸出暫存器1 8接收前述計數器1 5 1，1 5 2，1 5 3 所輸入之脈波長度計數值，並以定址輸出方式輸出至外部電 路。 在本實施例中，經由匯流排1丨所輸入/輸出的資料為一 封包格式（package)，此封包包含有位址（address)及資料 1264683 (data)，其中，前述封包所含的位址是用來與ale控制腳 101 ’ NRD控制腳102，以及NWR控制腳1〇3做比較，如封包

内所含的位址與控制接腳所設定的位址一樣時，則才對封包 内所含的資料進行輸入/輸出之動作。 I 5 於本實施例中，定址型錢幣落下偵測電路10之硬體位 址可由使用者自行設定，當外部電路輸出一位址訊號時，如 果此位址訊號所含之硬體位址與定址型錢幣落下偵測電路 1〇之硬體位址相同時，則定址型頻率計數電路1〇會進入致能 狀悲，並開始接收由匯流排丨丨所傳輸之位址資料。 10 如圖1所示，當定址型錢幣落下偵測電路10欲進行運算 之前，需先執行一重置（RESET)動作，以確保資料輸出之正 確性。於本實施例中，#外部光制器9〇h貞測到有錢擊落 下，如圖2所示，則當錢幣通過光偵測器9〇ι之偵測點 g el,gate2,gate3%，光偵測點糾61，糾62，糾63會藉由夬遮 15罩所落:之錢幣，以產生脈波A，B，C，並將此脈波A，B，C傳送 至什數器151，152，153，當計數器151，152，153接收到光價器 901所傳來之脈波A，B，C時，則進人致能狀態，且計數器 151，152，153會應i經由除頻電路14處理過後之本地時脈，對 脈波進仃計數，以得到脈波長度計數值，並將此脈波 20長度冲數值傳送至訊號偵測電路及定址型輸出暫存哭 W當訊號痛測電路16接收到計數器i5i，i52，i53所傳來之二 波長度汁數值時’則輸出一致能訊號至外部電路，以通知外 部電路，定址型錢幣落下谓測電路10為致能之狀態，且定址 a輸出暫存為16會依其所指定之位址並搭配NRD控制接腳 1264683 102’定址型輸出暫存器16會將脈波長度計數值傳送 電路。 上述實施例僅係為了方便說明而舉例而已，本 ==範圍自應_請專利範圍所述為準，而非僅限於上 【圖式簡單說明】 圖1係本發明一較佳實施例之功能方塊圖。 圖2係本發明偵測點產生脈波之示意圖。 10 【圖號說明】 901絲測器10丨址型錢幣落下偵測電路 12資料擷取器丨3定址型輸入暫存器 151計數器 152計數器 16 訊號偵測電路ΐδ定址型輸出暫存器 11匯流排 14 除頻電路 153計數器

Claims (1)

1264683 拾、申請專利範圍： 5 10 15 20 1· -種疋址型錢幣落下偵測電路’係指定一硬體位址 執打運异’其接㈣外部光_器所輸人之脈波，並定址輸 出脈波長度計數值至外部電路，該電路包括·· 一匯流排； 一資料擷取器，係連接兮蹈a ^ 輸入之位址及資料； -匯-排，以揭取該匯流排所 複數個控制接腳’係控制該 料輸入/輸出狀態； 一定址型輸入暫存哭在 址及資料，並輸出之; 儲存㈣部電路所輸入之位 ，頻電路’係接收本機時脈並進行除頻， 複數個計數器’係接收該外部光偵測器所輸入之脈 之脈波w峨制器所輸入 仃寸數以侍到-脈波長度計數值； 叶數值一訊測電路’係以接收該等計數器輸出脈波長度 。十數值，並輸出-致能㈣至外部電路，·以及 —定址型輸出暫存器’係接收由 脈波長度計數值，以定址輸出至外部電路。斤輸入之 2.如中請專利範圍帛i項所述 電路，其中，哕笼枷座丨& 土灰9洛下偵測 -中。亥荨控制接腳係_ A_制腳。 3 ·如申請專利範圍第1 + 電路，其中，該以 /斤述疋址型錢幣落下偵測 A抆制接腳係一 NWR控制腳。 4.如申請專利範圍第 員所述之疋址型錢幣落下偵測 10 1264683 電路其中，該等控制接腳係一 NRD控制腳。 電路，：Γ'專利範圍胃1項所述之定址型錢幣落下偵測 -，當該匯流排所傳送之資料搭配該ALE控制腳 5進行傳送資料之動料，職資料係_位址。 制腳 “ 6·如申清專利範圍第1項所述之定址型錢幣落下偵測 電路，其中，當該匯流排所傳送之資料搭配該nwr控制腳 進仃傳送資料之動作時，則該資料係一欲輸入至該定址型資 料串列式及並列式互傳電路系統之資料。 7·如申請專利範圍第1項所述之定址型錢幣落下偵測 10電路’其中，當該匯流排所傳送之資料搭配該NRD控制腳 進行傳送資料之動作時，則該資料係一欲自該定址型資料串 列式及並列式互傳電路系統輸出之資料。