TW588280B - General finite-field multiplier - Google Patents
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五、發明說明(1 ) 【本發明之領域】 尤指一種通 本發明係有關有限場乘法器之技術領域 用型有限場乘法器裝置。 【本發明之背景】 固定位元數的值,例如以 兀素而言,其能產生的值就右++M?rAt 70為 或錯誤佟下说h 值就有十/、種了月匕,因為在密碼學 他 ’、、、 DReed_Solomon碼,簡稱RS碼)都需 ㈣訊號的編碼’使得編碼後的值能用_數學多 來表示並做解碼運算,因此必須將固定的位元值^ —表不的符號’並且各符號間能做AND及X0R運算, 二產生另—符號。如以四位元為—元素符號,其元素:在 做AND、X0R的運算時,其最多只有十六結果產生,因 此以四位元數為-組的這些符號,其集合可構成—元素的 有限场,利.用這些場集合元素的運算可以對資料做加解密 或編解碼的功能。 、對於兩it素間之相加運算,彳簡單地利用x()R來完 成,然而,元素間之相乘運算則在電路的設計上便較為複 .雜’傳統上係以利用例如Berlekamp乘法器及基底轉換器 所構成之有限場乘法器來對有限場元素進行乘法運算,而 此種有限場乘法器係為一種位元串列式(Bi卜⑽⑷)之 乘法器,因此,其電路架構相當簡單,但是其最大缺點為 其做相乘運算的速度太慢,且其多項式ρ (χ)的規格都是 以固定型式來設計,而無法視實際之需要而調整。 尺庋迮用中S回家標半(CNS)A4规格(210x^7 588280 經濟部智.€財產局員工消货合作社印糾《 A7 ------—B7___ 五、發明說明(2 ) 為避免串列式乘法器之速度緩慢的問題,遂有採用平 行式之架構,而平行化的乘法器其主要原理為利用 Mastrovito的有限場乘法運算,將兩相乘元素之一先化 成矩陣的型式’然後再和第二個元素做向量的乘積運算, 以產生所要的值。因此,平行乘法器主要可由and閘和 X0R閘所構成,且隨著;^勾最高項次m的增加,其硬體複 雜度大約為0(m2)。 因此,有限場乘法器的演進已從傳統的串列(bit_ serial)乘法器演進到平行化(parallel)乘法器,而大部分 乘法器的設計規格都是固定的,當P ( χ )規格改變時,傳統 固定Ρ(Χ)的乘法器就無法使用,因此Hasan提出一可調式 bit-serial systolic的有限場乘法器,其設計之ρ(χ)為可 變的’第8圖即顯示Hasan所提有限場乘法器之bit-serial systolic矩陣產生器,其最主要的功能為接收一元素 / —(咖办…如―丨)產生矩陣運算的行向量,行 (column ) 1〜m-1將分別產生矩陣的行向量值,而其 p(x)係為可變的,並且可以控制一元素的位元數。第9圖 為此種乘法器的組合元件Q之内部電路架構圖,其有三個 輸入值’户加為輸入P ( X )的一串係數值,而當接收符號 (symbol )的第一個位元時,U尤會輸入1,否則為〇, 而將產生矩陣内的運算值,其電路的主要運算動作如 下: 本紙張尺度適用中s固家標準(CNS)A4規格(21ϋ χ 297 --------^---- (請先wii背面之注意事項再填寫本頁)
n n n I I 毒· 588280 A7 五、發明說明(3) ~ if then a〇ut = r . r =ain. else S out s temp . S temp ^ S in . ^out ^ temp . Cltemp^Ciin9 第10圖為此多功能位元串列乘法器的完整功能模 組,其内部元件路如第11圖所示。因此,此種乘法器 利用Q元件來做合成電路就可以實現矩陣運算的所需值, 且配合元件w以及數十個正反器(FHp-fi〇p)就可以完 成乘法器之電路架構,但其只能適用於固定元素長度的有 限場乘法器。如與上述固定ρ(χ)來設計的傳統乘法器比 較,其耗費相當多的邏輯閘,故缺點為其電路在資料輸出 要花費很多潛伏時間(Latency)。 前述傳統位元串列式乘法器電路只要接收一個位元值 就做移位(shift)及相乘並可產生所要的值,而乘法器 兩元素的乘法運算所要用到的移位次數和p⑴的最高射 有關,或和-符號元素代表幾個位元數有關,當ρ(χ)最高 項次由小變大時,傳統乘法器的位元串列設計方式雖然2 有較少之邏輯閉延遲(gatedelay),但其輸出也為位元 串列的方式,在一些Reed_s〇1〇m〇n碼的演算法上會造成 很大的困擾,因此,前述之有限場乘法器實有予以^進之 本紙ίΑ尺度適用中囵囚家標準(CNS)A4規格(210 X 297公发) (請先wti背面之注意事項再填寫本頁) — 訂--------- 經濟部智慧財產局員工消货合作社印裝 588280
FkJ部智慧財產局員工消货合作社印㈤ A7 五、發明說明(4) 發明人妥因於此,本於積極發明之精神,亟思一種可 2解決上述問題之「通用型有限場乘法器褒置」,幾經研 究實驗終至完成此項新穎進步之發明。 【本發明之概述】 本毛月之目的係、在提供_種通用型有限場乘法器裝 置’係採用多位元輸入及多位元乘積運算,因此和傳輸系 統做整合時,便利性將大大的提高,而能應用在不同規格 的RS晶片中。 依據本I明之-特色,係提出—種有限場乘法器裝 置,係由有限場元素A、B及一多項式ρ(χ)計算M = C 而求,有限場元素C ’該裝置主要包括:一並列矩陣向量 產生器’係用以將A展開成矩陣型式,而依序產生A矩陣 中各個行的元素值,其值分別為為da2 ··· jy-1 ;以及, 一並,向量乘積運算器,係用以在依序產生A矩陣行元素 時’就直接和B向量作相乘且累加所有相乘的值’而求出 所要的C向量。 依據本發明之另一特色,係提出一種有限場乘法器裝 置,係由有限場元素A、B及一多項式ρ(χ)計算= C 而求,有限場元素C ’該裝置主要包括··一平行矩陣向量 產生裔,係用以一次產生A矩陣中所有行的元素值,其值 分別為杨,W···如'•以及一平行向量乘積運算器/,、係 用以在產生A矩陣的同時,便全部乘上B向量,以直接求 出所要的C向量。
588280 A7 五、發明說明(5 ) " - :於:發明設計新穎,能提供產業上利用 有增 進功效,故依法申請專利。 及2:'審查委員能進—步瞭解本發明之結構、特徵 后:、、,鉍附以圖式及較佳具體實施例之詳細說明如 經 濟 部 智 財 產 局 員 工 消 合 作 社 印 Μ 【圖式簡單說明】 第1圖:係為本發明之有限場乘法器裝置之-較佳實施例 的架構圖。 係為第1圖之有限場乘法器裝置之電路圖。 係為本發明之有限場乘法器裝置之另一較佳實施 例的架構圖。 、 係為第3圖之平行矩陣向量產生器之電路圖。 係為第3圖之平行向量乘積運算器之電路圖。 係顯示依據本發明之-以Ρ⑷為可由輸入改變, 但m為固定的並列乘法器。 顯示依據本發明之一m固定的平行乘法器。 係顯示習知Hasan有限場乘法器之矩陣產生器。 係為第8圖之Hasan有限場乘法器的組合元件q之 内部電路架構圖。 第1 〇圖:係為習知Hasan有限場乘法器的完整功能模电。 第η圖:係為第!㈣之Hasan有限場乘法器之内部元件 w的電路圖。 【圖號說明】 第2圖 第3圖 第4圖 第5圖 第6圖 第7圖 第8圖 第9圖 (請先Mti背面之注意事項再填寫本頁) 本紙炫尺度iil用中囚囚家標毕(CNS)A4規格X 297公左 丨备---------4--------------- 588280 五、發明說明(6 )(1 1 )並列矩陣向量產生器 (1 12) AND 閘 (12)並列向量乘積運算器 (32)平行向量乘積運算器 (1 1 1 ) ( 1 2 1 )正反器(1 13 ) XOR 閘(3 1 )平行矩陣向量產生器
經濟部智莛財產局員工消t合作社印^J 【較佳具體實施例之詳細說明】 、為說明有關本發明之通用型有限場乘法器裝置,參照 式(1)之C = Α*β mod p(x)之有限場乘法運算,以基於 由Mastrovito所提出比較有效率的平行乘法器演算法,其百先利用各元素和p(x)的關係,將A表示成矩陣型式, 再和B做向量的乘積以產生◦值。 C=AB mod p{x) -b〇A+b\(Aa mod/>(λ:)) +bi(Aa2 mod p(x))+....... +bm-\(Aam~l modp(x)). “ ⑴ 由式子(1)可知當兩有限場元素做相乘的運算時, 仙可以將元素A的各位元(bit)預先做x〇R的:開運真,並將展開值和元素B的各b i t做A N D運算,以產元素 值C。因此Mastrovito乘法器的型式和不可約分多項式 P(x)有關,因此將式子(1)展開成矩陣型式如下· a -Pm^xam x+pm_2am~2+--+pm^a +1
A A a…Aa m-l 、b
Aa=Aik) = A(k~l)a modp(x)· -+aV]a (2) (3) (4) (5) 本纸張尺度適用中囵囚家標準(CNS)A4規格(210 x 297公发) (6)588280 五、發明說明( a(tl\ i=〇 (〇) (1), CLm—\ β⑼ 2 ⑴ o ... "(W-” Um - 2 Um—2 Clm」i (w-l) I b〇~ b\ Cm 一 1 Cm-1 力 m—l一 一 C〇 _ (請先Μΐί背面之注意事項再填寫本頁) a(〇〇) (7) 因此可以知道平行化的乘法器其主要原理為將兩相乘 兀素之-先化成矩陣的型式,然後再和第二個元素做向量 的運算,,以產生所要的值,其矩陣型式如式子⑺所示。 式子(8)為根據ρ(χ)=1+χ + χ4來化簡的矩陣型式。其運算 為= C,a、B、c為有限場元素。由此可知平行乘 法器的最主要電路元件為AND閘和x〇R閑,且隨著p⑴ 最高項次的增加(即m之變大),其硬體複雜度大約 0(m2), «3 a2 a' a〇 — h a3 b〇 Cz a2 a〇 + a, a2 H h a3 b' c2 a' a〇 + a3 a2 + a3 ax + a2 b2 Cl a3 a2 a, _ b,_ (8) 經濟部智慧財產局員工消货合作社印製 因此根據Mastrovito乘法器公式(7),可以知道根據 各種不同p(x)及第一行向量可以產生矩陣的第二行向量, 依此類推’式子(7 )矩陣内的值將可以依序產生,因此以 串列的方式來没計此乘法器將可以有效減少此乘法器的成 本及面積,但是其運算速度將大大降低,故本發明利用 VLSI的平行設計技巧,使兩個要做乘法運算的有限場元 素能快速的得到結果。 本紙張尺度適用中囵囷家標準(CNS)A4規格(210 X 297公犮) 588280 A7 五、發明說明(8 ) 根據式子(6),式子(7)的每一行矩陣都可以利用前一 行的值以及P(x)的係數求出,將式子(6)化簡開後得到式 子(9 ),從式子(9 )可知每一行的向量值如何求得。由式子 (9)可知一矩陣的第化行向量值只和第k_丨行以及ρ(χ)的係 數有關,而其關係必須先將第行做位移的動作,然後 ,位移出去的最後一位元值义」和ρ(χ)的係數做and運 算,並將值和位移過的值做x〇R運算,以產生第k行矩 陣’其關係如式子(9)。 H1) 户2 訂 丨 (9). 利用式(9)推導而成的a矩陣,可以明顯的看出其間 主要的規則,即各個行之間的特性,而A矩陣的位置圖士曰口 公式(10)所示,簡易來說,第一個行和第二個行之間即是 經濟部智慧財產局員工消货合作社印製 將第一個行的數值往上移動一位,即冷。,將人。的數值移 出來放在第二個行之Α-u的位置上去,而原來在' 1。 位置上的數值便搬移至么“〜尤―2,,的位置上去,然後再根據 PU)的係數判斷是否將原來在Λ),。位置上的數值加在 當ρ(χ)對應在屹“〜疋心的相對係數為“夺,則將 -2,1 的係
4。加上在4〜疋4的位置上去,例如ρ(χ)在位置^ 本紙張尺庋適用中囵囷家標準(CNS)A4規格(210 X 297公犮) 588280 A7 五、發明說明(9 j 數為1,則弋二4+ Αι A ^ ,而在°,°位置上的數值則放在 的位詈卜、上上笔 廷樣便可以算出第二 推便可以推出第-棚广4〜 丨口灯町数值,以此類 "沾8"“ 弟三個行、第三個行和第四個 盯…的關係直到求出整個A矩陣中所有行的數值。 Λ,〇 ^ ^ - A = A〇 ο,ΐ 1,1 經濟部智慧財產局員工消货合作社印製 • · . ΙΑ,Λ,… 由上述便可以知道各個行之間的關係,而且根據有限 場凡素乘法運算的公式可知兩元素的乘法運算要用到向量 的乘積運异’因此要用到XOR及AND的邏輯閘,所以便 可以設計出本發明之有限場乘法器裝置的電路,第!圖即 為本發明之有限場乘法器裝置的一較佳實施例的架構圖, 巧成㊅元件為並列矩陣向量產±||11、並列向量乘積運 …:1 2 ’其電路架構圖如第2圖所示,其設計的原理為利 用式(9 ),產生A矩陣的電路元件為並列矩陣向量產生器 1 1,其正反器Π 1之最主要功能為閂鎖住每次由矩陣向量 產器11所產生的A矩陣每個行的元素,其AND閘112是在 决疋疋否讓所移位出的數值加在所要產生下一個行的元素 中,加法則是用XOR閘113來完成,所產生的每個A矩陣 的行元素接著傳給並列向量乘積運算器1 2,在此電路中之 正反器1 2 1的功能主要是要閂鎖住a矩陣每個行的元素和 B矩陣元素相乘的結果,再將此結果和下一次a矩陣行的 元素和B矩陣元素相乘的結果做一個累加。在累加m次之 後就產生我們所需要的C矩陣。 (10) 訂 η 尽紙锒尺度迮用中囚囚家標毕(CNS)A4規格(21ϋ X 297公发) 588280 A7 B7 五、發明說明(10) 第3圖為利用式(9)所完成的本發明之有限 置的另-較佳實施例的架構 :褒 二向量產生心及多個平行向量乘積運算:二平= :架構圖分別如第4、5圖所示,其中,在平行矩陣:量: ::1主要是為了產生A矩陣,每個行產生的基本電路為 ,分別產生所要A矩陣中各個行的: 二A矩陣异完之後也是一樣將值傳到平行向量乘積運 开盗32,將A矩陣的第讀咖向量值和8元素的向、 訂 作乘加的動作即可求Μ元素的每一位元值,最後產生^ 需要的C矩陣。和習知乘法器比較不同的地方為其運算的 方式為平行且只要藉著111111〖1]?1以〇1>(]^1;乂)元件便可以改 k每個可糾錯元素的位元數的乘法器電路,且也可以 由外部輸入作改變,產生最小的A矩陣為2 χ 2,最大為 m X m。以可糾錯元素為㈤位元為例,第6圖所示是以ρ(又、) 經濟部智慧財產局員工消货合作社印製 為可由輸入改變,但m為固定的並列乘法器,其動作原理 和前述的並列乘法器相同所以不再累述,最大的不同處為 其電路不使用MUX,所以其㈤是固定的。在相同的條件 下’第7圖所示也是將上述平行乘法的mux去除,變成m 固定的平行乘法器,在這兩個沒有MUX元件的乘法中, 其m雖然固定,但就是因為省了 Μυχ,不僅在佈局面積 可以更省,在功率的消耗上又可以更省,所以在不需使其 m可變的乘法器是非常好用的,只需將其各個1)1〇(:]^排成 所需的m即可變成各種乘法器。 本紙張尺度適用中囵闼家標準(CNS)A4規格(210 χ 297公犮) A7 B7 五、發明說明(11 ) =上之說明可知’在本發明所之通用型有限場乘法 =置中’係以AND閘及X〇R閘為其主要構成元件,而 二^訊號有兩相乘元素A、B,以及—可變多項式p⑴ 的係數值,當A、B〜(x)的係數都輸人後,c值將可以 1快計异出來,和傳統乘法器比起來其最大不同處在於其 為多位儿方式輸入’内部的乘積運算也是多位元運算,因 f和傳輸系統做整合時,便利性將大大的提高,而此乘法 為更能應用在不同規格的尺8晶片中。 訂 一、,’丁上所P東本發明無論就目的、手段及功效,在在均 顯示其迴異於習知技術之特徵,為有限場乘法器製作上之 —大突破n t審查委員明察,早日賜准專利,俾嘉 惠社會,實感德便。惟應注意的是,上述諸多實施例僅係 為了便於說明而舉例而已,本發明所主張之權利範圍自應 乂申明專利範圍所述為準,而非僅限於上述實施例。 經濟部智慧財產局員工消f合作社印製
297公发)
Claims (1)
- 588280 Αδ Β8 CS588280 A8 B8 C8 D8 六 申請專利範圍 5 ·如申請專利範圍第4項所述之有限場乘法器裝置, 其中,該並列向量乘積運算器係使用AND間來求出A矩陣 行元素和B向量相乘的結果,再利用x〇R閘來完成加法的 動作,並使用正反器來問鎖住加完的值,最後將此值和下 一次相乘的值作累加複數次之後而產出所要的C向量。 6.如申請專利範圍第5項所述之有限場乘法器裝置, ^中’該並列向量乘積運算器係以使用多卫器元件來改變 母個有限場元素的位元數。 7· -種有限場乘法器裝置,係由有限場元素A、B及 夕項式p(x)計算yx5 = c而求取有限場元素c,該裝置 主要包括: /一平行矩陣向量產生器,係用以一次產生八矩陣中所 有行的元素值,其值分別為為;以及 複數個平行向量乘積運算器,係用以在產生A矩陣的 同時,便全部乘上B向量’以直接求出所要的c向量。 8.如巾睛專利範圍第7項所述之有限場乘法器裝置, 經濟部智慧財產局員工消费合作社印K 其中,該平行矩陣向量產生器係以AND閘完成位元和位 疋的乘法,以XOR閘完成加法運算。 9_如申請專利_第8項所述之有限場乘法器裝置, 其中’該平行矩陣向量產生器係先將前一個行的值往' -位,放在行的最下面,再將所移出的元素制ρ⑴ 斷是否將此值加在未移出的元素之中,最後產生下個行 六、申請專利範圍 10·如申請專利範圍第7 ^ ^ , 貝戶厅迷之有限場乘法器裝 置,/、中,該平行向量乘積運管 .,^ ΑΛ . ^ 、運斤态係以AND閘完成位元 和位70的乘法運算,以X〇R閘完成加法運算。 11.如申明專利範圍第9項所述之有限場乘法器裝 置’其巾,該平行向量乘積運算器係使用AND閉來作A矩 陣的列向量和B向量各別的相乘,再利用x〇R閘來將A矩 陣的列向量和B向量各別相乘結果相加,最後產生所要的 C向量。 1 2 ·如申請專利範圍第丨丨項所述之有限場乘法器裝 置,其中,該平行向量乘積運算器係以使用多工器元件來 改變每個有限場元素的位元數。 訂 線 經濟部智慧財產局員工消費合作社印製
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CN102236540A (zh) * | 2010-04-20 | 2011-11-09 | 财团法人工业技术研究院 | 循序运算的伽罗瓦乘法架构与方法 |
CN102929574A (zh) * | 2012-10-18 | 2013-02-13 | 复旦大学 | Gf(2163)域上的脉动乘法器设计方法 |
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2000
- 2000-12-18 TW TW89127126A patent/TW588280B/zh not_active IP Right Cessation
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