TW571223B - Mechanism for preserving producer-consumer ordering across an unordered interface - Google Patents

Mechanism for preserving producer-consumer ordering across an unordered interface Download PDF

Info

Publication number
TW571223B
TW571223B TW091119231A TW91119231A TW571223B TW 571223 B TW571223 B TW 571223B TW 091119231 A TW091119231 A TW 091119231A TW 91119231 A TW91119231 A TW 91119231A TW 571223 B TW571223 B TW 571223B
Authority
TW
Taiwan
Prior art keywords
inbound
read
input
queue
write
Prior art date
Application number
TW091119231A
Other languages
English (en)
Inventor
Kenneth C Creta
Bradford B Congdon
Tony S Rand
Deepak Ramachandran
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Application granted granted Critical
Publication of TW571223B publication Critical patent/TW571223B/zh

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4004Coupling between buses
    • G06F13/4009Coupling between buses with data restructuring
    • G06F13/4013Coupling between buses with data restructuring with data re-ordering, e.g. Endian conversion
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Hardware Redundancy (AREA)
  • Electrophonic Musical Instruments (AREA)
  • Display Devices Of Pinball Game Machines (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Description

A7 571223 五、發明說明(丨) 發明背景 發明之領域 本發明大致上係關於一個輸入/輸出集中器(hub)。 本發明尤其係關於適合於實施通過一個於一個多處理器電 腦系統結構中係固有未排序之介面的生產者-消費者之一 個輸入/輸出集中器。 相關先前技藝之描述 多處理器電腦係設計成容納許多中央處理單元,該些 中央處理單元係透過一個共用系統匯流排或者開關而連接 至一個記憶體及許多外部輸入/輸出裝置。提供多數個中 央處理單元之目的係爲藉由於該些處理器之間共享工作而 增加運算之效能。如此之配置係允許該電腦同時支援許多 不同的應用,同時支援輸入/輸出裝置,該些輸入/輸出 裝置舉例而言係透過一個網路而作通訊且顯示影像於附接 之顯示裝置之上。多處理器電腦典型地係被利用於企業及 網路伺服器系統。 一個輸入/輸出集中器可以被提供作爲連接至輸入/ 輸出裝置之§午多輸入/輸出橋兀件之間之一個連接點,且 最終連接至該中央處理單元。許多輸入/輸出裝置係週邊 置互連(Peripheral Component Interconnect,PCI,見 1 9 9 5年6月1日由週邊裝置互連特別感興趣群組(ρα-SIG)而來之pci本地匯流排說明書第2 ·丄版)裝置, 及附接於該週邊裝置互連生產者-消費者模式及其排序規 則及條件(PCI本地匯流排說明書第2 · ]_版之附錄E “ -------_4____ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) ~ " ---- (請先閱讀背面之注意事項再填寫本頁)
571223 A7 B7 五、發明說明("7 系統交易排序”)。舉例而言,這些排序規則係允許寫入 被一次發送,以用於較高之效能同時確保“正確性”。一 次發送係意謂該交易係由一個中間的代理器所捕捉,例如 由一個匯流排至另一個匯流排之橋接器,使得該交易於其 真正地於意欲目的地完成之前於該來源處完成。一次發送 係一次發送係允許當該交易係仍然於進行其路徑透過該系 統至其最終目的地時,該來源係進行下一個操作。換句話 說,於一個週邊元件介面裝置中之寫入的一次發送係意謂 著發出之寫入係不期望被送回一個“完成”之回應。亦即 ,當發出一次發送的寫入時,係無指示該寫入係完成之確 認被送回。該名詞“正確性”係意謂一個旗標或者訊號係 可以被使用於保護一個生產者-消費者對之間之資料緩衝 器。 互連該輸入/輸出集中器且最終至該些處理器之相連 接的介面係固有未排序的。因此,於該生產者一消費者模 式下之排序規則係比用於一個相連接的介面之規則更嚴格 ° ΰ亥連接的介面可以完全不具有排序規則。諸如一個前側 匯流排或者一個英代爾比例化埠之連接的介面係固有未排 序的’因爲該相連接的介面所設計適用之該些處理器係爲 複雑的裝置。該些處理器具有區別何時排序係需要及何時 排序係不需要之智慧。因此,一般而言,相連接的介面係 陡夠不根據請求(於任一方向)而處理完成。然而,週邊 衣置互連裝置一般而言係非如此複敦且係更爲成本敏感的 ’且因而依賴該系統之排序規則以防止死鎖。然而,週邊 (請先閱讀背面之注意事項再填寫本頁) 裝 Τ > fit US-0 H —ϋ —ϋ «II an n n 垂 兮° A7 571223 五、發明說明(:)7 ) 裝置互連排序規則係允許於放鬆特定交易之排序需求之某 些彈性。 保留使用週邊裝置互連之裝置及遵循生產者一消費者 排序模式之裝置係特別有利的,因爲其一般而言係設計爲 成本敏感的。因此,需要一種成本有效率之最佳化晶片組 之貫施,其作爲一個排序過的領域(一個需要週邊裝置 互連排序且遵循該生產者-消費者排序模式之領域)及一 個末排序的領域之橋樑,該未排序之領域係諸如一個相連 接的介面及複數個處理器單元,而不需要任何額外的軟體 或者硬體之介入◦因爲一個週邊裝置互連裝置一般而言係 被設計成本敏感的且不會利用該週邊裝置互連排序規則之 減少,所以需要一個系統,其係藉由採用所有排序減少之 能力而能夠利用該週邊裝置互連排序規則所允許之效能最 佳化,而取代該些習知裝置,同時避免任何死鎖的弱點及 效能變差。 發明槪要 根據本發明之一個觀點,其係提供一種輸入/輸出集 中器,其係包含:一個入站排序佇列,該入站排序佇列係 接收入站之交易’其中,所有讀取及寫入交易係具有一個 交易完成,同級間之交易係不允許到達一個目的地,直到 所有於該入站排序佇列中之先前寫入係已經完成之後爲止 ,且於一個同級間之交易的寫入係不允許後續存取之進行 ',直到該寫入係保證於該目的地之一個排序之領域中爲止 :一個入站排序佇列讀取旁路緩衝器,該入站排序佇列讀 L-----------6 ____ 尽紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
A7 571223 五、發明說明(^ ) 取旁路緩衝器係接收由該入站排序佇列推壓而來之讀取交 易,以允許一次發送之寫入及讀取/寫入完成行進通過該 入站排序佇列;一個出站排序佇列,該出站排序佇列係用 於儲存出站的交易及該入站交易之完成,且用於發出一個 用於一次發送之寫入的寫入完成;一個出站排序佇列讀取 旁路緩衝器,該入站排序佇列讀取旁路緩衝器係接收由該 出站排序佇列推壓而來之讀取交易,以允許一次發送之寫 入及讀取/寫入完成行進通過該入站排序佇列;及一個未 排序領域,該未排序領域係用於接收由該輸入排序佇列傳 輸而來之該入站交易,且用於接收由一個未排序協定傳輸 而來之該出站交易。 根據本發明之另一個觀點,其係提供一種輸入/輸出 系統,其係包含:一個排序之領域,其係包含: 一個入站排序佇列,該入站排序佇列係用於接收及傳 輸入站之交易,其中,入站讀取及寫入交易係不允許旁路 入站之寫入資料,所有讀取及寫入交易係具有一個交易完 成,同級間之交易係不允許到達一個目的地,直到所有於 該入站排序佇列中之先前寫入係已經完成之後爲止,且於 一個同級間之交易的寫入係不允許後續存取之進行,直到 該寫入係保證於該目的地之一個排序之領域中爲止;一個 入站排序佇列讀取旁路緩衝器,該入站排序佇列讀取旁路 緩衝器係接收由該入站排序佇列推壓而來之讀取交易,以 允許一次發送之寫入及讀取/寫入完成行進通過該入站排 序佇列;一個出站排序佇列,該出站排序佇列係用於儲存 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 571223 A7 .—___ B7_____ 五、發明說明(< ) (請先閱讀背面之注意事項再填寫本頁) 出站的父易及該入站父易之完成’且用於發出一^個用於—、 次發送之寫入的寫入完成;一個出站排序丨宁列讀取旁路緩 衝器,該入站排序佇列讀取旁路緩衝器係接收由該出站排 序佇列推壓而來之讀取交易,以允許一次發送之寫入及讀 取/寫入完成行進通過該入站排序仔列;及一個未排序領 域,該未排序領域係與一個未排序協定作通訊,其係包含 :一個入站多工器,該入站多工器係用於接收由該排序的 領域而來之該入站交易,而至該未排序領域;一個出站解 多工器,該出站解多工器係用於接收由該未排序協定而來 之該出站交易,而至該排序的領域;一個生產者-消費者 排序的介面,該生產者-消費者排序的介面係與該排序之 領域作通訊;一個輸入/輸出裝置,其係與該生產者-消 費者排序介面相連接;及一個相連接的介面,其係於該未 排序協定內,且與該未排序領域通訊。 根據本發明之又另一個觀點,其係提供一種電腦系統 ’其係包含:複數個處理器單元,其係可存取快取記憶體 ;一個主記憶體;一個相連接之介面,其係用於維持該處 理器單元及其快取記憶體之間之相連性;一個可比例化節 點控制器’其係互連該些處理器單元,該主記憶體及該相 連接之介面,以控制其之間之介面;及一個輸入/輸出集 中器,其係與該相連接的介面通訊,其係包含··一個入站 排序佇列,該入站排序佇列係接收入站之交易,其中,所 有讀取及寫入交易係具有一個交易完成,同級間之交易係 不允許到達一個目的地,直到所有於該入站排序佇列中之 ___8___ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 571223 B7 五、發明說明() (請先閱讀背面之注意事項再填寫本頁) 先前寫入係已經完成之後爲止,且於一個同級間之交易的 寫入係不允許後續存取之進行’直到該寫入係保證於該目 的地之一個排序之領域中爲止;一個入站排序佇列讀取旁 路緩衝器,該入站排序佇列讀取旁路緩衝器係接收由該入 站排序佇列推壓而來之讀取交易’以允許一次發送之寫入 及讀取/寫入完成行進通過該入站排序佇列;一個出站排 序佇列,該出站排序佇列係用於儲存出站的交易及該入站 交易之完成,且用於發出一個用於一次發送之寫入的寫入 完成;一個出站排序ί宁列讀取芳路緩衝器,該入站排序f宁 列讀取旁路緩衝器係接收由該出站排序佇列推壓而來之讀 取交易,以允許一次發送之寫入及讀取/寫入完成行進通 過該入站排序佇列;及一個未排序領域,該未排序領域係 用於接收由該輸入排序佇列傳輸而來之該入站交易,且用 於接收由該相連接之介面而來之該出站交易。 圖式簡單說明 第1圖係圖示根據本發明之一個實施例之一個輸入/ 輸出集中器; 第2A圖係圖示根據本發明之一個實施例之透過一個 入站排序佇列(queue)之一個入站交易; 第2B圖係圖示根據本發明之一個實施例之透過一個 出站排序佇列(queue)之一個出站交易;及 第3圖係圖示根據本發明之一個實施例之一個輸入/ 輸出系統結構。: 〔元件符號說明〕 ___9____ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 571223 五、發明說明(7 ) 10 輸入/輸出集中器 102 功能區塊 (請先閱讀背面之注意事項再填寫本頁) 104 功能區塊 110 未排序協定 1 2 0 入站排序佇列 125 入站排序佇列讀取旁路緩衝器 130 出站排序佇列 135 出站排序佇列讀取旁路緩衝器 140 生產者-消費者排序過的輸入/輸出介面 150 生產者-消費者排序過的輸入/輸出介面 160 輸入/輸出裝置 170 輸入/輸出裝置 180 入站多工器 .190 出站解多工器 300 處理器 330 主記憶體 340 可比例化埠 350 繼承輸入/輸出橋接器 360 中間裝置 370 中間裝置 發明詳細說明 第1圖係圖不根據本發明之一個實施例之一個輸入/ 輸出集中器。該輸入/輸出集中器1 〇 〇係包含一個排序 過的領域及一個未排序的領域。於該排序過的領域中,一 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 571223 五、發明說明(i ) 或多個功fb區塊1 〇 2 ’ 1 0 4係便利該輸入/輸出裝置 1 6 0 ’ 1 7 0及該未排序協定1 1 〇之間之入站及出站 (請先閱讀背面之注意事項再填寫本頁) 交易。該些功能區塊1 〇 2,1 0 4之每一個係包含一個 入站排序fr列1 2 0 ’ 一個入站排序佇列讀取旁路緩衝器 12 5’個出站排序丨丁列1 3 0及一個出站排序丨宁列讀 取旁路緩衝器1 3 5。 八 於該未排序之領域中,一個入站多工器i 8 〇係接收 由該排序過之領域之該功能方塊1 〇 2,i 〇 4而來(更 明確言之’係由該入站排序佇列1 2 〇及該入站排序{宁列 讀取芳路緩衝器1 2 5而來)之資料及訊號。一個於該未 排序領域內之出站解多工器1 9 0係接收由該未排序協定 1 1 0而來之資料及訊號,該未排序協定丨丨〇係諸如類 似該比例化埠之一個相連接的介面,以用於傳輸至該排序 過的領域(更明確言之,係至該功能區塊i 〇 2,1 〇 4 之該出站排序佇列13〇)。 至少一個生產者-消費者排序過的輸入/輸出介面1 4〇,1 5 0係被提供,以與諸如週邊裝置互連裝置之輸 入/輸出裝置或者構件1 6 0,1 7 〇。然而,該生產者 一消費者排序過的輸入/輸出介面1 4 0,1 5 0典型地 係不直接與該輸入/輸出裝置或者構件1 6 0,1 7〇相 連接。一個中間裝置,諸如一個集中器-鏈結或者輸入/ 輸出橋接器,類似一個Intel P6 4H2型集中器介面至週 邊裝置互連橋接器,或者一個VXB InfiniBand (見 InfiniBand貿易協會之2〇〇1年6月19曰第1 · 〇版 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) A7 571223 五、發明說明() ^InfiniBand結構說明書”),一般而言係連接至該生產 者一消費者排序過的輸入/輸出介面1 4 0,1 5 0,其 中,該輸入/輸出裝置或者構件1 6 0,1 7 0係連接至 該生產者一消費者排序過的輸入/輸出介面1 4 〇,1 5 Q。舉例而言,每一個P6 型集中器介面至週邊裝置 互連橋接器係具有兩個PCI-X (見該週邊裝置互連特別感 興趣群組2〇〇〇年8月29曰第1 ·〇a版“pci-X說明 書).區段’曰亥輸入/輸出裝置或者構件 係可以連接至該些PCI-X區段。pCI_x係爲該週邊裝置互 連本地匯流排之一個高效能之延伸,其係具有增加之頻寬 及匯流排效能。 根據本發明之一個實施例之該輸入/輸出集中器1〇 〇係被“分割”成爲兩個領域:一個排序過之領域及一個 未排序之領域。該排序過之領域係附著至敘述於該週邊裝 置互連說明書之該生產者-消費者之排序規則,且可以被 以許多方式設計。該未排序之領域係不具有排序之規則。 藉由本發明之分層方式而實施該輸入/輸出集中器1 0〇 ’跨越一個未排序過介面之生產者一消費者排序係可以被 保存。 該入站排序佇列1 2 0係負責佇列目標爲該主記憶體 或者一個對等輸入/輸出裝置之入站讀取及寫入交易/請 求。較佳的情況爲,該入站排序佇列1 2 0係建構成爲一 個先進先出之方式,其係強迫入站之讀取及寫入交易/請 求係不允許被旁路入站之寫入(亦即寫入資料)。此外, , —---—__ 12 本紙張尺度適^"ΪΪ家標準(CNS)A4規格(210 X 297公釐1 ~ (請先閱讀背面之注意事項再填寫本頁)
571223 A7 _____— _ B7 _ 五、發明說明(。) 出站之讀取及寫入完成(目標爲一個輸入/輸出裝置之讀 取之达回的貪料)亦係與任何其他出站特別的循環一起被 佇列於該入站排序佇列i 2 〇之中◦使用該結構,生產者 -消費者之正確性”係可以被確保。 於該週邊裝置互連排序規則之下,一次發送的寫入係 被允許。然而,於該未排序的領域中,一次發送的寫入係 不允許。因此,讀取及寫入之交易係需要一個交易完成。 因此,於該入站排序佇列1 2 〇中之寫入係被發送至該未 排序之領域’且不被重新分配,直到該未排序介面係送回 一個完成(至該出站排序佇列丨3 0 )爲止。 當一個同級間之交易係被發出時,其係不允許被發出 至該目的地介面(不論是於相同的輸入/輸出集中器或者 於一個不同的輸入/輸出集中器上),直到於所有於該入 站排序佇列1 2 0中之先前寫入送回一個完成之後爲止。 該限制係當該資料及訊號係位於不同的目的地時,例如該 第一寫入係爲至該主記憶體之資料且該同級間寫入係用於 該同級的輸入/輸出裝置上之一個訊號時,確保正確的排 序。 關於傳送於兩個輸入/輸出集中器之間之同級間寫入 交易’一次發送的寫入於傳送經過該未排序的結構及到達 該目的地輸入/輸出集中器之前係具有一些時間。因此, 該寫入(即使其係同級間且目標爲該排序之領域)必不允 許後續的存取繼續進行,直到該同級寫入係被保證於該目 的地之該排序之領域中。此條件係確保該一次發送的寫入 _______ 13_____ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
571223 五、發明說明(u) Z 兀成 。 所實施之該入站排序佇列1 2 0之數量係根據該輸入 /輸出集中器被最佳化之獨立的資料流之數量而定。於一 個最小的數量之下,每一個埠一個佇列將提供正確的行爲 ,然而,每一個獨立流的一個佇列將放鬆於該埠上之獨立 的資料流之間之排序限制。 該出站排序佇列1 3 0及該出站排序佇列讀取旁路緩 衝器1 3 5係藉由保持出站交易(例如讀取及寫入請求) 以及用於入站交易之完成,而維持生產者-消費者之排序 。如上文所述,根據本發明之一個實施例,該未排序之領 域於即使馬入父易係需要完成。該輸入/輸出集中 器1 0 0係負責一次發送這些出站寫入,以用於該排序領 域之最佳效能,且於其已經到達該出站排序佇列1 3 〇之 後才發出一次一個用於該寫入之完成的回應(由該出站排 序佇列1 3 0而來)而一次發送。該完成係於至該出站排 序佇列1 3 0之入口處發出,且因而延遲係較快,因爲與 在該完成到達該生產者-消費者排序過的輸入/輸出介面 1 4 0,1 5 0之後將其送回相較之下,該完成係被較快 送回。類似地,理論上,讀取係能夠塡充該出站排序佇列 1 3 0。爲了防止該“返回壓力”流入該未排序之領域( 其能夠防止寫入向前進行),讀取交易係被推入該出站排 序疗列讀取旁路緩衝器1 3 5之中,且然後當允許時,係 於該排序之領域邊界線處被重言式。 該入站排序ί宁列1 2 0及該出站排序佇列1 3 〇之每 ----------J4 _^ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297 一"" -- (請先Μ讀背面之注意事項再填寫本頁)
A7 571223 五、發明說明(、> ) 一個係分別具有至少一個對應之入站排序佇列讀取旁路緩 衝器1 2 5及一個出站排序佇列讀取旁路緩衝器1 3 5 ◦ 該入站排序佇列讀取旁路緩衝器1 2 5及該出站排序佇列 讀取芳路緩衝器1 3 5係允許一次發送的寫入及讀取/寫 入完成,以使等待其完成以送回之過去的被設置之讀取請 求。其係應用於入站及出站交通之上。亦即,當一個一次 發送之寫入或者讀取/寫入完成係需要透過該入站排序疗 列1 2 0或者g亥出站排序f宁列1 3 〇而進行時,於該入站 排序佇列1 2 0或者該出站排序佇列1 3 〇內之該(被設 置之)讀取交易/請求係被“推壓,,至一旁至該個別的該 入站排序佇列1 2 0及該出站排序佇列1 3 0,以允許該 A發迗之爲入或者δ買取/寫入完成透過g亥入站排序丨宁列 1 2 0或者該出站排序佇列1 3 〇而進行。然後,當導致 該推壓至一旁之阻礙條件係不再存在時,於該入站排序疗 列讀取旁路緩衝器1 2 5及該出站排序佇列讀取旁路緩衝 器1 3 5內之該佇列中之該第一個“推壓至一旁”的工作 係被嘗試。然後,於該入站排序佇列讀取旁路緩衝器1 2 5及該出站排序佇列讀取旁路緩衝器1 3 5內之該讀取交 易及該入站排序佇列1 2 0及該出站排序佇列1 3 0內之 後糸買的父易係被仲裁而被完成。該入站排序j·宁列讀取旁路 緩衝器1 2 5及該出站排序佇列讀取旁路緩衝器1 3 5係 確保於該排序之領域內之免於死鎖的操作。 根據本發明之一個實施例,一個功能方塊圖1 〇 2, 1 〇 4 (其係具有一個入站排序佇列1 2 〇及一個出站排 本紙張尺度適^中國國家標準(CNS)A4規格(210 X 297 ϋ) "一"'一·""" (請先閱讀背面之注意事項再填寫本頁) 訂"· •線 571223 A7 —---- B7_ 五、發明說明() 序佇列1 3 0 )係設有生產者-消費者排序過的輸入/輸 f介面1 4 0,1 5 0。雖然示於第i圖之該實施例係顯 示兩個功能方塊1 0 2,1 〇 4,及用於每一個力能方塊 1 〇 2,1 Q 4之一個對應的生產者一消費者排序過的輸 入/輸出介面1 4 0,1 5 0,然而,任何功能方塊及生 產者-消費者排序過的介面之結構係可以被使用。 第2A圖係顯示根據本發明之一個實施例之透過一個 入站排序佇列的入站父易。該生產者一消費者排序過的輸 入/輸出介面1 4 0,1 5 0 (藉由該輸入/輸出裝置丄 60,170之方向)發出202—個讀取或寫入交易/ 請求或者完成至該輸入/輸出集中器i 〇 〇之該入站排序 佇列1 2 0。該讀取/寫入交易或者完成係被佇列2 〇 4 於該入站排序佇列1 2 0之中。當該入站排序佇列丨2〇 係滿的,於該入站排序佇列1 2 0內之讀取交易係被推壓 2〇6至一芳至該入站排序佇列讀取旁路緩衝器丨2 5, 以允許入站之寫入父易或者讀取/寫入完成透過該入站排 序ί宁列1 2 0而進行’且至該未排序之協定1 1 〇。當該 讀取係被推壓至一旁,後續之讀取交易係於該排序之介面 1 4 0,1 5 0上被重式。否則,丨宁列於該入站排序丨宁列 1 2 0內之該讀取/寫入交易或者完成係被轉送2 §至 g亥未排序之協定1 1 0 ’較佳的情況爲,於一個先進先出 之形式。對於寫入父易而言,其係於允許後續交易進行之 前必須等待2 1 0由該未排序協定:i 〇而來之一個完成 。該機制係被使用於維持該系統內之排序。 _______ 16___ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱)" '' (請先閱讀背面之注意事項再填寫本頁)
A7 571223 五、發明說明(4) 第2B圖係顯示根據本發明之一個實施例之透過一個 出站排序佇列的出站交易。一個讀取或寫入交易/請求及 一個讀取完成中之至少一個係由該未排序的協定11〇發 出2 2 0,諸如一個類似一個可比例化埠之相連接的介面 而至該輸入/輸出集中器1 〇 〇之該出站排序佇列1 3〇 。該讀取或寫入交易/請求及一個讀取完成中之至少一個 係被佇列2 2 2於該出站排序佇列1 3 0之中。一個完成 訊號係被發出2 2 4至該未排序之介面1 1 〇,以用於在 至該出站排序佇列1 3 0之入口之一個出站寫入。當該出 站排序佇列1 3 0係滿的,於該出站排序佇列1 3 0內之 讀取交易係被推壓2 2 6至一旁至該出站排序佇列讀取旁 路緩衝器1 3,5,以允許入站之寫入交易或者讀取/寫入 完成透過該出站排序佇列1 3 0而進行,且至該生產者-消費者排序過的輸入/輸出介面1 4 0,1 5 0。當該讀 取係被推壓至一旁,後續之讀取交易係於該未排序之介面 1 1 0上被重試。否則,佇列於該出站排序佇列1 3〇內 之該讀取/寫入交易或者完成係被轉送2 2 8至該生產者 一消費者排序過的輸入/輸出介面1 4 0,1 5 0,且最 後至該該輸入/輸出裝置1 6 0,1 7〇。 第3圖係圖示根據本發明之一個實施例之一個輸入/ 輸出系統結構。如上文所述,該輸入/輸出集中器1 0 0 係可以包含連接至一個諸如一個集中器鏈結或者輸入/輸 出橋接器類似一個PCI-X橋接器3 6 0或者一個 InfiniBand橋接器3 7 0之中間裝置的生產者一消費者排 _____17______ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂·- 571223 A7 ______B7___ 五、發明說明(:<) (請先閱讀背面之注意事項再填寫本頁) 序過的介面。然後,(第1圖之)該輸入/輸出裝置或者 構件1 6 0,1 7 0係連接至該中間裝置3 6 0,3 7 0 。該輸入/輸出集中器1 0 0亦可以包含一個連接至一個 繼承輸入/輸出橋接器3 5 0之輸入/輸出介面,以使用 繼承輸入/輸出裝置或構件而處理連結。 該輸入/輸出集中器1 0 0係建構成連接至一個相連 接之介面,諸如一個可比例化璋3 4 0,其係爲一個快取 相連接之介面,其係最佳化以用於維持所有處理器及其快 取記憶體之間之一致性的可比例化多重節點系統。該可比 例化埠3 4 0接著可以連接至至少一個可比例化節點控制 器3 2 0,其係控制該複數個處理器3 0 0,諸如動態隨 機存取記憶體之主記憶體3 3 0及該可比例化璋3 4 0之 間之介面。 總結言之,根據本發明之該輸入/輸出集中器1 0 0 係允許保留使用週邊裝置互連之裝置及遵循該生產者-消 費者模式之裝置,其一般而言係設計朝向成本之敏感性。 該輸入/輸出集中器1 0 0係提供一個成本有效率的最佳 化晶片組之實現,諸如該Intel8 7 0晶片組,其係橋接一 個排序過的領域(一個需要週邊裝置互連排序且遵循該生 產者-消費者排序模式之領域)及一個未排序之領域,諸 如一個相連接之介面,而不需要任何額外的軟體或者硬體 之介入。因爲一個週邊裝置互連裝置一般而言係設計朝向 成本敏感性’且可以不犧牲該週邊裝置互連排序規則之減 少,所以本發明之該輸入/輸出集中器1 〇 〇係藉由採用 ______ 18____ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 571223 A7 B7 五、發明說明( 所有排序減少之能力而能夠利用該週邊裝置互連排序規則 所允許之效能最佳化,而取代該些習知裝置,同時避免任 何死鎖的弱點及效能變差。 雖然上述敘述係指本發明之特定的實施例,應瞭解的 是,於不偏離本發明之精神之下,許多修改係可以被實施 。後附之申請專利範圍係意欲涵蓋所有落於本發明之真正 精神及範疇之內之如此的修改。因此,於此揭示之實施例 係被認爲作爲例示性的而非限制性的,本發明之範圍係由 後附申請專利範圍所指出,而非上述之內容,且因此,由 該申請專利範圍之均等物之意義及範圍之內而來之所有改 變係意欲包含於其內。 19 1請先03讀背面之注意事項再填寫本頁) 訂·- 本紙張尺度適用中國國家標準(CRS)A4規格(210 X 297公釐)

Claims (1)

  1. 038899 ABCD 571223 六、申請專利範圍 1 · 一種輸入/輸出集中器,其係包含: (請先閲讀背面之注意事項再塡寫本頁) 一個入站排序佇列,該入站排序佇列係接收入站之交 易’其中’所有讀取及寫入交易係具有一個交易完成,同 級間之交易係不允許到達一個目的地,直到所有於該入站 排序佇列中之先前寫入係已經完成之後爲止,且於一個同 級間之交易的寫入係不允許後續存取之進行,直到該寫入 係保證於該目的地之一個排序之領域之中爲止; 一個入站排序佇列讀取旁路緩衝器,該入站排序佇列 讀取旁路緩衝器係接收由該入站排序佇列推壓而來之讀取 交易,以允許一次發送之寫入及讀取/寫入完成行進通過 該入站排序佇列; 一個出站排序佇列,該出站排序佇列係用於儲存出站 的交易及該入站交易之完成,且用於發出一個用於一次發 送之寫入的寫入完成; 一個出站排序佇列讀取旁路緩衝器,該入站排序佇列 讀取旁路緩衝器係接收由該出站排序佇列推壓而來之讀取 交易,以允許一次發送之寫入及讀取/寫入完成行進通過 該入站排序丨宁列;及 一個未排序領域,該未排序領域係用於接收由該輸入 排序ί宁列傳輸而來之§亥入站父易’且用於接收由一'個未排 序協定傳輸而來之該出站交易。 2 ·如申請專利範圍第1項之輸入/輸出集中器,其 中,該輸入排序佇列係不允許該入站讀取及寫入交易旁路 入站之寫入資料。 _____I----- 適用中國國家標準(CNS)A4規格(210 X 297公釐) 571223 as B8 C8 D8 六、申請專利範圍 (請先閲讀背面之注意事項再塡寫本頁) 3 ·如申請專利範圍第i項之輸入/輸出集中器,其 中’該未排序協定係一個相連接的介面。 4 ·如申請專利範圍第3項之輸入/輸出集中器,其 中’該相連接的介面係爲一個可比例化埠。 5 · —種輸入/輸出集中器,其係包含: 一個排序之領域,其係包含: 一個入站排序仔列,該入站排序f宁列係用於接收及傳 輸入站之交易,其中,入站讀取及寫入交易係不允許旁路 入站之寫入資料,所有讀取及寫入交易係具有一個交易完 成,同級間之交易係不允許到達一個目的地,直到所有於 該入站排序佇列中之先前寫入係已經完成之後爲止,且於 一個同級間之交易的寫入係不允許後續存取之進行,直到 該寫入係保證於該目的地之一個排序之領域中爲止; 一個入站排序行:列讀取旁路緩衝器,該入站排序丨宁列 讀取旁路緩衝器係接收由該入站排序佇列推壓而來之讀取 交易,以允許一次發送之寫入及讀取/寫入完成行進通過 該入站排序佇列; 一個出站排序佇列,該出站排序佇列係用於儲存出站 的交易及該入站交易之完成,且用於發出一個用於一次發 送之寫入的寫入完成;及 一個出站排序佇列讀取旁路緩衝器,該入站排序佇列 讀取旁路緩衝器係接收由該出站排序佇列推壓而來之讀取 交易,以允許一次發送之寫入及讀取/寫入完成行進通過 該入站排序佇列;及 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 571223 A8 B8 C8 D8 六、申請專利範圍 一個未排序領域,該未排序領域係與一個未排序協定 作通訊,其係包含: 一個入站多工器,該入站多工器係用於接收由該排序 的領域而來之該入站交易,而至該未排序領域;及 一個出站解多工器,該出站解多工器係用於接收由該 未排序協定而來之該出站交易,而至該排序的領域。 6 ·如申請專利範圍第5項之輸入/輸出集中器,其 係進一步包含至少一個與該排序之領域作通訊之生產者-消費者排序的介面。 7 ·如申請專利範圍第6項之輸入/輸出集中器,其 係進一步包含一個輸入/輸出裝置,其係與該生產者一消 費者排序介面相連接。 8 ·如申請專利範圍第7項之輸入/輸出集中器,其 進一步包含一個與該生產者-消費者排序介面互連之中間 裝置及一個輸入/輸出裝置。 9 ·如申請專利範圍第7項之輸入/輸出集中器,其 中’該輸入/輸出裝置係爲一個週邊裝置互連裝置。 1〇·如申請專利範圍第5項之輸入/輸出集中器, 其中,該未排序協定係爲一個相連接之介面。 1 1 ·如申請專利範圍第1 〇項之輸入/輸出集中器 ’其中,該相連接之介面係爲一個可比例化埠。 1 2 · —種輸入/輸出系統,其係包含·· 一個排序之領域,其係包含: 一個入站排序佇列,該入站排序佇列係用於接收及傳 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閲讀背面之注意事項再塡寫本頁) 訂 88829 ABCD 571223 六、申請專利範圍 (請先閲讀背面之注意事項再塡寫本頁) 輸入站之交易’其中,入站讀取及寫入交易係不允許旁路 入站之寫入資料’所有讀取及寫入交易係具有一個交易完 成,同級間之交易係不允許到達一個目的地,直到所有於 該入站排序佇列中之先前寫入係已經完成之後爲止,且於 一個同級間之交易的寫入係不允許後續存取之進行,直到 該寫入係保證於該目的地之一個排序之領域中爲止; 一個入站排序佇列讀取旁路緩衝器,該入站排序佇列 讀取旁路緩衝器係接收由該入站排序佇列推壓而來之讀取 交易,以允許一次發送之寫入及讀取/寫入完成行進通過 該入站排序ί宁列; 一個出站排序佇列,該出站排序佇列係用於儲存出站 的交易及該入站交易之完成,且用於發出一個用於一次發 送之寫入的寫入完成; 一個出站排序佇列讀取旁路緩衝器,該入站排序佇列 讀取旁路緩衝器係接收由該出站排序佇列推壓而來之讀取 交易,以允許一次發送之寫入及讀取/寫入完成行進通過 該入站排序佇列;及 一個未排序領域,該未排序領域係與一個未排序協定 作通訊,其係包含: 一個入站多工器,該入站多工器係用於接收由該排序 的領域而來之該入站交易,而至該未排序領域; 一個出站解多工器,該出站解多工器係用於接收由該 未排序協定而來之該出站交易,而至該排序的領域; 一個生產者-消費者排序的介面,該生產者-消費者 ______^Jr- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 058899 ABCD 571223 六、申請專利範圍 排序的介面係與該排序之領域作通訊; 一個輸入/輸出裝置,其係與該生產者-消費者排序 介面相連接;及 一個相連接的介面,其係於該未排序協定內,且與該 未排序領域通訊。 1 3 ·如申請專利範圍第1 2項之輸入/輸出系統, 其中,該相連接之介面係爲一個可比例化埠。 1 4 ·如申請專利範圍第1 2項之輸入/輸出系統, 其中’該輸入/輸出裝置係爲一個週邊裝置互連裝置。 1 5 ·如申請專利範圍第1 2項之輸入/輸出系統, 其進一步包含一個中間裝置,其係與該生產者-消費者排 序介面及該輸入/輸出裝置互連。 16·—種輸入/輸出系統,其係包含: 個排序之領域’ §亥排序之領域係具有一^個第一*功能 方塊及一個第二功能方塊,其中,該第一功能方塊及該第 二功能方塊之每一個係包含: 一個入站排序佇列,該入站排序佇列係用於接收入站 之交易’其中,入站讀取及寫入交易係不允許旁路入站之 寫入資料,所有讀取及寫入交易係具有一個交易完成,同 級間之交易係不允許到達一個目的地,直到所有於該入站 排序佇列中之先前寫入係已經完成之後爲止,且於一個同 級間之交易的寫入係不允許後續存取之進行,直到該寫入 係保證於該目的地之一個排序之領域中爲止; 一個入站排序佇列讀取旁路緩衝器,該入站排序佇列 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閲讀背面之注意事項再塡寫本頁)
    571223 六、申請專利範圍 (請先閲讀背面之注意事項再塡寫本頁) 讀取旁路緩衝器係接收由該入站排序佇列推壓而來之讀取 交易,以允許一次發送之寫入及讀取/寫入完成行進通過 該入站排序佇列; 一個出站排序佇列,該出站排序佇列係用於儲存出站 的交易及該入站交易之完成,且用於發出一個用於一次發 送之寫入的寫入完成; 一個出站排序佇列讀取旁路緩衝器,該入站排序佇列 讀取旁路緩衝器係接收由該出站排序佇列推壓而來之讀取 交易,以允許一次發送之寫入及讀取/寫入完成行進通過 該入站排序佇列;及 一個未排序領域,該未排序領域係與一個未排序協定 作通訊,其係包含: 一個入站多工器,該入站多工器係用於接收由該排序 的領域而來之該入站交易,而至該未排序領域; 一個出站解多工器,該出站解多工器係用於接收由該 未排序協定而來之該出站交易,而至該排序的領域; 一個第一生產者-消費者排序的介面,該第一生產者 -消費者排序的介面係與該第一功能方塊通訊; 一個第一輸入/輸出裝置,該第一輸入/輸出裝置係 與該第一生產者-消費者排序介面相連接; 一個第二生產者-消費者排序的介面,該第二生產者—消 費者排序的介面係與該第二功能方塊通訊; 一個第二輸入/輸出裝置,該第二輸入/輸出裝置係 與該第二生產者-消費者排序介面相連接;及 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 571223 A8 Cd8s - ' ""*-- 六、申請專利範圍 一個相連接的介面,其係於該未排序協定內,且與該 未排序領域通訊。 1 7 ·如申請專利範圍第1 6項之輸入/輸出系統, 其中,該相連接之介面係爲一個可比例化埠。 1 8 ·如申請專利範圍第1 6項之輸入/輸出系統, 其中,該第一輸入/輸出裝置係爲一個週邊裝置互連裝置 〇 1 9 ·如申請專利範圍第1 6項之輸入/輸出系統, 其中,該第一輸入/輸出裝置係爲一個週邊裝置互連裝置 〇 2 0 ·如申請專利範圍第1 6項之輸入/輸出系統, 其進一步包含一個第一中間裝置,其係與該第一生產者-消費者排序介面及該第一輸入/輸出裝置互連。 2 1 ·如申請專利範圍第1 6項之輸入/輸出系統, 其進一步包含一個第二中間裝置,其係與該第二生產者-消費者排序介面及該第二輸入/輸出裝置互連。 2 2 · —種電腦系統,其係包含: 複數個處理器單元,其係可存取快取記憶體; 一個主記憶體; 一個相連接之介面,其係用於維持該處理器單元及其 快取記憶體之間之相連性; 一個可比例化節點控制器,其係互連該些處理器單元 ,該主記憶體及該相連接之介面,以控制其之間之介面; 及 ^紙張尺度適_用中國標準(CNS)A4規格⑵0 x_2977公釐) · ^' (請先閲讀背面之注意事項再塡寫本頁) 訂: 571223 as B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再塡寫本頁) 一個輸入/輸出集中器,其係與該相連接的介面通訊 ,其係包含: 一個入站排序佇列,該入站排序佇列係接收入站之交 易,其中,所有讀取及寫入交易係具有一個交易完成,同 級間之交易係不允許到達一個目的地,直到所有於該入站 排序佇列中之先前寫入係已經完成之後爲止,且於一個同 級間之交易的寫入係不允許後續存取之進行,直到該寫入 係保證於該目的地之一個排序之領域中爲止; 一個入站排序佇列讀取旁路緩衝器,該入站排序佇列 讀取芳路緩衝器係接收由該入站排序丨宁列推壓而來之讀取 交易,以允許一次發送之寫入及讀取/寫入完成行進通過 該入站排序佇列; 一個出站排序佇列,該出站排序佇列係用於儲存出站 的交易及該入站交易之完成,且用於發出一個用於一次發 送之寫入的寫入完成; 一個出站排序佇列讀取旁路緩衝器,該入站排序佇列 讀取旁路緩衝器係接收由該出站排序佇列推壓而來之讀取 交易,以允許一次發送之寫入及讀取/寫入完成行進通過 該入站排序佇列;及 一個未排序領域,該未排序領域係用於接收由該輸入 排序佇列傳輸而來之該入站交易,且用於接收由該相連接 之介面而來之該出站交易。 2 3 ·如申請專利範圍第2 2項之電腦系統,其中, 該輸入排序佇列係不允許該入站讀取及寫入交易旁路入站 _ ---§------ 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) 571223 頜 C8 D8 六、申請專利範圍 之寫入資料。 (請先閲讀背面之注意事項再填寫本頁) 2 4 ·如申請專利範圍第2 2項之電腦系統,其中, 該相連接的介面係爲一個未排序協定。 2 5 ·如申請專利範圍第2 2項之電腦系統,其中, 該相連接的介面係爲一個可比例化埠。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
TW091119231A 2001-08-27 2002-08-26 Mechanism for preserving producer-consumer ordering across an unordered interface TW571223B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/940,292 US6801976B2 (en) 2001-08-27 2001-08-27 Mechanism for preserving producer-consumer ordering across an unordered interface

Publications (1)

Publication Number Publication Date
TW571223B true TW571223B (en) 2004-01-11

Family

ID=25474578

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091119231A TW571223B (en) 2001-08-27 2002-08-26 Mechanism for preserving producer-consumer ordering across an unordered interface

Country Status (8)

Country Link
US (1) US6801976B2 (zh)
EP (1) EP1421503B1 (zh)
KR (1) KR100545952B1 (zh)
CN (1) CN100432972C (zh)
AT (1) ATE349735T1 (zh)
DE (1) DE60217132T2 (zh)
TW (1) TW571223B (zh)
WO (1) WO2003019398A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6754734B2 (en) * 2001-12-18 2004-06-22 International Business Machines Corporation Systems, methods, and computer program products to improve performance of ported applications, such as a database
US6912612B2 (en) * 2002-02-25 2005-06-28 Intel Corporation Shared bypass bus structure
DE10234933A1 (de) * 2002-07-31 2004-03-18 Advanced Micro Devices, Inc., Sunnyvale Pufferung von Non-Posted-Lesebefehlen und Antworten
US6941407B2 (en) * 2002-09-27 2005-09-06 Hewlett-Packard Development Company, L.P. Method and apparatus for ordering interconnect transactions in a computer system
US7000060B2 (en) * 2002-09-27 2006-02-14 Hewlett-Packard Development Company, L.P. Method and apparatus for ordering interconnect transactions in a computer system
US6976142B1 (en) * 2003-05-07 2005-12-13 Agilent Technologies, Inc. Method and system to provide simultaneous access by multiple pipelines to a table
US7117287B2 (en) * 2003-05-30 2006-10-03 Sun Microsystems, Inc. History FIFO with bypass wherein an order through queue is maintained irrespective of retrieval of data
US7165131B2 (en) * 2004-04-27 2007-01-16 Intel Corporation Separating transactions into different virtual channels
US7346713B2 (en) * 2004-11-12 2008-03-18 International Business Machines Corporation Methods and apparatus for servicing commands through a memory controller port
GB0622408D0 (en) * 2006-11-10 2006-12-20 Ibm Device and method for detection and processing of stalled data request
US8607249B2 (en) * 2011-09-22 2013-12-10 Oracle International Corporation System and method for efficient concurrent queue implementation
US8689237B2 (en) 2011-09-22 2014-04-01 Oracle International Corporation Multi-lane concurrent bag for facilitating inter-thread communication
US8782356B2 (en) * 2011-12-09 2014-07-15 Qualcomm Incorporated Auto-ordering of strongly ordered, device, and exclusive transactions across multiple memory regions
US9755997B2 (en) 2012-01-13 2017-09-05 Intel Corporation Efficient peer-to-peer communication support in SoC fabrics
WO2013119212A1 (en) * 2012-02-07 2013-08-15 Intel Corporation Deterministic method to support multiple producers with multiple consumers in peer or hierarchical systems
CN103532875B (zh) * 2013-10-12 2017-11-03 丁贤根 一种用于pcie应用层接口的重排序方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5546546A (en) * 1994-05-20 1996-08-13 Intel Corporation Method and apparatus for maintaining transaction ordering and arbitrating in a bus bridge
US5694556A (en) 1995-06-07 1997-12-02 International Business Machines Corporation Data processing system including buffering mechanism for inbound and outbound reads and posted writes
US5925099A (en) 1995-06-15 1999-07-20 Intel Corporation Method and apparatus for transporting messages between processors in a multiple processor system
US5828865A (en) 1995-12-27 1998-10-27 Intel Corporation Dual mode bus bridge for interfacing a host bus and a personal computer interface bus
US6243781B1 (en) 1998-12-03 2001-06-05 Intel Corporation Avoiding deadlock by storing non-posted transactions in an auxiliary buffer when performing posted and non-posted bus transactions from an outbound pipe
US6219737B1 (en) 1998-12-10 2001-04-17 International Business Machines Corporation Read request performance of a multiple set buffer pool bus bridge

Also Published As

Publication number Publication date
EP1421503B1 (en) 2006-12-27
ATE349735T1 (de) 2007-01-15
DE60217132D1 (de) 2007-02-08
EP1421503A1 (en) 2004-05-26
CN1575459A (zh) 2005-02-02
KR100545952B1 (ko) 2006-01-26
CN100432972C (zh) 2008-11-12
KR20040029448A (ko) 2004-04-06
WO2003019398A1 (en) 2003-03-06
US6801976B2 (en) 2004-10-05
DE60217132T2 (de) 2007-10-25
US20030041185A1 (en) 2003-02-27

Similar Documents

Publication Publication Date Title
TW571223B (en) Mechanism for preserving producer-consumer ordering across an unordered interface
TWI264904B (en) Method and apparatus for separating transactions
US6553446B1 (en) Modular input/output controller capable of routing packets over busses operating at different speeds
US7219183B2 (en) Switching apparatus and method for providing shared I/O within a load-store fabric
US7698483B2 (en) Switching apparatus and method for link initialization in a shared I/O environment
US7610431B1 (en) Configuration space compaction
US7174413B2 (en) Switching apparatus and method for providing shared I/O within a load-store fabric
US6557048B1 (en) Computer system implementing a system and method for ordering input/output (IO) memory operations within a coherent portion thereof
US7240141B2 (en) Programmable inter-virtual channel and intra-virtual channel instructions issuing rules for an I/O bus of a system-on-a-chip processor
US7162546B2 (en) Reordering unrelated transactions from an ordered interface
CN101814060B (zh) 在背靠背非透明桥中进行系统间协议交换的方法和装置
US20040260842A1 (en) Switching apparatus and method for providing shared I/O within a load-store fabric
TWI662416B (zh) 系統晶片(SoC)結構中有效率的點對點通訊支援
US6256699B1 (en) Reliable interrupt reception over buffered bus
US7752281B2 (en) Bridges performing remote reads and writes as uncacheable coherent operations
US7370127B2 (en) High-speed internal bus architecture for an integrated circuit
TW201138379A (en) Directly providing data messages to a protocol layer
TW200407712A (en) Configurable multi-port multi-protocol network interface to support packet processing
US7218638B2 (en) Switch operation scheduling mechanism with concurrent connection and queue scheduling
US6209054B1 (en) Reliable interrupt reception over buffered bus
US7313146B2 (en) Transparent data format within host device supporting differing transaction types
US7272151B2 (en) Centralized switching fabric scheduler supporting simultaneous updates
US6418503B1 (en) Buffer re-ordering system
US20030065869A1 (en) PCI/LVDS half bridge
US11487695B1 (en) Scalable peer to peer data routing for servers

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees