TW521429B - Structure of nitride ROM with protective diode and method for operating the same - Google Patents

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521429 8430twf.doc/006 A7 B7 五、發明說明（/) 本發明是有關於一種非揮發性記憶體（Non-Volatile Memory)元件之結構，且特別是有關於一種具有保護二極 體的氮化矽唯讀記憶體結構及其操作方法。 (請先閱讀背面之注意事項再填寫本頁) 非揮發性記憶體中的可電抹除且可程式唯讀記憶體 (Electrically Erasable Programmable Read Only Memory 5 EEPROM)具有可進行多次資料之存入、讀取、抹除等動 作且存入之資料在斷電後也不會消失之優點，所以已成爲 個人雩腦和電子設備所廣泛採用的一種記憶體元件。 經濟部智慧財產局員工消費合作社印製 典型的可電抹除且可程式唯讀記憶體係以摻雜的多晶 砂製作浮置閘極（Floating Gate)與控制閘極（Control Gate)。當記憶體進行程式化（Program)時，適當之程式化 之電壓分別加到源極區、汲極區與控制閘極上，電子將由 源極區經由通道（Channel)流向汲極區。在此過程中，將有 部分的電子會穿過多晶矽浮置閘極層下方的穿隧氧化層 (Tunneling Oxide)，而進入多晶砂浮置閘極層中，並且會 均勻分布於整個多晶矽浮置閘極層之中，此種電子穿越穿 隧氧化層進入多晶矽浮置閘極層的現象，稱爲穿隧效應 (Tmmeling Effect)。可電抹除且可程式唯讀記憶體一般之 操作機制是以上述通道熱電子（Channel Hot-Electron Injection)機制進行程式化，並且利用Fowler-Nordheim穿 隧(F-N Tunneling)效應進行抹除。但是，若多晶矽浮置閘 極層下方的穿隧氧化層有缺陷（Defect)存在，則容易造成 元件的漏電流，影響元件的可靠度。 爲了解決傳統可電抹除且可程式唯讀記憶體元件漏電 3 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐) ~ 521429 843 0twf. doc/006 Λ7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（之） 流之問題，目前習知的一種方法是利用一電荷捕捉層取代 多晶矽浮置閘極，電荷捕捉層之材質例如是氮化矽。而形 成一種由氧化砂/氮化砂/氧化政（〇N〇)複合層所構成之堆 疊式（Stacked)閘極結構之EEPROM。因爲電荷捕捉層之材 質爲氮化矽，所以此種EEPROM亦稱爲氮化矽唯讀記憶 體(NROM)。因爲，氮化矽層具有抓住電荷之效果，所以 注入氮化矽層之中的電子並不會均勻分布於整個氮化矽層 之中，而是以高斯分布的方式集中於氮化矽層的局部區域 上。由於注入於氮化矽層的電子僅集中於局部的區域，因 此，對於穿隧氧化層其缺陷的敏感度較小，元件漏電流的 現象較不易發生。 然而，在一般之氮化矽唯讀記憶體之製造過程中，由 於製程環境之影響，例如使用電漿（Plasma)等將會使得電 荷沿著金屬移動，發生所謂之天線效應(Antenna Effect)， 瞬間的電何不平衡’將使部分電荷陷入氧化砍/氮化砂/氧 化矽（ΟΝΟ)複合層中，造成唯讀記憶體元件形成不均勻之 程式化(Program)之現象，進而導致啓始電壓之分佈（〇·3伏 特至0.9伏特)過大之問題。 爲了解決上述問題，習知一種解決天線效應所造成唯 讀記憶體元件程式化問題之方法，係在基底中形成與字元 線電性相連之二極體(Ν+摻雜區），當二極體中之瞬間電荷 達到一定値時，則藉由電崩潰之方式將電荷釋放至基底 中。然而具有此種結構之氮化矽唯讀記憶體元件，在進行 程式化或讀取操作時，由於施予字元線之偏壓會高於二極 本紙張尺度遶用中國國家標準（CNSM4規格（210x297公髮） --------------------^------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 521429 84 3 0twf. doc/006 A7 B7 五、發明說明（>) 體(N+摻雜區）之崩潰電壓，因此施予字元線之偏壓會因二 極體(N+摻雜區）之電崩潰而降低，進而影響元件操作（寫入 /抹除)之速度。 因此，本發明之一目的在於提供具有保護二極體的氮 化矽唯讀記憶體結構及其操作方法，藉由具有可變崩潰電 壓之保護二極體，以防止氮化矽唯讀記憶體之氧化矽/氮 化矽/氧化矽（ΟΝΟ)複合層損傷或程式化之現象。 本發明之另一目的在於提供具有保護二極體的氮化矽 唯讀記憶體結構及其操作方法，利用具有可變崩潰電壓之 保護二極體，使氮化矽唯讀記憶體在進行程式化或讀取操 作時不會降低輸入之電壓，而影響元件操作（寫入/抹除）之 速度。 本發明提供一種具有保護二極體的氮化矽唯讀記憶體 結構，此結構是由基底、氮化矽唯讀記憶體記憶胞、Ν+摻 雜區、Ν+保護環與多晶矽保護環所構成，其中基底、Ν+摻 雜區、Ν+保護環與多晶矽保護環構成一保護二極體。氮化 矽唯讀記憶體記憶胞位於基底上。Ν+摻雜區位於基底中’ 且Ν+摻雜區與氮化矽唯讀記憶體記憶胞之一字元線電性接 觸。Ν+保護環位於環繞Ν+摻雑區之基底中。多晶矽保護 環位於Ν+摻雜區與Ν+保護環之間的基底上。 本發明另外提供一種具有保護二極體之氮化矽唯讀記 憶體的操作方法，其中保護二極體結構是由一 Ν+摻雜區、 一 Ν+保護環與一多晶矽保護環所構成。Ν+摻雜區位於基 底中，且Ν+摻雜與氮化矽唯讀記憶體記憶胞之一字元線電 5 --------------------訂---------線· (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 521429 8430twf.doc/006 Λ7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（4) 性接觸。N+保護環位於環繞N+摻雜區之基底中。多晶矽 保護環位於N+摻雜區與N+保護環之間的基底上。此方法 係於進行程式化操作時，於字元線施加一第一正電壓，於 多晶矽保護環施加一第二正電壓，並使N+保護環浮置。進 行讀取操作時，於字元線施加一第三正電壓，於多晶矽保 護環施加第四正電壓，並使N+保護環浮置。進行抹除操作 時，於氮化矽唯讀記憶體記憶胞之一 N-井施加一第五正電 壓。 本發明係藉由金屬內連線將後段製程所產生之電荷導 入二極體(N+摻雜區），且二極體(N+摻雜區）崩潰電壓例如 是3伏特至5伏特。因此，瞬間不平衡之電荷可以由基底 流走，可以避免因電荷陷入氧化矽/氮化矽/氧化矽（ΟΝΟ) 複合層之氮化矽層(電荷捕捉層）中所造成之問題。 而且’本發明於二極體(Ν+摻雜區）之周圍形成Ν+保護 環’並且於Ν+保護環與二極體(Ν+摻雜區）之間的基底上形 成多晶矽保護環。在進行氮化矽唯讀記憶體記憶胞之程式 化或讀取操作時，於多晶矽保護環上施加一正偏壓，使二 極體(Ν+摻雜區）之接面輪廓變平滑，調變二極體(Ν+摻雜區) 之崩潰電壓，使其崩潰電壓提高。所以，具有本發明之可 變崩潰電壓的保護二極體結構之氮化矽唯讀記憶體在操作 時’並不會降低輸入之電壓而使得程式化或讀取之速度變 慢。 此外，本發明係以在二極體(Ν+摻雜區）周圍形成一個 Ν+保護環，當然也可以於二極體(Ν+摻雜區）周圍形成兩個 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------i 丨丨丨 I 丨訂·丨 — — — — — — (請先閱讀背面之注意事項再填寫本頁) 521429 8430twf.doc/006 Λ7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（f ) 以上之N+保護環，以使二極體(N+、摻雜區）之崩潰電壓之調 變範圍更爲廣泛。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下z 圖式之簡單說明： 第1圖所繪示爲依照本發明較佳實施例所繪示之一種 具有可變崩潰電壓之保護二極體之上視圖； 第2圖所繪示爲依照本發明較佳實施例所繪示之一種 具有可變崩潰電壓保護二極體的氮化矽唯讀記憶體結構之 剖面圖； 第3圖所繪示爲依照本發明較佳實施例所繪示之一種 具有保護二極體的氮化矽唯讀記憶體之程式化或讀取操作 之示意圖；以及 第4圖所繪示爲依照本發明較佳實施例所繪示之一種 具有保護二極體的氮化矽唯讀記憶體之抹除操作之示意 圖。 圖式標號之簡單說明： 100 :基底 102 ·· N-井 104 : P-井 106 :電荷捕捉層 108 :閘極導體層（字元線） 110 :二極體(N+摻雜區） ------------· I------訂·-------線^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公餐） 521429 經濟部智慧財產局員工消費合作社印製 8430twf.doc/006 A7 五、發明說明（6 ) 112 :多晶矽保護環 ‘ 114 ·· N+保護環 116、118、120 :插塞 122、124、128 :導線 126 :介層窗 Cl、C2 :接面輪廓 實施例 本發明所揭露之一種具有可變崩潰電壓保護二極體的 氮化矽唯讀記憶體結構及其操作方法，請同時參照第1圖 與第2圖，其係用以詳細的說明本發明之較佳實施例。第 1圖所繪示爲依照本發明較佳實施例所繪示之一種具有可 變崩潰電壓之保護二極體之上視圖。而第2圖所繪示爲依 照本發明較佳實施例所繪示之一種具有可變崩潰電壓保護 二極體的氮化矽唯讀記憶體結構之剖面圖。 首先，請參照第1圖與第2圖，本發明之具有可變崩 潰電壓保護二極體的氮化矽唯讀記憶體結構包括基底 100、N-井102、P-井104、電荷捕捉層106、閘極導體層 1〇8(字元線）、二極體(N+摻雜區）110、多晶矽保護環（Poly Guard Ring)112、N+保護環 114、插塞 116、插塞 118、插 塞120、導線122與124、介層窗126以及導線128所構 成。 基底100例如是P-基底。閘極導體層108(字元線)係 覆蓋於基底100上，且閘極導體層108例如是由多晶矽層 與金屬矽化物層所組成。電荷捕捉層106係位於閘極導體 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） ------------· I------訂-------11^ (請先閱讀背面之注意事項再填寫本頁) 521429 經濟部智慧財產局員工消費合作社印製 84 3 0twf. doc/Ο06 五、發明說明（η ) 層108與基底100之間，且電荷捕捉層1〇6例如是一氧化 矽/氮化矽/氧化矽（ΟΝΟ)結構。Ν-井1〇2位於閘極導體層 108下方之基底1〇〇中。Ρ-井係位於閘極導體層1〇8 與Ν-井102之間的基底1〇〇中。二極體(Ν+摻雜區）11〇係 位於基底100中，並與閘極導體層108(字元線）隔離。Ν+ 保護環Π4係位於基底100中，且環繞二極體（Ν+摻雜 區）110。多晶砂保護環112位於二極體(Ν+摻雜區）110與Ν+ 保護環II4之間的基底100上。導線122位於基底10〇上 方，其一端藉由插塞116與閘極導體層108(字元線)電性 連接，另一端藉由插塞118與二極體(Ν+摻雜區）110電性 接觸。導線128位於基底1〇〇上方，其藉由介層窗連 接導線122。導線124位於基底1〇〇上方，其藉由插塞120 與多晶矽保護環112電性接觸。 上述說明本發明之具有可變崩潰電壓之保護二極體之 結構。接著說明本發明具有可變崩潰電壓之保護二極體之 結構之操作方法。 請參照第2圖，在進行完成非揮發性記憶體之含有電 漿的後段製程時，在可藉由插塞U6、導線122以及插塞 118將製程所產生之電荷導入二極體(N+摻雜區）110(圖中 箭號所示），且二極體(N+摻雜區）110之崩潰電壓例如是3 伏特至5伏特。因此，當瞬間的電荷達到一定値(3伏特至 5伏特），則藉由電崩潰之方式將電荷釋放’使電荷從接面 輪廓C1之接合尖角（Junction Corner)流入基底100中，可 以避免因電荷陷入電荷捕捉層1〇6中所造成之問題。 9 本紙張尺度適用中國國家標準（CNSM4規格（2KM297公發） --------------------訂---------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 521429 8430twf.doc/006 Λ7 ___ B7 五、發明說明（δ ) 請參照第3圖，當對氮化矽唯讀記憶體記憶胞進行程 式化操作時，通常是利用通道熱電子注入（Channel Hot Electron Injection，CHEI)效應來進行，而需要施予閘極導 體層1〇8(字元線）一正偏壓，此正偏壓例如是6伏特至9 伏特左右。然而當施予閘極導體層108例如是6伏特至9 伏特之正偏壓時，在二極體(N+摻雜區）11〇之崩潰電壓必 須要調整成大於施予閘極導體層108之偏壓，其例如是7 伏特至10伏特左右，否則施予閘極導體層108之電流會 有一部分經過導線122與插塞118導入二極體(N+摻雜 區）11〇中，並以電崩潰方式導入基底100中，造成氮化矽 唯讀記憶體之程式化速度變慢。因此，藉由導線124與插 塞120施予一偏壓至多晶矽保護環112上，此偏壓例如是 8伏特至11伏特左右，並且使N+保護環114浮置。如此， 二極體(N+摻雜區）11〇之接面輪廓C1會擴大成爲接面輪廓 C2而使得接合尖角變平滑，二極體(N+摻雜區）11〇之崩潰 電壓就會改變成7伏特至10伏特左右，因此在進行氮化 矽唯讀記憶體程式化時，施予閘極導體層1〇8(字元線）之 偏壓就不會經由二極體(N+摻雜區）110流入基底1〇〇中， 可以維持氮化矽唯讀記憶體之程式化速度。 在進行氮化矽唯讀記憶體記憶胞之讀取操作時，通常 需要施予閘極導體層108(字元線）一正偏壓，此正偏壓例 如是2伏特至4伏特左右。然而當施予閘極導體層108例 如是2伏特至4伏特之正偏壓時，在二極體(N+摻雜區）110 之崩潰電壓必須要調整成大於施予閘極導體層108之偏 10 本纸張尺度適W賴家標準（CNSM4 ⑵Qx2y7公餐） --------------------訂---------線 (請先W讀背面之注意事項再填寫本頁) 521429 8430twf. doc/Ο06 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（°| ) 壓，其例如是7伏特至10伏特左右，否則施予閘極導體 層108之電流會經過導線122與插塞118導入二極體(Ν+ 摻雜區）11〇中，並經過電崩潰而導入基底100中，造成氮 化矽唯讀記憶體之讀取速度變慢。因此，藉由導線124與 插塞120施予一偏壓至多晶矽保護環112上，此偏壓例如 是8伏特至11伏特左右，並且使Ν+保護環114浮置。如 此，二極體(Ν+摻雜區）110之接面輪廓C1會變大成爲接面 輪廓C2使接合尖角變平滑，二極體(Ν+摻雜區）11〇之崩潰 電壓就會改變成7伏特之10伏特左右，因此在進行氮化 矽唯讀記憶體之資料讀取時，施予閘極導體層1〇8(字元線) 之偏壓就不會經由二極體(Ν+摻雜區）110流入基底100中， 可以維持氮化矽唯讀記憶體之資料讀取速度。 請參照第4圖，在進行氮化矽唯讀記憶體記憶胞之抹 除操作時，通常是利用價帶-導帶間熱電洞（Band to Band Hot Hole)效應從位元線將資料抹除，而需要施予N-井102 一正偏壓，此正偏壓例如是5伏特左右，使閘極導體層108 至P-井104間產生一負電壓。由於二極體(N+摻雜區）11〇 之崩潰電壓不需要進行調整，因此不需要施予一偏壓至多 晶矽保護環112。 依照上述實施例所述，本發明於含有電漿的後段製程 中，藉由金屬內連線將製程所產生之電荷導入二極體(N+ 摻雜區），且二極體(N+摻雜區）崩潰電壓例如是3伏特至5 伏特。因此，瞬間不平衡之電荷可以由基底100流走，可 以避免因電荷陷入氧化矽/氮化矽/氧化矽(ΟΝΟ)複合層106 本紙張尺度適用中國國家標準（CNS)A'〗規格（210x297公坌） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 521429 8430twf. doc/Ο06 五、發明說明（丨0 ) 之氮化矽層(電荷捕捉層）中所造成之問題。 而且，本發明於二極體(Ν+摻雜區）之周圍形成Ν+保護 環’並且於Ν+保護環與二極體(Ν+摻雜區）之間的基底上形 成多晶矽保護環。在進行氮化矽唯讀記憶體記憶胞之程式 化或讀取操作時，於多晶矽保護環上施加一正偏壓，使二 極體(Ν+摻雜區）之接面輪廓變平滑，提高二極體(Ν+摻雜區) 之崩潰電壓。所以，具有本發明之可變崩潰電壓的保護二 極體結構之氮化矽唯讀記憶體在操作時，並不會降低輸入 之電壓而使得程式化或讀取之速度變慢。 此外’上述實施例中係以在二極體(Ν+摻雜區）周圍形 成一個Ν+保護環，當然也可以於二極體(Ν+摻雜區）周圍形 成兩個以上之Ν+保護環，以使二極體(Ν+摻雜區）之崩潰電 壓更爲提高。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 --------------------訂---------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 12 本紙張尺度滷用中國國家標準（CNS)/\4規格（210 X 297公釐）

Claims (1)

  1. 521429 A8 B8 C8 D8 8430twf·doc/006 六、申請專利範圍 1· 一種具有保護二極體之氮化矽唯讀記憶體結構，該 結構包括： (請先閲讀背面之注意事項再填寫本頁) 一基底，該基底上具有一氮化矽唯讀記憶體記憶胞； 一 Ν+摻雜區，該Ν+摻雜區位於該基底中，且該Ν+摻 雜區與該氮化矽唯讀記憶體記憶胞之一字元線電性接觸； 一第一 Ν+保護環，該第一 Ν+保護環位於環繞該Ν+摻 雜區之該基底中；以及 一多晶矽保護環，該多晶矽保護環位於該Ν+摻雜區 與該第一Ν+保護環之間的該基底上。 2·如申請專利範圍第1項所述之具有保護二極體之 氮化矽唯讀記憶體結構，其中該氮化矽唯讀記憶體記憶胞 包括一氧化矽/氮化矽/氧化矽(ΟΝΟ)複合層。 3·如申請專利範圍第1項所述之具有保護二極體之 氮化矽唯讀記憶體結構，其中至少更包括一第二Ν+保護 環，該第二Ν+保護環位於環繞該第一 Ν+保護環之該基底 中。 經濟部智慧財產局員工消費合作社印製 4. 一種具有保護二極體之氮化矽唯讀記憶體的操作 方法，該保護二極體結構包括一 Ν+摻雜區、一 Ν+保護環 與一多晶矽保護環，其中該Ν+摻雜區位於一基底中，且該 Ν+摻雜區與一氮化矽唯讀記憶體記憶胞之一字元線電性接 觸；該Ν+保護環位於環繞該Ν+摻雜區之該基底中；該多 晶矽保護環位於該Ν+摻雜區與該Ν+保護環之間的該基底 上；該方法包括： 進行程式化操作時，於該字元線施加一第一正電壓； 13 本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公釐〉 521429 A8 84 3 0twf. doc/Ο06 B8 C8 D8 六、申請專利範圍 於該多晶矽保護環施加一第二正電壓；以及 使該N+保護環浮置。 (請先閱讀背面之注意事項再填寫本頁) 5. 如申請專利範圍第4項所述之具有保護二極體之 氮化矽唯讀記憶體的操作方法，其中該第一正電壓爲6伏 特到9伏特左右。 6. 如申請專利範圍第4項所述之具有保護二極體之 氮化矽唯讀記憶體的操作方法，其中該第二正電壓爲8伏 特到11伏特左右。 7. —種具有保護二極體之氮化矽唯讀記憶體的操作 方法，該保護二極體結構包括一 N+摻雜區、一 N+保護環 與一多晶矽保護環，其中該N+摻雜區位於一基底中，且該 N+摻雜區與一氮化矽唯讀記憶體記憶胞之一字元線電性接 觸；該N+保護環位於環繞該N+摻雜區之該基底中；該多 晶矽保護環位於該N+摻雜區與該N+保護環之間的該基底 上；該方法包括： 進行讀取操作時，於該字元線施加一第三正電壓； 於該多晶矽保護環施加該第四正電壓；以及 使該N+保護環浮置。 經濟部智慧財產局員工消費合作社印製 8. 如申請專利範圍第7項所述之具有保護二極體之 氮化矽唯讀記憶體的操作方法，其中該第三正電壓爲2伏 特到4伏特左右。 9. 如申請專利範圍第7項所述之具有保護二極體之 氮化矽唯讀記憶體的操作方法，其中該第四正電壓爲8伏 特到11伏特左右。 14 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 521429 8430twf.doc/006 六、申請專利範圍 10. 一種具有保護二極體之氮化矽唯讀記憶體的操 作方法，該保護二極體結構包括一 N+摻雜區、一 N+保護 環與一多晶矽保護環，其中該N+摻雜區位於一基底中，且 該N+摻雜區與一氮化矽唯讀記憶體記憶胞之一字元線電性 接觸；該N+保護環位於環繞該N+摻雜區之該基底中；該 多晶矽保護環位於該N+摻雜區與該N+保護環之間的該基 底上；該方法包括： 在進行抹除操作時，於該氮化矽唯讀記憶體記憶胞下 方之一 N-井施加一第五正電壓。 11. 如申請專利範圍第10項所述之具有保護二極體 之氮化矽唯讀記憶體的操作方法，其中該第五正電壓爲5V 左右。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 15 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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