TW514787B - Method and apparatus for an improved interface between computer components - Google Patents
Method and apparatus for an improved interface between computer components Download PDFInfo
- Publication number
- TW514787B TW514787B TW089122563A TW89122563A TW514787B TW 514787 B TW514787 B TW 514787B TW 089122563 A TW089122563 A TW 089122563A TW 89122563 A TW89122563 A TW 89122563A TW 514787 B TW514787 B TW 514787B
- Authority
- TW
- Taiwan
- Prior art keywords
- interface
- scope
- item
- patent application
- computer system
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Information Transfer Systems (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Description
514787 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(1 ) 發明範圍 本發明係關於電腦系統的領域,且更明確地,本發明係 關於提供一種電腦組件間之改良介面。 發明背景 新式的篆細系統包含一與系統記憶體1 03互連的中央處理 單元(CPU 101)(亦即CPU/記憶體子系統)。如圖1所示,資 料及其它訊號經由一個一般稱之爲主控橋接器(host bridge) 105的組件在該CPU和系統記憶體之間傳輸。該主控橋接器 105亦可利用一個與該CPU/記憶體子系統的介面,提供其它 組件及/或子系統。 例如,進一步參考圖1,週邊組件(例如鍵盤1〇9、磁碟機 110及/或滑鼠ill)可經由一輸入/輸出〇/〇)橋接器107互連。 該I/O橋接器107可再和該主控橋接器1〇5互連,作爲該等週 邊組件和該CPU/記憶體子系統之間的介面。 然而’額外的外部匯流排(例如週邊組件互連(PC〗)匯流排 113)也可能連接到該1/0橋接器107和該CPU/記憶體子系統 之間的介面。因此,該I/O橋接器107和該CPU/記憶體子系 統之間的介面更形複雜且受限於外部匯流排113(例如PCI)的 規格/要求。 因此,必須要有一種在週邊組件和處理器/記憶體子系統 之間的改良介面。 發明概1 本發明提供一種介面,該介面用於在一電腦系統内之一 記憶體控制中心(MCH)和一輸入/輸出控制中心(ich)之間傳 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -ΙΜΓ — — ^> — — — — — —1— ·1111111 — — — — — — — — — I — — — — — — — — — — — — — — — III — — — — (請先閱讀背面之注意事項再填寫本頁) 514787 五、發明說明(2 經濟部智慧財產局員工消費合作社印製 送資料:該介面包括-用以經由分割交易在若干中枢 〈間傳运封包貧料的資料訊號路徑及—組命令訊號,並中 孩介面提供該MCH和ICH之間的點對點連接,另外還 個外部匯流排與該介面直接連接。 1·^簡單説曰& 本發明以舉例的方式加以説明,但並不限於附圖的例子 固中相同的參考號代表一樣的組件,其中·· 圖1所示爲一在電腦組件之間採用先前技藝所用 腦系統。 g 圖2爲在電腦組件之間採用介面之電腦系統的_個具 實施例的方塊圖。 八 圖3爲一介面之具體實施例所採用的分割交易的時序圖 圖4爲一在電腦組件之間採用一多重改良介面架構之電 系統的一個具體實施例的方塊圖。 兒 圖5所不爲按照一具體實施例,裁定及傳輸資料封包 序圖。 圖6所不爲按照一具體實施例,控制資料封包流量的時序圖。 圖7之流程圖説明按照一具體實施例,回應流量控制運 的步驟。 圖8爲按照一具體實施例之實體訊號介面。 圖9所示爲—按照一具體實施例之來源同步時脈的時序圖 圖10所示爲—按照一具體實施例,在電腦組件之間採 一改良介面之具有多重處理器的電腦系統。 電 體 腦 時 作 -5- 514787 A7
五、發明說明(3 ) 圖11爲一在電腦組件之間採用改良介面之電腦系統的一 個具體實施例的方塊圖,其中一中央處理單元與一電腦組 件結合。 1 圖12爲一在電腦組件之間實施改良介面之電腦系統的一 個具體實施例的方塊圖,其中一中央處理單元與一電腦組 件及一圖形單元結合。 發明詳細説明 本發明描述一種在電腦組件間之改良介面。該介面,在 本文中,可稱爲中樞-介面(hub-interface)。該中樞_介面爲 一用於經由一窄且高頻寬之介面連接核心邏輯之建構區塊 的介面。 在以下的説明中,將詳述許多細節。然而,熟知此技藝 者知會了解’不需要這些特定細節,亦可實作本發明。在 其它情況中,眾所熟知的結構和裝置係以方塊圖的形式表 不’而不詳述,以免模糊本發明之主題。 圖2所示爲該中樞_介面之一具體實施例,此具體實施例提 供具有點對點介面的個別組件。然而,在另一具體實施例 中,該中樞-介面可提供一個介於3個或更多組件之間的介 面。 更具體地説,圖2所示之中樞-介面204的一個具體實施例 係用於互連一晶片組内兩個分開的組件(即中樞代理器)。該 等中樞代理器提供一個介於兩個或更多個分開的匯流排及/ 或其它型式之通訊線路的中央連線。 例如,進一步如圖2所示,該晶片組包括一記憶體控制中 -6 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂---------線— 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 514787 A7 B7 五、發明說明(4 ) 樞2〇4 (MCH)及一輸入/輸出中樞(ICH) 2〇6。如圖2所示,該 記憶體控制中樞204提供在一或多個中央處理單元208 (CPU)與該系統記憶體210之間的互連/中樞。 該ICH 206提供系統内各種週邊組件(例如键盤218、磁碟 機224、掃描器222及/或滑鼠220)之間的互連。此外,外部 匯流排及其代理器(例如週邊組件互連(PCI)匯流排212和PCI 代理器214),經由該中樞-介面202,藉由與該ICH 206互連 而與記憶體210和CPU 208間接互連,而不直接與該記憶體 控制中樞204互連。 藉由以該中樞·介面將該記憶體控制中樞204與該ICH 206 互連,可改善I/O組件和CPU/記憶體子系統之間的存取(例 如頻寬增加、協定獨立及較低的隱藏(latency)) °此外’藉 由提供一用於I/O建構區塊的骨幹,該中樞介面還可改善電 腦系統的可伸縮性(例如從一基本的桌面平台昇級成高階 的桌面平台或高階的工作站平台)。 在另一具體實施例中,該CPU及該MCH係結合到一個單 一的半導體單元230上,如圖11所示,其中,該單一的半導 體單元230經由該中樞-介面連接至該ICH。在另一具體實施 例中,該MCH及一圖形單元232 (例如控制/加速器)係結合 到一個單一的半導體單元230上,如圖12所示,其中單一的 半導體單元230經由該中樞-介面連接至該ICH。尚有一具體 實施例,其MCH、圖形單元232及CPU係結合到各單一的半 導體單元23〇上,其中該單一的半導體單元23〇經由該中樞-介面連接至該ICH。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) if _卜--------mi—訂---------線_ (請先閱讀背面之注音?事項再填寫本頁) _ W4787 A7 B7 五、 經濟部智慧財產局員工消費合作社印製 發明說明(5 ) 要提供改良的介面,該中樞_介面必須包括一個或更多的 特點。在一具體實施例中’係利用基於封包之分割交易協 定將交易傳送通過該中樞-介面。例如,使用一請求封包開 始一個交易,然後,在需要時,可以使用一個分開的完成 封包結束一個交易。 圖3所示爲一分割交易通過該中樞·介面的例子。如圖3所 不’一中樞代理器剛開始時經由裁定3〇2獲得該中樞介面 的擁有權。在裁定之後,有一個請求階段3〇4。若有需要 (例如送回資料供一讀取交易使用的情況),在該請求階段之 後會有一個完成階段308。然而,在該完成階段之前,回應 中柩代理器306會先裁定該中樞-介面的擁有權。 在將一請求封包及一對應的完成封包傳送通過該中樞-介 面的時間之間,分開的不相關封包可按照預定的次序規則 傳送通過該中樞-介面,以下將詳細討論。例如,一週邊组 件向記憶體提出讀取請求的情況,要提供所請求的資料可 能需要花費多個時脈週期才能備妥要在完成封包中傳回的 貝料。可在獲得所要求資料必需的時間期間,將在記憶體 控制中樞204之排隊/管遒中等待之分開的不相關完成及= 請求封包傳送到該ICH 206。 、此外’如圖3所示,每一請求或完成係以封包的型式傳 通二對!^人型的交易而言,資料係與請求相關 、万“買型的又易而言,會有與完成相關的資料。在甘 些情況下,_請求會有_以±的完成其巾木 並有效地分割成多數完成封包。 、匕/、为開 本紙張尺度賴巾關家鮮(CNS)A4規格公髮 (請先閱讀背面之注意事項再填寫本頁) 訂: -線· -8 514787 A7 B7 五、發明說明(6 ) 此外’在一具體實施例中,該中樞-介面使用交易描述 符號來路由中樞-介面的通訊流,以及確認交易的屬性。 例如,可使用該等描述符號將一交易定義成等時性 (ISOCHRONOUS)或不等時性(ASYNCHRONOUS),然後, 可按照一預先定義的協定加以處理。 此外’在一具體實施例中’藉由經由一來源同步時腺模 式傳送貧料封包,該介面的頻寬有部份增加。此外,在一 具體貫施例中,該中樞_介面雖然使用較窄的連線(例如,接 點/接腳數比先前技藝一般所用者少),但還是能增加頻寬。 然而’在另一具體實施例中,一中樞-介面可不必實施前 述所有的特點,如此並不偏離本發明之範圍。此外,該中 樞-介面亦可用於將橋接器及/或晶片組之内或外部之其它組 件互連,並不偏離本發明之範圍。 交易、協定及實體層 爲了能説明得更清楚,以三個部份描述該中樞-介面:一 义易層、一協定層及一實體層。區分各層的用意是爲了要 作説明,而非限制,因此並非意指一特定的較佳具體實施 例0 交易層 在孩中樞-介面之一具體實施中,該交易層支援傳輸通過 該中樞-介面之分開交易(可能由一或多個封包組成)的路線 安排(ROUTING)。例如,在一具體實施例中,該中樞_介面 I父易層產生交易描述符號,這些符號包含在該等請求和 資料封包中。該等交易描述符號可用於支援一中樞代理器 (請先閱讀背面之注意事項再填寫本頁) --------訂---------線| « 經濟部智慧財產局員工消費合作社印製 -9-
514787 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明( (例如咖)内各個隊伍之間的裁定,及/或協助將請求及資 料封包路由通過該中樞_介面。 =如’在-具體實施例中,藉由該等交易描述符號,根 據最初所提供(在—請求封包中)料由資訊,可將完成封包 路^回發起請求的代理器。該等交易描述符號還有助於縮 減琢等中樞代理器内可能的封包解碼邏輯。 在另:些具體實施例中,利用該等交易描述符號,還能 夠根據E們各別的交易屬性來辨別對於 例如,在該等交易描述符财的交易屬性可識別的 動物即,規則地移動固定資料量的動作;例如,视訊或 聲音的即時動作)。因此,可按照一對應之預先決定的路由 協定處理該等交易屬性所識別的動作,以便支援特定型式 的動作(例如,等時性)。 在-具體實施例中,該等交易描述符號包括兩個欄位: 一個路由攔位及一個屬性攔位。在另一具體實施例中,可 使用更多或較少的攔位以提供該等交易描述符號的_項或 多項功能,並不偏離本發明的範圍。 在一具體實施例中,該路由攔位爲―個㈠立元的搁位,係 用於作封包路由,如表丨所示。該路由欄位和屬性欄位分別 可以有不同於前述的位元數,仍然是在本發明的範圍之内。 表1 :交易描述符號之路由欄位 5 4 3 2 1 〇
中樞ID 如表1所示,路由攔位中的3個位元用於中樞⑴,指出發 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) i r-----------n·!-----t---------^ — Λ (請先閱讀背面之注意事項再填寫本頁) -10- 發明說明(8 起該交易的中樞代理器。在另一具 j|g 4¾ ^ 〇 /JL ^ /、、例中,要提供一 外的位元。…上的中框-介面,可在路由攔位中使用額 下例二椹系統中可能有多重的中樞_介面架構,這種情況 ^構頂層的代理器應能夠將完柄包路由回到架構 “二情況下,架構係由多個連接的中枢-介面區段所 二二—中樞·介面的「根」代理器(例如,記憶體控制中 樞㈣。例如:圖2所示爲一只有一個中枢_介面架構的系 統。然而’圖4爲一基於2個中樞_介面架構之系統的例子。 在只使用1個中樞介面架構的具體實施例中,該中框⑴搁 位可使用預預設値「〇〇〇」。 該路由欄位的其餘3個位元可用於指出—中榧_介面代理器 中的内邵管道/隊伍。例如,該髓可經由分開的「管道」 來支援内部USB (通用串列匯流排)主控制通訊流和匯流排 王控ID(BM-ID)通訊流。如此,可使用該管道⑴與服務代理 器(例如MCH)通訊,以不同管遒發起的動訊流具有不同的 屬性,而且可以根據預定的協定加以處理。若一中樞_介面 經濟部智慧財產局員工消費合作社印製 代理器不採用分開的内部管遒,則在管遒m攔位,它可以 使用預設値「000」。 在另一具體實施例中,該等交易描述符號進一步包括一 個屬性欄位。在一具體實施例中,該屬性欄位係一個3_位 兀的値,它指定當一個目標中樞_介面代理器收到一個交易 時,要如何處理該交易。在一些情況中,該屬性攔位有助 於一系統支援需要的應用工作量(視移動而定)及處理具有特 -11 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公餐) )14787 經濟部智慧財產局員工消費合作社印製 A7 """"" ------------B7 _五、發明說明(9 ) 定要求的資料或其它區別的特徵。 例如,該屬性攔位可支援装置之間的等時性資料移動, 例如幾種最近開發出來的外部匯流排(例如mEEi 3 %和咖) 所使用者。此種資料移動的需求,在資料流過1/〇裝置和 CPU/記憶體子系、統之間的中樞.介面時必須予以維持。 在另-具體實施例中,額外的交易屬性可包括區別搜尋 m汛流及非搜哥通訊流的能力,在搜尋通訊流中,快取 (cache)的一致性係以硬體(例如晶片組)加以強制,而非搜尋 通訊流係依靠軟體的機制來確保系統中資料的一致性。此 外,另一可能的屬性爲一「可明白取得」的提示,係用以 支援-讀取快取的形式並允許更有效率地使用主記憶體頻 寬。 次序规則 該等交易描述符號亦可用於支援該等傳送通過中樞-介面 之交易之間的次序規則。例如,在一具體實施例中,具有 冗全相同之描述符號的交易係以強制的次序(即先到者先處 理)執行。 然而,具有相同路由欄位但不同屬性攔位的交易可彼此 重排次序。例如,在一具體實施例中,相對於非等時性交 易而言,等時性交易不必是強制次序。 此外,在該中樞-介面之一具體實施例中,資料傳輸被允 許優先於請求’包括同方向或反方向。沿一方向流動之讀 取完成封包允許超過沿同一方向流動的讀取請求封包。而 且,寫入請求封包允許超過沿同一方向流動的讀取請求封 -12- 本紙張尺度適用中關家標準(CNS)A4規格(21G X 297公釐) --- (請先閱讀背面之注意事項再填寫本頁) m 訂---------線— « M4/87 A7 五、發明說明( 包 經濟部智慧財產局員工消費合作社印製 然而,在另一具體實施例中,行進通過該中棍-介面的交 易可以是不同的次序規則,這種方式仍然是在本發明的範 圍内。例如’在—具體實施例中,該中榧-介面實施週邊组 件互連(PCI)(修訂2·2版)中所提供的次序規則來決定通過該 中樞-介面的反方向通訊流量。 協定層 在一具體實施例中,該中樞-介面使用-個具有兩種型式 封包之以封包爲主的協定(packet_based pr〇t〇c〇i)。一個請 求封包被用於每-個中樞介面交易。例如,該等完成封包 用於在需要時傳回讀取的資料,或告知已完成特定型式的 窝入交易(例如I/O寫入及記憶體用請求的完成封包寫入)。 冗成封包㈣用交易描述符號和次序與對應於它們的請求 封包相關聯,如交易層一節所論者。 此外,在一具體實施例中,該中樞_介面使用一種對稱且 分散的裁定協t。例如,4一個中樞代理器驅_ 一個請求 釩唬,裝在相同介面上的其它代理器會注意到此一訊號。 並沒有使用任何的允諾訊號(grant signal),且該等代理獨立 地決定介面的擁有權。 、此外,在一具體實施例中,沒有使用任何的明白的訊框 訊號。提供介面之擁有權給一代理器之裁定事件和開始該 代理器之傳輸等兩者之間有隱含的關係存在。在另一具體 、、i中 了使用訊框訊號’如此並不偏離本發明的範圍。 封包傳送的結束發生在擁有該介面的中樞-介面代理器(例 (請先閱讀背面之注音?事項再填寫本頁) -m --------訂---------線| _ -ϋ ϋ I- .1 I ϋ I 1 I n _ -13- 514787 五、發明說明(11 ) 如在傳送資料的程序中)藉由放棄一 茱 π求汛號而釋出它對介 面的控制的時候。此外,在_具體實施例中使 用-停止(瞻)訊號以再嘗試或切斷封包傳送以達= 担制,下將更詳細加以説明。 封包定羞 在-個該中樞-介面的具體實施例中,資料係以多種中柩 介面時脈(HLCK)速率(例如1χ、4χ、8χ)傳送,在_具體會 施例中,該中樞·介面時脈係該中樞.介面所連結之若; 樞代理器所共用的時脈。資料被傳送通過該中樞.介面的一 個資料訊號路徑(PD),該資料訊號路徑的頻寬是2的指數次 方的數倍(例如8' 16、24、32)。因此,視該資料訊號之傳 送速率和寬度而定,該介面的granularhy (亦即傳送寬度)有 所不同。例如,8位元介面寬度在知模式的情況下,傳送寬 度爲每-HLCK有32位元,因此,藉由改變資料訊號路徑的 傳送速率及/或介面寬度,可以調整傳送寬度的大小(亦及每 一 HLCK所傳送的位元數)。 此外,在一具體實施例中,封包可能大於傳送寬度,因 此’咸封包係分成多個邵份(即封包寬度)傳送。在一具體實 經濟部智慧財產局員工消費合作社印製 施例中,該封包係方割成大小爲雙字組(32位元)的封包寬 度。 在傳輸寬度爲3 2位元的情況中,一封包寬度的位元組在 介面上係從最低的位元組(位元組〇)開始,結束於最高的位 元組(位元組3),如表2所示。在傳輸寬度爲64位元的情況中 (例如16位元寬度的介面在4x的模式),較低的雙字組(封包 14- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7
五、發明說明(12 ) 寬度)係在資料訊號的較低位元组(例如PD[〇 : 7])上傳送, 而較高的雙字組係平行地在資料訊號的較高的位元組上(例 如PD[15 ·· 8])上傳送。這兩個例子如以下表2所示。 表2 ·· 8和16位元介面寬度之位元組傳輸次序 HLCLK / • . HLCLK Γ\^Λ PD【7:0】 D0E0@0EBa PD[7:0] PD[15:8】 DRW MM ' 8位元介面 16位元介面 該中樞-介面之協定層還負責將資料作成訊框的形式。該 中樞-介面所採用的訊框規則定義了如何將一或多個封包對 應到一組傳送寬度上。爲簡化解析封包成爲封包寬度的步 驟,在该中樞-介面之一具體實施中,採用下列3個訊框规 則:封包的標首段從—傳輸寬度的第一個位元組開始;封 包的資料段(若有)從一傳輸寬度的第一個位元組開始;一封 包佔有整數個傳輸寬度。 任何未被一封包用掉的可用傳輸寬度可以填入一個雙字 組(DW)的傳‘値,$些部份會被接收端的中樞代理器忽略 。在另一具體實施例中,該中樞_介面可使用更多、較少及/ 或不同的訊框規則,這些作法都在本發明的範圍之内。 以下表3#表4爲64仏元傳送寬度情況之前述訊框規則。 -15 - 514787 A7B7 五、發明說明() 表3 ··請求封包使用32位元定址且包含3個雙字組的資料 第4位元組 於 PD[15:8] 上傳送 第3位元組 於 PD[15:8] 上傳送 第2位元組 於 PD[15:8] 上傳送 第1位元組 於 PD[15:8] 上傳送 第4位元組 於 PD[7:0] 上傳送 第3位元組 於 PD[7:0] 上傳送 第2位元組 於 PD[7:0] 上傳送 第1位元組 於 PD[7:0] 上傳送 位元組7 位元組ό 位元組5 位元組4 位元組3 位元組2 位元組1 位元組0 位址(32b) 請求標首 第2個雙字組的資料 第1個雙字組的資料 {DW} 第3個雙字組的資料 表4 :請求封包使用64位元定址且包含3個雙字組的資料 第4位元組 於 PD[15:8] 上傳送 第3位元組 於 PD[15:8] 上傳送 第2位元組 於 PD[15.8] 上傳送 第1位元組 於 PD[15:8] 上傳送 第4位元組 於 PD[7:0] 上傳送 第3位元組 於 PD[7:0] 上傳送 第2位元組 於 PDP:0] 上傳送 第1位元組 於 PD[7:0] 上傳送 位元組7 位元組6 位元組5 位元組4 位元組3 位元組2 位元組1 位元組0 位址(31 : 2) 請求標首 {DW} 位址(63 : 32) 第2個雙字組的資料 第1個雙字組的資料 {DW} 第3個雙字組的資料 (請先閱讀背面之注咅?事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 請求封包 按照一具體實施例,請求封包的請求標首如表5和表6所 示。在表5和表6所示的的例子中,基本標首(base header)爲 1個雙字組,32-位元的定址需要1個額外的雙字組,64位元 定址模式需要2個額外的雙字組。該等標首的欄位如表5和 表6所示,説明在該等表格之後。 在另一該中樞-介面之具體實施例中,該請求封包的標首 中可以有不同的欄位,如此並不偏離本發明的範圍。例如 -16- 本紙張尺度適用中國國家標準(CNS)A4規格(210 χ 297公釐) 514787 A7 五、發明說明( ,該標首玎包括不同於以下所示之額外的欄位、較少的欄 位或不同的欄位。此外,該等欄位的編碼也可以不同,這 些並不偏離本發明的範圍。 (請先閱讀背面之注意事項再填寫本頁) .¾ 之請求封包標首格式 交易DESC. 路由欄位 第π因德差㉟位午組
第1個DW 位元組啓 用 ?本
最後1個DW 位元組啓用 最S傳送址〈請求封包標首格式 第1個德笔的位元組
. --線· 經濟部智慧財產局員工消費合作社印製 窝⑴。娜姆物⑽—一 請求(寫)。 交易描述符號交易崎號路由及屬性敏如前述 _ρ 在這個位置,〇代表請求封包,i代表
Cr 需要完成封包⑴或無需完成封包(〇)。 、匕 r/w 本紙張尺細中國 (CNS)A4 ^(21〇·χ 297'i¥ -17. A7 ___B7___ 五、發明說明(15 ) 位址格式(af)位址格式可爲隱含的⑼或32/64位元(1)。
鎖定(lk) 這個旗標用於指示該請求係一鎖定序列(L〇CK SEQUENCE)的一邵份。一鎖定序列中之請求及完成會設 定這個位元。中樞代理器並不了解鎖定,會忽略此旗標, 並會將這個攔位填0。 貧料長度 貧料長度以雙字组表示,雙字組的數目是1加上這個數字 。因此000000代表1個雙字組。 么間 這個搁位爲请求選擇目的地的空間型式。在一具體實施例 中,可能的目的地空間型式包括記憶體(〇0)和1〇(〇1)。 第1個DW位元對於1己憶體或10之任何讀或寫請求的第丨個雙字組的位元 啓用 組啓用。位元組啓用爲active low。若一請求只有丨個雙字 組,則會使用這個位元組啓用欄位。在一具體實施例中, 位元組未啓用的情況下,無法發出一個記憶體或1〇讀或寫 的請求。 最後1個DW位對記憶體或1〇之任何讀或寫請求的最後丨個雙字組的位元 元啓用 組啓用。位元组啓用爲active 1〇w。如果—個請求只有^固 經濟部智慧財產局員工消費合作社印製 雙字組,則這個攔位必須暫時不用(uu)。位元組啓用可 以是不是連續的(例如0101)。這個欄位絕不會和特殊循環 (Spedal cyde)—起使用,因爲它和「特殊循環編碼欄位」 重疊。 位址[31 : 2]這個32位元的位址以如同它在ρα上相同循環型式的方式 產生。在32和64位元定址模式下,有包括這個雙字組(但 含的足址模式不包括這個雙字組)。 延伸位址(ea)代表32位元定址(〇)或64位元定址(1)。 -18- 本紙張尺度適用中國國家標準(CNS)A4規袼(210 X 297公髮) 514787 A7 B7 16 五、發明說明( 組怨型式(ct)只用於組態循環,這個位元用於代表型式〇(〇)或型式 的組感循環型式。由於、组態循環一定是以32位元定址進行 ’因此這個位元與「延伸位址位元」重疊。 位址[63 : 32] 64位元定址模式之較高位址位元。64位元的定址模式下, 有包括這個雙字組。 冗成封句, 按照一具體貫施例,一完成封包的標首格式如表7所示。 在一具體實施例中,該標首是丨個雙字組。該標首的攔位如 表8所示,其説明在該表之後。 然而,在該中樞·介面之一具體實施例中,一完成封包之 該標首内可包括不同的欄位,如此並不偏離本發明的範圍 。例如,該標首可包括額外的攔位、幸交少的欄位,或不同 於以下所述的齡。此外,該等魏的編碼也可以不同, 這些並不偏離本發明的範圍。 請 先 閱 讀 背 面 之 注 項 再 填赢· 寫魏 頁I I I I I I I 訂 線 « 經濟部智慧財產局員工消費合作社印製 第1個傳 個完
表7:完成封包標首格式 最後1個傳送的位元組 交易DESC. 保留 TD屬 性 路由棚位 1禾 留 貝料長度 完成狀態 交易描述符號交易描述符號路由及屬性襴位如前述 rq/cp 在這個位置,1代表完成封包。 r/w 讀⑼或寫⑴。這個欄位指=資料會包括 514787 A7
經濟部智慧財產局員工消費合作社印製 成封包(讀)或一個請求封包(寫)。 乂個旗標用於指示該請求係一鎖定序列的—部 份。-鎖定序列中之請求及完成會設定這個;立 凡。中框代理器並不了解鎖定,會忽略此旗標 ,並會將這個欄位填0。 丁 資料長度以雙字組表示,雙字組的數目是丨加上 這個數字。因此000000代表1個雙字組。 使用預定的値代表完成的狀態 所有保留的位元皆設爲〇 在該中樞-介面之一具體實施例中,記憶體讀取方面的完 成不而要I疋供所請求的全邵資料量,只要整個請求最終是 有完成的。同理,記憶體寫入方面的完成可指出已經完成 整個請求的一部份。對於一特定的平台而言,可利用這種 方式來滿足一特定中樞-介面的介面隱藏需求(latency requirements) 〇 此外’對一個需要完成的請求而言,在一具體實施例中 ’起始器保持與該請求有關的資訊,該資訊可儲存在該起 始中樞代理器的一個缓衝器中。例如,此資訊可包括交易 描述符號、封包的大小、鎖定狀態、路由資訊等^此外, 當收到該(等)完成時,該起始器將該(等)完成與對應的請求 匹配。在具有多個完成的情況中,針對原始請求所完成的 貧料,該起始器累計一個的計數,直到原始請求全部完成 爲止。 金面裁定及封畝訊榧之形成 -20- 鎖定(Ik) 資料長度 完成狀態 保留 (請先閱讀背面之注意事項再填寫本頁) ^ ^---------^ — ----------------------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 χ 297公釐) A7 B7 五、發明說明(18 ) 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 在該中樞-介面之-具體實施例中,當介面在間置時,從 與該介面連接之中樞代理器所提出的請求主張,可視 馬裁疋事件。弟一個提出請求的代理器赢得該介面之擁 有權。如果在該介㈣置時有若干個代理器同時要求擁有 權,則最近受到最少服務的中樞代理器優先。在一具體實 她例中’全#的中樞代理器都會追縱最近受到最少服務的 狀態(例如藉由—内部暫存器的狀態旗標)。在另一具體實施 “中可使用其它的裁定常式,此方式仍在本發明的範 内。 、、-個中樞代理器獲得該介面的擁有權,它會繼續擁 有…I面直到匕元成它的交易,< 直到所分配到的一段時 間頻寬到自。例如’在—具體實施例中,每—中樞代理器 具備一個時間劃分計數器(timesliee e。酬叫用以控制頻^ 分配及限制—代理器擁有介面的期限。一個中樞代理器所 刀配到的時間(即時間劃分値)可以和連至同—個介面之相同 或不同的中枢代理器相同或不同…旦獲得介面的擁有權 ’孩時間劃分計數11在就會啓動,並對中樞·介面的基本時 脈週期作計數。 在-具體實施例中,每—個中榧代理器負責管理它自己 的時間割分阶署 m ^ 、刀配置。因此,在一具體實施例中,對於每一個 ^理器的每-個介面而言,可經由—中樞4面命令暫 存器設定一個時間劃分値。 圖5所不爲中樞-介面在中樞代理器A和代理器b之間的介 面及傳送2個封包之裁定的例子。本例説明_個不在間置狀 菽張尺度適用中" -21 - 297公釐) 請 閱 讀 背 之 注
項 再 填血·寫敏 頁I I 訂 m 514787 A7 ----- B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(19 ) 態下之介面的裁定,其中,該介面稍候會回到閒置模式。 此外’在所不的例子中,該介面使用具有8個位元資料訊號 (PD)路徑之4χ資料傳輸模式。在圖5所示的例子中,代理器 Α疋取近一次接雙服務(m〇st recentiy serviced,MRS)的代理 器。因此,代理器A確認其外部請求訊號(RqA)並在開始將 封包傳送離開時脈邊緣丨(它在圖中是暫停使用的)之前在同 一個邊緣(即時脈邊緣丨)取樣代理器B的請求訊號(RqB)。 在一具體實施例中,傳送出去的資料(亦即來自代理器A 的賀料)要在2個時脈的延遲之後,從時脈邊緣3開始,才會 到達接收器(例如代理器B)成爲其内部可用的資料。第一個 封包由2個雙字組502和504組成,需要2個基本時脈以乜模 式傳送。第二個封包爲3個雙字組5〇6、508及51〇,因此需 要3個基本時脈以4χ模式傳輸。 流量控制 在一具體實施例中,一接收代理器可能因爲缺乏請求隊 伍空間、資料缓衝器空間或其它原因而再嘗試或切斷封包 的傳送。在一具體實施例中,流量控制係利用一停止 (STOP)訊號來達成。 圖6所示爲停止訊號之使用的例子。如圖示,代理器入確 認其外部請求訊號(RQA)並在開始將封包傳送離開時脈邊緣 1 (它在圖中是暫停使用的)之前在同一個邊緣(即時脈邊緣1) 取樣代理器B的請求訊號(RQB)。 在兩個時脈的延遲之後’從時脈邊緣3開始,代理器a所 傳送出去的資料到達代理器B的接收器内部。在_具體眚施 -22- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注音?事項再填寫本頁) .鳜 訂---------線— _ -I H ϋ n I I ϋ ϋ .1 ϋ · ^14787 、發明說明( 20 經濟部智慧財產局員工消費合作社印製 例中,收到從代理器A傳送的資料之後,是代理器B藉由確 認停止訊號以建立流量控制的第_次機會,如圖6所示的時 脈邊緣4的位置。 此外,當PD訊號的擁有權從_個中代理器變成另一個時 ,在預先決定的時脈數之後,停止訊號的擁有權也會交換 。此外,在-具體實施例中,停止減絲據基本時鐘取 樣,相當封包寬度的最後傳送。例如,在一妆的模式中(使 用—個8位元寬度的PD訊號)’係每1個時脈取樣該停止訊號。然而,在lx的模式方面,係每4個時脈取樣該停止訊號 (使用一個交易的開始作爲參考點)。 收到-停止訊號之後,收到該停止訊號的中樞代理哭決 足它是否可以傳送額外的封包。圖7的流程圖説明,按昭本 發明,-中樞代理器決定它是否可以在收到一停止訊號之 後再嘗試傳送一封包。 在步驟702中,-個目前正在傳送封包的中框代理器收到 -個停止訊號。回應步驟702,在步驟7〇4,收到該停止訊 號的中樞代理器藉由取樣其它中樞代理器的請求訊號(例如RQB),歧其它代理器(它們啓動該停止訊 求該介面的擁有權。 在 力若該停止訊號㈣收者確定發送該停止訊號的代理器並 沒有正在請求該介面的擁有權’則在步驟寫,該介面:前 的擁有者可以在㈣停止訊號时之後#試傳送—封包。 另:方面,若它確定啓動該停止訊號的代理器正在請:擁 有權’則在步.驟708,目前的擁有者會決定它的時間劃分是 ^氏張尺度適用中國國家標準(CNS)A4規格⑽χ视公爱· (請先閱讀背面之注意事項再填寫本頁) d •線· -23- ^4787 五 x發明說明( 21 否已經到期。 若該介面目前的擁有者 m,目前的擁有者會/間/刀已經到期,則在步戰 劃分尚未到期,則目 羅有權。如果目前擁有者的時間 封包的封包。更具體性不同於中斷 是否有屬性型式不同#v 目則擁有者決定它 μ丨j义任何已經在目前 气、 擁有者的擁有權期間)再營 疋功間(亦即目前 w _滅過<必須傳送的封包。 如果目前擁有者確實有— 步驟m,目前擁有者可當 —n屬度的封包,則在 $』曰成傳迗孩封包。 乂 者會釋放該介面的擁有權。 & 則擁有 實體介面
在一具體實施例中,讀Φ A 及中樞_介面使用一個在66 MHz或 100 MHz的基本頻率下運作的眚 、 一 逆作的只組介面。研可使用其它的頻 率。此外,在一具體實施例中,該實體介面使用-種來源 同步(SS)資料傳送技術,這種技術可爲四倍時脈以便以炫 的基本中樞-介面時脈傳送資料。因此,在一個運作於 66MHz4 1〇〇MHz之基本頻率的具有8位元資料介面(例如 PD)的具體實施例中,可分別達到266MB/s或4〇〇mb/s的頻 經濟部智慧財產局員工消費合作社印製 寬。 此外,在一具fa實施例中,該中樞_介面支援1 8 V的操作 電壓,而且是根據互補的金屬氧化物半導體製程(CM〇s)訊 號技術。然而,在另一具體實施例中,該介面可運作於另 一個頻率及/或另一個尺寸的資料介面以提供不同的頻寬, 如此並不偏離本發明的範圍。 -24- 本紙張尺度適用中國國家標準(CNS)A4規格⑽X 297公复) 514787 A7 B7_ 22 五、發明說明() 外部訊號定義 (請先閱讀背面之注意事項再填寫本頁) 圖8所示爲按照一具體實施例,兩個中樞代理器之間的中 框-介面的實體訊號介面。如圖8所示,該中榧-介面實體介 面使用一種雙向8位元資料匯流排(PD[7 ··0]),這種匯流排 具有一對差速的來源同步頻閃訊號(PSTRBN,PSTRBP)用 以作資料定時。在另一具體實施例中,可加寬該介面。例 如,如圖8所示,可連同額外一對來源同步頻閃訊號 (PUSTRBN,PUSTRBP)使用額夕卜的一個8位元資料匯流排 (PD[ 15 : 8])。此外,在另一具體實施例中,可使用單向的 資料訊號。 此外,一單向裁定訊號將每一個代理器連接到其它的代 理器(RQa、RQb),且接收代理器使用一個雙向的停止訊號 來控制資料流,如前述。額外的介面訊號包括系統重置 (Reset)、共同時脈(HLCLK)和電壓參考訊號(HLVREF)。此 外,還包括每一中樞代理器(ZCOMP)用以將其驅動器輸出 阻抗與適當的値配合以補償製造或溫度的變異。 經濟部智慧財產局員工消費合作社印制衣 圖8所示介面的實體訊號進一步説明於表8。在該中樞-介 面之另一具體實施例中,該實體介面中可包括不同於表列 的訊號,並不偏離本發明的範圍。例如,該實體介面可包 括更多、更少或不同於圖8所示及以下表8將進一步詳述的 訊號。 -25- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 五、發明說明( 中樞-介面的介面訊號 名稱 pD[7 : 〇]
PSTRBP
PSTRBN RQa RQb
STOP
HLCLK 位元數 (Pads) 型式 ASTS1
ASTS
ASTS
I/O
I/O
ASTS 時脈模 式 説明 SS2 CC3
CC
CC
N/A 封包資料針。在一具體實施例中,資料介面在閒置狀態下 ,以驅動的最後電壓由有效支點支撑。 負的PD介面頻閃(閒置電壓位準=VSSHL)和連同正的pD介 面頻閃(閒置電壓位準=VCCHL)—起提供PD[7 : 0]介面上4X 和lx的時間控制。由正在提供資料的代理器驅動此訊號。 接收器的PSTRBN及PSTRBP必須棠令#勒咸廄。 正的PD介面頻閃,請見前述pstrbp之説明 代理器A爲獲得中樞-介面之介面擁有權所提出的Active _ high請求。RQa在代理器a有資料可傳送時被確認,而在代 理器A的資料已經全部送出或代理器a決定它應釋出該介面 時不被確認。重置電壓値爲VSSHL 〇 代理器B所提出的請求(從b輸出,輸入到a)。請見前述RQa 之説明0 g於管道流量控制以便再嘗試或切斷封包之德读 經濟部智慧財產局員工消費合作社印製 RESET#
HLVREF
HLZCOMP
VCCHL
CC
N/A
I/O
N/A 電力
N/A 中樞·介面基本時脈,在一具體實施例中,爲66 _2或1〇〇 MHz。此時脈提供時間控制資訊給共同時脈訊(以下將進一 步説明)。 中樞-介面代理器之active-low重蕃指禅 差數輸入之電壓參考値(VCCHL/2)。在一具體實施例中 jb電壓係在主機板上經由一電竺總叙哭寻兮〇 提供阻抗補償
1.8V -26- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 514787 A7 B7 五、發明說明( 24
VSSHL 接地
N/A 總共 25 經濟部智慧財產局員工消費合作社印製 ASTS = Actively Sustained Tri_State(有效持續三狀態) 2SS = Source Synchronous Mode Signal(來源同步模式訊號) CC = Common Clock Mode Signal(共同時脈模式訊號) 在一具體實施例中,重置(Reset)爲一系統訊號,·它是從系 統中的一個組件輸出,並輸入其它組件中。此外,重置訊 號與HLCLK不同步。 差脈傳輪模式 在一具實施例中,許多傳輸通過該中樞_介面的介面訊號 係根據一共同時脈傳輸。更明確地説,經由該共同時脈模 式傳輸之訊號的時間控制係參考一訊號時脈(例如,中樞-介 面時脈)。在另一具體實施例中,該等訊號可關聯至一個在 孩等代理器外部的系統時脈。此外,一系統中可以有一個 以上的中樞-介面部份,這種情況下,不同的部份可使用不 同的基本時脈。例如,一組件同時可以採用一 66 ΜΗ?的中 樞-介面及一 l〇〇MHz的中樞_介面兩種介面。 傳輪模丈的運作 在一具體實施例中,封包/資料係以來源同步時脈模式 送^這種技術可提高資料的資料傳輸率。例如,在—個^俨 兀貝料訊號路徑之使用4χ來源同步時脈模式的具體每/ 中,傳送!個雙字組(即4個位元組)只需要i個中輕例 週期(HLCK)。或者,^ 一個8位元的資料訊號 、脈 仏上以 -27-
請 先 閱 讀 背 C& 之 注
I 訂 線
五、發明說明( 的來源同步時脈模式僖详 、运1個又字組需要一個全部的中樞_ 介面時脈週期來完成。 更月確地4 ’在—個來源同步傳輸的具體實施例中,頻 閃訊號(例如PST職/PSTRBp)係按照料頻閃訊號和資料 之間預定的時間控制關係,利用資料傳輸而送出。然後接 收中框使肋等頻閃訊號將資制鎖到接收中框代理器中。 更具體地説’在-具體實施例中,該接收中樞代理器使 用該等制«PSTRBP/PSTRBN的輕來識別要傳送通過 資料訊號路徑之資料的出現及時間控制。例如,如圖9所示 ’在-具體實施例中’-第—個資料在與pSTRBp的上昇端 和PSTRBN的下降端對應的位置傳送。—第二個資料在與 PSTRBN的上昇端和PSTRBP的下降端對應的位置傳送。 經濟部智慧財產局員工消費合作社印製 此外,在一具體實施例中,進一步如圖9所示,該等頻閃 訊號PSTRBP/PSTRBN的傳送邊緣位在資料有效窗口的中心 附近。因此,接收代理器具備一輸入資料取樣窗口以適應 各種不同系統的時間控制偏差。此外,在一具體實施例中 ,該接收中樞代理器還使用頻閃訊號邊緣(tDvb)之前最少量 的有用資料和頻閃訊號邊緣(tDva)之後最少量的有用資料來 鐘別及閂鎖將要傳送的資料。一旦接收中樞代理器將進來 的資料閂鎖住,此後該資料就會被維持一段短時間以便在 該中握代理器中被送出之前使該資料與中榧-介面時脈 (HLCK)再同步。 在前述的規格中,以特定的示範具體實施例説明本發明 。然而,顯然可以對該等具體實施例作許多各種不同的修 -28- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 514787 Α7 Β7
Oi t〇 uifS912l563^ 申請專利案 ^ Ί\ 書修正頁(91年10月)
26 改和變更,並不偏離本發明的精神和範圍。例如,按照本 發明之中樞-介面可實作於一具有多顆處理器的電腦系統中 ,如圖10所示。因此,前述之規格及圖示係為說明的目的 ,並非限制。 圖式元件符號說明 101 中央處理單元(CPU) 103 系統記憶體 105 主控橋接器 107 I/O橋接器 109 鍵盤 110 磁碟機 111 滑鼠 113 週邊組件互連(PCI)匯流排 202 中框-介面 204 記憶體控制中樞 206 ICH 208 中央處理單元(CPU) 208a 中央處理單元(CPU) 208b 中央處理單元(CPU) 208c 中央處理單元(CPU) 210 系統記憶體 212 PCI匯流排 214 PCI代理器 218 鍵盤 220 滑鼠 -29 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 514787 91. 10 \ mm2 2563號申請專利案 弓書修正頁(91年10月) €明(26a ) 222 掃描器 224 磁碟機 230 單一的半導體單元 232 圖形單元 A7 B7 29a- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐)
Claims (1)
- 六、申請專利範圍 經濟部智慧財產局員工消費合作社印制衣 ^ 、'在弘腦系統内之記憶體控制中樞(MCH)和輸 輸出控制中樞(ICH)之間傳送資料的介面,該介面包 貪料訊琥路徑,用於經由分割交易傳送的 資料;及、P 7汛唬,其中孩介面提供一個在該MCH和該、門的點對點連線,另外還有_個外部匯流排直接 連至該介面。 申π專利範圍第!項之介面,其中該電腦系統中之該 MCH和該ICH爲一晶片組内的組件。 ?請專利範圍第β之介面,其中,一第一個交易在該)丨面裁足擁有權之後,於該介面上起始一請求封包。 如申請專利範圍第3項之介面,其中該請求封包包括交易 描述符號。 如申叫專利圍第3項之介面,其中,回應該第一個交易 <咸4求封包,一完成封包於該介面上被傳輸出去。 如申明專利範圍第3項之介面,其中該請求封包包括交易 描述符號,且該完成封包包括一對應的交易描述符號。 7.如申請專利範圍第5項之介面,其中,在回應該第一個交 $之請求封包而傳送該完成封包之前,可傳送一個要求 第二交易的請求封包通過該介面。 如申叩專利範圍第3項之介面,其中該資料訊號路徑是矸 以6周整的。 9.如申請專利範圍第8項之介面,其中該等封包係經由—來 2. 4. 6. (請先閱讀背面之注意事項再填寫本頁:> 0. y^Ja ϋ ϋ ϋ n n H ϋ I I 1 «I. -ϋ I ϋ i ϋ n -30- 經濟部智慧財產局員工消費合作社印製 C8 --D8 六、申請專利範圍 源同步時脈模式以傳送通過該資料訊號路徑。 10·如申請專利範圍第9項之介面,其中該介面包括—組雙向 貧料訊號、一第一及第二來源同步頻閃訊號、一單向裁 定訊號及一雙向停止訊號。 u.如申請專利範圍第10項之介面,其中該介面進一步包括 —系統重置訊號、一共同時脈訊號及一電壓參考訊號。 u•如申請專利範圍第11項之介面,其中該交易描述^號鑑 別至少3個中樞之間之多重介面架構内個別的中柩。 13·如申請專利範園第5項之介面,其中該請求封包包括一搁 叙,該攔位指出,回應個別的請求封包,是否需要一個 元成封包。 14’如申請專利範圍第3項之介面,其中該等中樞之間的裁定 爲對稱且分散的。 15. 如申請專利範園第3項之介面,其中,一中樞所分配到之 該介面的擁有權可達到一段預定的時間量。 16. —種用於在一電腦系統之記憶體控制中樞(MCH)和輸入/ 輸出控制中樞(ICH)之間直接傳送資料的介面,該介面包 括: —第一個裝置,用於經由分割交易在該MCH和該IC] 之間傳送封包形式的資料;及 一第二個裝置’用於傳送命令訊號,其中該介面提令 個在咸MCH和該ICH之間的點對點連線,另外還有一 個外部匯流排直接連至該介面。 17.如申請專利範圍第16項之介面,其中該電腦系統中之拿 --------------g.i----訂---------線_鲁----------------------- (請先閱讀背面之注意事項再填寫本頁) -31 - 514787 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 、申請專利範圍MCH和該ICH爲一晶片組内的組件。 18. 如申請專利範圍第17項之介面,其中該介面包括— 在孩介面上以-請求封包起始—第—個交易的裝置。 19. 如中請專利_第則之介面,其中該請求封包包括交 易描述符號。 2〇·如申請專利範圍第19項之介面,其中該介面包括用於在 回應該第-個交易之該請求封包時,提供一完成封裝置。 21·如申請專利範圍第18項之介面,其中該請求封包包括交 易描述符號,且該完成封包包括一對應的交易描述符號。 22. 如申請專利範圍第21項之介面,其中該介面包括_用°於 在回應該第一個交易而傳送該完成封包之前,傳送要求 第二個叉易之請求封包通過該介面的裝置。 23. 如申請專利範圍第22項之介面,其中該用於經由分割交 易以傳送封包形式之資料的第一個裝置進一步包括用於 碉整一資料訊號路徑的裝置。 24. 如申請專利範圍第23項之介面,其中該介面包括用於經 由一來源同步時脈模式傳送封包通過該介面的裝置。 25·如申請專利範園第21項之介面,其中該交易描述符號包 括一用於鑑別3個或更多中樞之間之多重介面架構内之個 別中樞的介面。 26.如申請專利範圍第2〇項之介面,其中該請求封包包括用 於指出是否需要有一完成封包用以回應個別請求封包的 裝置。 用於 (請先閱讀背面之注意事項再填寫本頁) # -32- 卜紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -------------------------------- 514787 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 27. 如申請專利範圍第26項之介面,其中該介面包括一用於 在p亥介面之该等中框之間作裁定的裝置。 28. 如申請專利範圍第21項之介面,其中該介面進一步包括 一用於將該介面之擁有權分配給該等中樞達到一預定時 間量的裝置。 29· —種用於在一電腦系統内之記憶體控制中樞和輸入/輸出 (I/O)中樞之間傳送資料的介面,該介面包括: 一雙向資料訊號路徑及一對來源同步頻閃訊號,該資 料訊號路徑經由分割交易傳送封包形式的資料,該等封 包包括一請求封包和完成封包,該請求封包包括一交易 描述符號;及 一組命令訊號,包括單向裁定訊號、一雙向停止訊號 、一系統重置訊號、一共同時脈訊號及一電壓參考訊號 ,其中該介面提供一個在該MCH和該ICH之間的點對點 連線,另外還有一個外部匯流排直接連至該介面。 30. —種電腦系統,包括: 一處理器; 一連至該處理器之記憶體控制中樞(MCH); 一經由一介面連至該MCH之輸入/輸出控制中樞(ICH) ,該介面用於在該MCH和該ICH之間直接傳送資料; 該介面具有一用於經由分割交易以傳送資料的資料訊 號路徑,且該介面包括一組命令訊號,其中該介面提供 一個在該MCH和該ICH之間的點對點連線,另外還有一 個直接連至該點對點連線的外部匯流排;及 -33- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) #ilr----訂---------線 ---------------------- (請先閱讀背面之注意事項再填寫本頁)Λ申請專利範圍 經濟部智慧財產局員工消費合作社印製 3ι 至少一個連至該ICH的週邊組件。 如申請專利範圍第3〇項之電腦系統,其中該週邊組件爲 〜题邊組件介面(PCI)代理器。 •如申請專利範圍第3 1項之電腦系統,其中該電腦系統内 33孓謗第一個和第二個中樞爲—晶片組内的組件。 •如申請專利範圍第32項之電腦系統,其中一第一個交易 Μ在該介面裁定擁有權之後,於該介面上起始一請求封包。 .如申請專利範圍第33項之電腦系統,其中該請求封包包 拾一交易描述符號。 35. 如申請專利範圍第33項之電腦系統,其中,回應該第一 個义易4該請求封包,一完成封包於該介面上被傳輸出 去0 36. 如申請專利範圍第35項之電腦系統,其中該請求封包包 括—交易描述符號,且該完成封包包括一對應的交易描 述符號。 37. 如:請專利範園第36項之電腦I统,其中在回應該第一 個交易之請求封包而傳送該完成封包之前,可傳送一個 要求第二個交易的請求封包通過該介面。 38·如申請專利範圍第36項之電腦系統,其中該資料訊號路 徑是可調整的。 39.如申請專利範圍第38項之電腦系統,其中,封包係經由 -來源同步時脈模式而傳送通過該資料訊號路伊。 後如申請專利範圍第39項之電腦系統,其中該介工面包括一 組雙向資料訊號、一第一個及第二個 ;^源同步頻閃訊號 -34- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -------------#---·-----訂---------線 — (請先閱讀背面之注意事項再填寫本頁) 清專利範圍 41 單向裁定訊號及一雙向停止訊號。 .請:利範圍第4。項之電腦系統,其中該 號系統重置訊號、-共同時脈訊號及-電壓參考: •:申請專利範園第41項之電腦系統,其中該 犰鑑別至少3個中樞之間之多 田挞苻 43·如申娃夕重介面木構内個別的中樞。 括」目專利範圍第42項之電腦系統,其中該請求封包包 〜欄位,該攔位指出,回應個別的請求封包,σ不中 要〜個完成封包。 疋0而 44 士 由 D請專利範圍第43項之電腦系統,其中該等中握乏η 化的裁定爲對稱且分㈣。 間 =申請專利範圍第44項之電腦系統,其中,—中極所分 46配到之該介面的擁有權可達到一段預定的時間量。 如申請專利範圍第3 1項之電腦系統,其中該電腦系統包 含多顆處理器。 •如申請專利範圍第3 1項之電腦系統,其中該電腦系統進 步包括一個經由一介面連至該ICH的第三個中樞,該 介面包含: 乂向貝料訊號路徑及一對來源同步頻閃訊號,該資 料訊號路徑經由分割交易傳送封包形式的資料,該等封 包包括一請求封包及完成封包,該請求封包包括一交易 描述符號;及 一組命令訊號,包括單向裁定訊號、一雙向停止訊號 、一系統重置訊號、一共同時脈訊號及一電壓參考訊號。 35- 本Λ張尺度適用中國國家標準(CNS)A4規格(21〇 χ 297公 (請先閱讀背面之注意事項再填寫本頁) -m 經濟部智慧財產局員Η消費合作社印制衣 - 訂 ,·---------------------- ts8 ^---^_____Ss_____ 、申清專利範圍 48.如申請專利範圍第3 i項之電腦系統,其中該電腦系統之 處理器及MCH係結合到一單一的半導體單元中。 49·如申請專利範圍第3丨項之電腦系統,其中該電腦系統之 MCH及一圖形單元係結合到一單一的半導體單元中。 50·—種記憶體控制中樞(MCH),包含: 用方;直接傳送貝料至一電腦系統内之一輸入/輸出控 制中樞(ICH)之介面,該介面具有一用以傳送封包形式之 貧料的資料訊號路徑及一組命令訊號,其中該介面提供 —個孩MCH和該ICH之間的點對點連線,另外還有一個 外邵匯流排直接連至該介面。 51♦如申請專利範圍第5〇項之記憶體控制中樞,其中該MeH 和ICH爲一晶片組中的組件。 2·如申请專利範圍第50項之記憶體控制中樞,其中,一第 一個父易在該介面裁定擁有權之後,於該介面上起始一 清求封包。 53·如申清專利範圍第52項之記憶體控制中樞,其中該請求 封包包括一交易描述符號。 54. 如申请專利範圍第53項之記憶體控制中樞,其中,回應 心弟個乂易之该请求封包,一元成封包於該介面上被 傳輸出去。 55. 如申請專利範圍第52項之記憶體控制中樞,其中該請求 封包包括一交易描述符號,且該完成封包包括一對應的 交易描述符號。 56·如申請專利範圍第55項之記憶體控制中樞,其中在回應 一丨· - 36 - 本紙張尺涵標準(CNS)A4規《⑽χ挪公爱) (請先閱讀背面之注意事項再填寫本頁) 修· 訂---------線! 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 514787 A8 B8 C8 ___ D8 六、申清專利範圍 邊弟一個交易之請求封包而傳送該完成封包之前,可傳 送一個要求第二個交易的請求封包越過該介面。 57. 如申請專利範圍第56項之記憶體控制中樞,其中該資料 訊號路徑是可調整的。 58. 如申請專利範圍第57項之記憶體控制中樞,其中,封包 係經由一來源同步時脈模式以傳送通過該資料訊號路徑。 59·如申請專利範圍第58項之記憶體控制中樞,其中該介面 包括一組雙向資料訊號、一第一個和第二個來源同步頻 閃訊號、一單向裁定訊號及一雙向同止訊號。 60.如申請專利範圍第59項之記憶體控制中樞,其中該介雨 進一步包括一系統重置訊號、一共同時脈訊號及一電譽 參考訊號。 61 ·如申请專利範圍第6 0項之記憶體控制中樞,其中該等交 易描述符號鑑別至少3個中樞之間之多重介面架構内俩别 的中樞。 62·如申請專利範圍第61項之記憶體控制中樞,其中該請東 封包包括一攔位,該攔位指出,回應個別的請求封包, 是否需要一個完成封包。 63 ·如申請專利範圍第62項之記憶體控制中樞,其中該等中 樞之間的裁定爲對稱且分散的。 64·如申請專利範圍第63項之記憶體控制中樞,其中,> 中 樞所分配到之該介面的擁有權可達到一段預定的時間量。 65.如申請專利範圍第5〇項之記憶體控制中樞,其中該記憶 體控制中樞及一處理器係結合到一單一的半導體單元中。 家標準(CNS)A4 規格(210 X 297 公餐丁一 〜 I 0 ·ϋ hi n ·1 n^aJt k·— n ϋ n ϋ _1 ft— I ϋ n ϋ ϋ n ϋ n ϋ n ϋ ϋ I I n mmmam I ϋ ϋ βϋ _ i (請先閱讀背面之注意事項再填寫本頁) 514787 A8 B8 C8 D8 六、申請專利範圍 66.如申請專利範圍第50項之記憶體控制中樞,其中該記憶 體控制中樞及一圖形單元係結合到一單一的半導體單元 中。 (請先閱讀背面之注意事項再填寫本頁) 0. 經濟部智慧財產局員工消費合作社印製 -38 訂i ϋ ϋ n I a— I I 4----------------------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/428,134 US20030110317A1 (en) | 1998-11-03 | 1999-10-26 | Method and apparatus for an improved interface between a memory control hub and an input/output control hub |
Publications (1)
Publication Number | Publication Date |
---|---|
TW514787B true TW514787B (en) | 2002-12-21 |
Family
ID=23697679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW089122563A TW514787B (en) | 1999-10-26 | 2000-11-07 | Method and apparatus for an improved interface between computer components |
Country Status (9)
Country | Link |
---|---|
US (1) | US20030110317A1 (zh) |
KR (1) | KR100432701B1 (zh) |
CN (1) | CN100338593C (zh) |
AU (1) | AU1341201A (zh) |
DE (1) | DE10085140T1 (zh) |
GB (1) | GB2372359B (zh) |
HK (1) | HK1045894B (zh) |
TW (1) | TW514787B (zh) |
WO (1) | WO2001031460A1 (zh) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6516375B1 (en) | 1999-11-03 | 2003-02-04 | Intel Corporation | Peripheral component interconnect (PCI) configuration emulation for hub interface |
US7039047B1 (en) | 1999-11-03 | 2006-05-02 | Intel Corporation | Virtual wire signaling |
US7099318B2 (en) | 2001-12-28 | 2006-08-29 | Intel Corporation | Communicating message request transaction types between agents in a computer system using multiple message groups |
CN100362504C (zh) * | 2005-01-21 | 2008-01-16 | 瑞传科技股份有限公司 | 用于工业电脑的单板电脑机板 |
US9946683B2 (en) | 2014-12-24 | 2018-04-17 | Intel Corporation | Reducing precision timing measurement uncertainty |
KR20170025868A (ko) * | 2015-08-31 | 2017-03-08 | 에스케이하이닉스 주식회사 | 고속 통신을 위한 전송 장치, 이를 포함하는 인터페이스 회로 및 시스템 |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5206946A (en) * | 1989-10-27 | 1993-04-27 | Sand Technology Systems Development, Inc. | Apparatus using converters, multiplexer and two latches to convert SCSI data into serial data and vice versa |
US5191649A (en) * | 1990-12-21 | 1993-03-02 | Intel Corporation | Multiprocessor computer system with data bus and ordered and out-of-order split data transactions |
JP3411300B2 (ja) * | 1992-02-18 | 2003-05-26 | 株式会社日立製作所 | 情報処理装置 |
US5553310A (en) * | 1992-10-02 | 1996-09-03 | Compaq Computer Corporation | Split transactions and pipelined arbitration of microprocessors in multiprocessing computer systems |
US5590292A (en) * | 1992-12-08 | 1996-12-31 | Compaq Computer Corporation | Scalable tree structured high speed input/output subsystem architecture |
US5687388A (en) * | 1992-12-08 | 1997-11-11 | Compaq Computer Corporation | Scalable tree structured high speed input/output subsystem architecture |
US5469435A (en) * | 1994-01-25 | 1995-11-21 | Apple Computer, Inc. | Bus deadlock avoidance during master split-transactions |
US5533204A (en) * | 1994-04-18 | 1996-07-02 | Compaq Computer Corporation | Split transaction protocol for the peripheral component interconnect bus |
US5546546A (en) * | 1994-05-20 | 1996-08-13 | Intel Corporation | Method and apparatus for maintaining transaction ordering and arbitrating in a bus bridge |
US5742847A (en) * | 1994-10-31 | 1998-04-21 | Intel Corporation | M&A for dynamically generating and maintaining frame based polling schedules for polling isochronous and asynchronous functions that guaranty latencies and bandwidths to the isochronous functions |
US5621897A (en) * | 1995-04-13 | 1997-04-15 | International Business Machines Corporation | Method and apparatus for arbitrating for a bus to enable split transaction bus protocols |
US5933612A (en) * | 1995-05-02 | 1999-08-03 | Apple Computer, Inc. | Deadlock avoidance in a split-bus computer system |
JPH0954746A (ja) * | 1995-08-11 | 1997-02-25 | Toshiba Corp | コンピュータシステム |
US5761444A (en) * | 1995-09-05 | 1998-06-02 | Intel Corporation | Method and apparatus for dynamically deferring transactions |
US5754807A (en) * | 1995-11-20 | 1998-05-19 | Advanced Micro Devices, Inc. | Computer system including a multimedia bus which utilizes a separate local expansion bus for addressing and control cycles |
US5911052A (en) * | 1996-07-01 | 1999-06-08 | Sun Microsystems, Inc. | Split transaction snooping bus protocol |
US5729760A (en) * | 1996-06-21 | 1998-03-17 | Intel Corporation | System for providing first type access to register if processor in first mode and second type access to register if processor not in first mode |
US5870567A (en) * | 1996-12-31 | 1999-02-09 | Compaq Computer Corporation | Delayed transaction protocol for computer system bus |
US5832243A (en) * | 1996-12-31 | 1998-11-03 | Compaq Computer Corporation | Computer system implementing a stop clock acknowledge special cycle |
US5918025A (en) * | 1996-12-31 | 1999-06-29 | Intel Corporation | Method and apparatus for converting a five wire arbitration/buffer management protocol into a two wire protocol |
US5930485A (en) * | 1997-01-07 | 1999-07-27 | Apple Computer, Inc. | Deadlock avoidance in a computer system having unordered slaves |
US5991824A (en) * | 1997-02-06 | 1999-11-23 | Silicon Graphics, Inc. | Method and system for simultaneous high bandwidth input output |
US5909594A (en) * | 1997-02-24 | 1999-06-01 | Silicon Graphics, Inc. | System for communications where first priority data transfer is not disturbed by second priority data transfer and where allocated bandwidth is removed when process terminates abnormally |
US6088370A (en) * | 1997-09-22 | 2000-07-11 | Intel Corporation | Fast 16 bit, split transaction I/O bus |
US6195722B1 (en) * | 1998-01-26 | 2001-02-27 | Intel Corporation | Method and apparatus for deferring transactions on a host bus having a third party agent |
US6101566A (en) * | 1998-03-13 | 2000-08-08 | Compaq Computer Corporation | Computer system with bridge logic that includes an internal modular expansion bus and a common target interface for internal target devices |
US6308255B1 (en) * | 1998-05-26 | 2001-10-23 | Advanced Micro Devices, Inc. | Symmetrical multiprocessing bus and chipset used for coprocessor support allowing non-native code to run in a system |
US6148357A (en) * | 1998-06-17 | 2000-11-14 | Advanced Micro Devices, Inc. | Integrated CPU and memory controller utilizing a communication link having isochronous and asynchronous priority modes |
US6175889B1 (en) * | 1998-10-21 | 2001-01-16 | Compaq Computer Corporation | Apparatus, method and system for a computer CPU and memory to high speed peripheral interconnect bridge having a plurality of physical buses with a single logical bus number |
US6145039A (en) * | 1998-11-03 | 2000-11-07 | Intel Corporation | Method and apparatus for an improved interface between computer components |
US6567876B1 (en) * | 1999-12-03 | 2003-05-20 | Hewlett-Packard Development Company, L.P. | Docking PCI to PCI bridge using IEEE 1394 link |
-
1999
- 1999-10-26 US US09/428,134 patent/US20030110317A1/en not_active Abandoned
-
2000
- 2000-10-23 WO PCT/US2000/029275 patent/WO2001031460A1/en active IP Right Grant
- 2000-10-23 AU AU13412/01A patent/AU1341201A/en not_active Abandoned
- 2000-10-23 GB GB0211909A patent/GB2372359B/en not_active Expired - Fee Related
- 2000-10-23 CN CNB008178275A patent/CN100338593C/zh not_active Expired - Fee Related
- 2000-10-23 DE DE10085140T patent/DE10085140T1/de not_active Ceased
- 2000-10-23 KR KR10-2002-7005314A patent/KR100432701B1/ko not_active IP Right Cessation
- 2000-11-07 TW TW089122563A patent/TW514787B/zh not_active IP Right Cessation
-
2002
- 2002-10-03 HK HK02107265.1A patent/HK1045894B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
HK1045894A1 (en) | 2002-12-13 |
AU1341201A (en) | 2001-05-08 |
GB2372359B (en) | 2004-08-25 |
US20030110317A1 (en) | 2003-06-12 |
DE10085140T1 (de) | 2002-11-07 |
CN100338593C (zh) | 2007-09-19 |
WO2001031460A1 (en) | 2001-05-03 |
HK1045894B (zh) | 2005-03-18 |
KR20020069007A (ko) | 2002-08-28 |
KR100432701B1 (ko) | 2004-05-24 |
GB0211909D0 (en) | 2002-07-03 |
WO2001031460A9 (en) | 2002-07-04 |
GB2372359A (en) | 2002-08-21 |
CN1415094A (zh) | 2003-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100417839B1 (ko) | 컴퓨터 구성요소들 간의 개선된 인터페이스 방법 및 장치 | |
US6374317B1 (en) | Method and apparatus for initializing a computer interface | |
US7882294B2 (en) | On-chip bus | |
US9736071B2 (en) | General input/output architecture, protocol and related methods to implement flow control | |
EP1428130B1 (en) | General input/output architecture, protocol and related methods to provide isochronous channels | |
TW486630B (en) | Method and apparatus for supporting multi-clock propagation in a computer system having a point to point half duplex interconnect | |
US6636912B2 (en) | Method and apparatus for mode selection in a computer system | |
US6516375B1 (en) | Peripheral component interconnect (PCI) configuration emulation for hub interface | |
TW514787B (en) | Method and apparatus for an improved interface between computer components | |
US20040228370A1 (en) | Method and apparatus for high throughput multiplexing of data | |
US6496895B1 (en) | Method and apparatus for intializing a hub interface | |
US6480965B1 (en) | Power management method for a computer system having a hub interface architecture | |
US6615306B1 (en) | Method and apparatus for reducing flow control and minimizing interface acquisition latency in a hub interface | |
US6446154B1 (en) | Method and mechanism for virtualizing legacy sideband signals in a hub interface architecture | |
US7039047B1 (en) | Virtual wire signaling |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |