TW492195B - Integrated inductive circuits - Google Patents

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492195 A7 _B7_ 五、發明説明（ ） 發明領域 本發明係關於射頻（RF)積體電路，其包括用於如蜂巢 •式電話的射頻裝置及如藍芽的無線網路裝置及其他無線裝 置和個人數位助理之主動裝置等如電感器和電容器的被動 組件。 發明背景 用來製造積體電路的技術根據程序之相容性和其他考 置、傳統上把積趙電路區分成多個種類。一般，在同一積 體電路中射頻電路不與邏輯電路混合。射頻電路係涉及把 如蜂巢式電話信號的射頻信號過濾並檢出之類比電路。相 對地，邏輯電路一般包括形成數位積體電路裝置的電晶體 和其他主動組件。因此，例如可利用雙極技術來製造射頻 電路，而利用標準互補性金屬氧化半導體（CMOS)程序來 製造邏輯電路。 記憶趙電路可成為又一種類。一般，因為如多重閘極 電極和特定電壓供應的特定設計考慮之需要，故特定程序 可與記憶體電路之製造連結來使用。因此，記憶體電路經 常與邏輯電路分開來製造。 再一種類係為可包括數位和類比組件兩者的所謂混合 信號電路。這些信號也可分開來說明，使得包括RF信號 處理、RF積體電路、混合信號電路、邏輯電路及記憶體 電路的一裝置可由多數分開來製造的積體電路晶片來構 成。 電子裝置之成本可密切相關於可能的整合限度。可整 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) * -句· -4 - 492195 A7 _____B7_ 五、發明説明& ) (請先閲讀背面之注意事項再填寫本頁) 合成單一積體電路並使用高度複製技術來製造的裝置和裝 置型式越多，則所致價格越低。不幸地，因為不同型式積 體電路間的不相容性，目前尚不可能把射頻電路、混合信 號電路、邏輯電路及記憶體電路都以同一標準CMOS積體 電路程序來製造。 在CMOS程序中，與射頻電路連結引起的一問題係為 如電容器和電感器的被動組件、可能受其上形成有它們的 基體之不利影響。特別是，例如基體和積體電路電感器間 可能發生耦合。這耦合可導致電感性電路之性能劣化。結 果’電感性電路可形成在雙極或梦晶覆蓋絕緣體（SC)I)積 體電路上，而非使用標準CMOS邏輯程序來形成。因此， 需要兩或更多積體電路’ 一個用於邏輯、一個用於RF電 路、一個用於記憶體而一個用於混合信號。 •已做一些努力來克服這個耦合問題。例如，石夕波公司 已設計把邏輯和射頻組件整合到同一晶粒上的所謂矽晶覆 蓋絕緣體（SOI)BiCMOS(雙極CMOS)積體電路。然而，使 用矽晶覆蓋絕緣體技術使製程大幅複雜化、且增加成本。 再者，美國和世界其他國家中的巨型半導體製造設備係專 用於製造金屬氧化半導體技術。SOI程序並不適於多數昂 貴、現存製造設備的廣泛製造。 本發明之概要 因此，持續需要較佳方式來製造積體電感性電路，使 這些電路能使用針對諸如混合信號、記憶體及邏輯的其他 電路族系而利用的相同程序技術來製造，再者，期望具有 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 492195 A7 ------- B7_ 五、發明説明纟) 一種方式來避免從RF電路到基體的電容性耦合、和從基 體到電路元件的雜訊或其他不想要信號之耦合。 •邏式之簡單据Μ 第1圖係描寫依據本發明之實施例、可製造在同一積 體電路上的多種族系之積體電路技術； 第2圖係依據本發明之一實施例的蜂巢式電話之方塊 描寫圖； 第3圖係依據本發明之一實施例的藍芽收發器之方塊 圖； 第4圖係依據本發明之一實施例的電感性元件之大幅 放大的橫截面圖； 第5圖係依據本發明之一實施例的電感性元件之大幅 放大的頂視圖； 第6圖係第4和5圖中顯示的電感性元件之等效電路； 第7圖係第6圖的電感性元件之一實施例的透視圖； 第8Α和8Β圖係可在本發明中使用的一電感性元件之 兩不同層面的頂視圖； 第9圖係可與本發明連結利用的一電感性元件之另一 實施例的放大橫戴面圖； 第10圖係第9圖中顯示的電感性元件之透視圖； 第11圖係第9圖中顯示的實施例中第一層之頂視圖·, 第12圖係第9圖中顯示的實施例中第二層之頂視圖·， 第13圖係第9圖中顯示的實施例中第三層之頂視圖； 及 本紙張尺度適斜SS家標準（挪）A4規格（210X297公爱） ' -6 . 492195 A7 B7 五、發明説明i 第14圖係在形成一電感性元件時、第一至第三層之組 合效果的前視圖。 鲛佳實施例之詳細描述 請參考第1圖，一積體電路10可包括操作在100百萬赫 茲以上如RF組件12的類比電路元件、混合信號組件14及 邏輯和記憶體組件16，其都整合在同一單石積體電路内。 在諸如電感、電容和電晶體的射頻電路元件及其上整 合所有組件的基艘間的轉合，如果無法有效消除、可藉由 在射頻組件和基體間做出一有效逆向偏壓二極體而縮減。 此逆向偏壓二極體可使用其中電感性電路元件越過一三重 井而形成的一個三重井製程來形成。 另外，諸如快閃記憶體和靜態隨機存取記憶體（SRAM) 的記憶體組件、可以同一程序來做在同一基體中，利用來 形成諸如微處理器和數位信號處理器的邏輯電路。例如， 可利用在讓渡給本申請案之受讓人的美國專利第 5,926,418號和5,867,425號中揭露的程序、來形成邏輯裝 置和快閃記憶體。 使用在第2圖中|員示的一蜂巢式電話j 〇a之一射頻收發 器包括一天線18、一射頻部段20、一邏輯部段22、一記憶 體26及一介面24。介面24把可顯示在顯示器螢幕上的介面 提供給繪圖使用者，以實施蜂巢式電話1〇a之功能。邏輯 電路22也可包括使用記憶體26來操作的一微處理器。在本 發明之-實施例中，記憶體26為一快閃記憶體。射頻部段 20可包括多個包括電感性電路之被動元件。 (請先閲讀背面之注意事項再填寫本頁) •裝丨 .、-!· ;線·
492195 A7 ____-_^£7_______ 五、發明説明g ) 可使用依據本發明之一實施例的積體電路技術來形成 射頻部段20以及天線18，以製成包括所有組件18、2〇、22、 24和26的單一積體電路。在其他實施例中，一些但非所有 之類比和數位組件可製作在同一積體電路晶片上。 一般，可利用互補性金屬氧化半導體技術、來把第2 圖中描寫的所有組件形成在單一晶片上。然而，在有些情 形中’特殊組件可分開在兩或更多積體電路中。然而，設 計者可根據設計考量而非程序和技術不相容性、來把特殊 組件自由設置在特定積體電路上。又，可藉由在利用來形 成電話10a之所有組件的共同基體中形成一有效逆向偏壓 一極體，來避免把不想要信號輕合至包括在射頻部段2〇中 的RF組件之問題。 同樣地，可使用相同原理來製作例如依據藍芽規格、 供一無線網路用之整合的收發器l〇b。藍芽收發器丨〇b包括 耦合至一收音機30的天線28。收音機30耦合於一鏈路基頻 帶控制器或鏈路控制器32。一中央處理單元34耦合一介面 36和一記憶體38。在本發明之一些實施例中，記憶體38可 為一快閃記憶體。在一實施例中、所組件可整合到單一晶 片内。 可與RF部段20、或第2和3圖之實施例的收音機30、 或使用一電感性元件的任何其他積體電路連結來利用的一 整合射頻（RF)元件40顯示在第4圖中。在此情形中，在基 體42内、由一 P井46、一深N井44及P型基體42界定一個三 重井。P井46係深N井44内的一井或桶。 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) -、句丨 ♦ 492195 A7 ___ _B7___ 五、發明説明έ ) 兩逆向偏壓ρη接面被產生，其一係Ρ井46和Ν井44之 並列’而另一係Ρ型基體42和Ν井44之並列。兩ρη接面可 由Ν井44上的電位Vb來偏壓。例如，如果1>井46和1>型基體 42被接地’則增加N井44上的偏壓電位、即增加各接面上 的偏壓。在有些實施例中，如果N井44被偏壓，則P井46 即浮接。 空乏區係由接面偏壓來形成，跨越ρ井46和N井44間 和N井44和P型基鱧42間的ρη接面增加一空乏電容。可藉 由增加跨越ρη接面的偏壓來縮減這些空乏電容量。接面偏 壓越南’則接面電容越減小，即縮減總電容量。減小總電 容量縮減RF電路到基體之電容性耦合、及電感性元件4〇 之自我共振頻率。逆向偏壓的接面縮減基體42和覆蓋基體 42、形成如電容器48或電感性元件5〇之RF積體電路組件 間的雜訊或其他不想要信號之耦合。 層面54傳統上由氧化物形成。當然，本發明同樣適用 於其中如電感性元件50的被動組件、在任何期望的金屬層 中形成之多層金屬程序。 用來形成三重井的技術係已知。例如，美國專利第5 92 6,418號和第5,867,425號（讓渡給本發明之受讓人）提供用 來形成一個三重井的例示程序之解說。三重井程序同樣適 用於製造快閃記憶體裝置。藉由使用三重井程序，可用諸 如處理器和數位信號處理器的邏輯族系組件、在同一積體 電路上形成一快閃記憶體。 其次、請參考第5圖，可由在例如一氧化層54頂上的 本紙張尺度適用中國國家標準（CNS) Α4規格(210X297公D ' ---
............................裝…： (請先閲讀背面之注意事項再填寫本頁) 订. :線丨 9 492195 A7 B7 五、發明説明 基體42上方界定之一平面、螺旋化層面來形成電感性元件 50。傳統上，電感性元件50係由圖案化和沉積技術而形成。 然而，也可利用形成電感性元件50的任何技術。所產生結 構可由包括諸如部段58a和58b的多條互相連接之直線部段 的一螺旋形平坦條帶來形成。有利地，元件50係越過三重 井40之P井46來設置。可穿過多數層面來做適當電氣連 接、以把電感性元件50之端點電氣耦合至其餘積體電路。 替換地，可使用如第7圖中顯示、及如頒給庫利阿斯 的美國專利第5,545,916號中描述之一非平面設計。第5圖 中顯示的螺旋電感元件50可具有如第7圖中指出、包括一 長方形部份70和一圓形部份72的一非平面橫截面。各個執 跡元件58c和58d被配置、使得材料厚度適配最内層邊 緣。因此，第7圖中顯示的軌跡係由螺旋電感性元件 5〇(顯示於第5圖）之左側。材料被疊加接近一邊緣，，〇，，，其 中電流可以較高頻率來流動。 順 之 (請先閲讀背面之注意事項再填寫本頁) Φ 作為另一替換例地，螺旋電感性元件5〇可具有如多層 次、多元件多角形設計的一非長方形組態，例如在美國專 利第5,559,360號中提出且顯示於第8圖的。請參考第8A 圖’有配線八1至人1〇的層面具有由連接性結構coni指定的 一第一端點A。一群十條連接配線八…八^^八⑺顯示在螺 旋之中央。第8B圖中顯示的，第二層配線BrBi〇以逆向 序中央地連接至配線A!至A1G。螺旋電感性元件之輸 被識別為第8B圖中的並列連接點CON2，其形成B層次 所有元件之並列連接。透過配置在基體上的多重並列傳導
10 492195
性元件之使用（代替單-元件傳導性路徑），電阻可減小而 自我電感即增大。減小的電阻和增大的電感可導致改良的 品質因數（Q)。 如第9至14圖中顯示的一多層非平面積體電感器設計 也可使用為電感性元件（第5圖），如美國專利第6，刪，1〇2 號描述的…系列之三傳導層，_、二和三如第9圖顯示 地塗覆於彼此上方。如第14圖中顯示的，這三層組合來形 成-積體螺旋線圈。第-層以第ngI中顯示的形狀、由傳 導性材料形成，第二層以第12圖中顯示的形狀、由傳導性 材料形成，且第三層以第13圖中顯示的形狀、由傳導性材 料形成。這三層之淨效果係第14圖中顯示的線圈。第_ 中顯不的含角線圈450具有垂直設置於基體之平面的一系 列多重迴路。 再請參考第9圖，一層面304塗覆於一鈍化晶圓上方。 層面304可由如鎢化鈦（Tiw)的傳導性材料形成，以形成一 障壁層、且提供一後續濺鍍銅層3〇6之黏著。一初始光阻 層406和一第二光阻408界定介於其間的傳導性材料。層面 414可為一經濺鍍導體，且層面42〇係一第三電鍍金屬層、 而材料416可為光阻。 第6圖中顯示供電感性元件5〇(第5圖）用的一等效電 路，其包括可由所有或任何部份之螺旋形電感性元件5〇引 起的一電感62a ^電感性元件50也可由從利用來形成螺旋 形電感性元件50的材料之本質電阻所致的電阻62b來表 示。電容64由電感性元件50(或諸如電晶趑和電容器的任 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） .......................^—.............訂................绛 (請先閲讀背面之注意事項再填寫本頁) 11 492195 A7 ___B7___ 五、發明説明Γ ) 何其他RF組件）和基體42間的電容、及特別是藉於其間的 介電層54來造成。一額外電阻66a可從利用來形成P井46的 材料而造成。 由P井46和N井44產生的pn接面之效果由二極體66b來 表示，而由N井44和P型基體42產生的pn接面之效果由二 極體66c來表示。電容67b和二極體66c使從基體42回到電 感器50之耦合被縮減。 與二極體66c反向的逆向偏壓二極體66b縮減電感性元 件50對基體42之電容性耦合損失p透過二極體66c之產生， 一等效無限電阻被產生、來縮減基體信號與元件50(及任 何其他RF電路）的干擾。特別是，電感性元件5〇可為受出 現在基體42中的雜訊、和其他不想要信號不利影響的一經 高度調諧元件。這些信號可因在相同積體電路中形成許多 種類其他電路元件，而在基鱧42中出現。這些不想要信號 藉由逆向偏壓二極體66c，而與敏感的電感性元件5〇隔離。 結果，包括射頻電路元件、混合信號電路元件、邏輯 元件和包括快閃記憶趙元件之記憶趙元件的多種不同電路 類型，可都形成在同一積體電路中的同一基體42上。因此， 較大的整合是可能的、且可製作諸如藍芽收發器和蜂巢式 電話無線區域網路的更有效率和較低成本之射頻裝置。 藉由把三重井方法與其中如一深N井的單一井被利用 於電感性元件50下方之一方法比較，可更銘感三重井之優 點。在一深N井實施例中，由深^[井引起的阻抗可由數值 Rw來表示。從電感性元件50到基體的總阻抗則可由下式 本紙張尺度翻中gg家鮮（CNS) A4規格⑵0χ297公爱)"1 - (請先閲讀背面之注念事項再填寫本頁)
12 五、發明説明（0 ) 來表示：
其中C係由電感性元件50和基體間的氧化物產生的電 '、及基體之電谷，且ω為頻率。同樣地，針對系列的總 電容Cw可表達如下：
其中Cox為因電感性元件50和基體間的介電質所致的 電容’且CSUB係電感性元件50和基體間的電容。 相對的，三重井的總阻抗可表達如下（指出為64):
Rt
Rj + JcoCr
.其中Rj係N井之電阻66a、且cT為三重井的電容（第6圖 中指出為64)。
Ct Cox Cj CSUB 其中〇0)(係由電感性元件50和基體間的氧化物所生的 電谷64 ’ Cj為P井和N井間的接面造成的電容pa ,且c
SUB 為N井和基體間的電容67t>。 因為由接面引起的阻抗Rj遠大於沒有接面的阻抗，故 相較於單一深N井，三重井之效果大致係增加阻抗。再者， 由三重井產生的電容可由N井偏壓調整至小於由深^^井產 生的電容。因此，由三重井中的電容所致的耦合大幅縮小。 A4規格（210X297公釐） 本紙張尺度適用中國國家標準（CNS) 492195 A7 ~ --—_____ 五、發明説明（丨） 因為三重井之總阻抗遠大於深N井之阻抗、且三重井之電 容較小，故對基體較無電容性和電阻性耦合，且相較於只 使用一深N井的三重井之使用、致使從基體到RF，路有較 佳的雜訊隔離。 藉由縮減總電容、在有些實施例中也可能改善自我共 振頻率。自我共振頻率係正比於1/LC，使得電容越低， 則自我共振頻率越高、或電感器50之高頻性能越佳。縮減 電容性輕合也改善電感器5〇之品質因數或q值。 當使用一個三重井的說明實施例被描述時，在其他實 施例中可合併額外井來形成一系列之一或更多額外二極 體。 當已相對於一有限數目之實施例而描述本發明時， 些熟知該技術者將銘感其之多種修正和改變。意圖使所附 申請專利範圍涵蓋落入本發明之真實精神和範疇内的所有 如此修正和改變。 (請先閲讀背面之注念事项再填趑本頁} 訂· 4, 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 14 . 492195 A7 B7 五、發明説明（2 ) 元件標號對照 l〇a···蜂巢式電話 l〇b···積體收發器 18、28…天線 20…射頻部段 22…邏輯部段 24、36…介面 2 6、3 8…記憶體 30…收音機 32…鏈路控制器 34…中央處理器單元 40···積體射頻（RF)元件 (三重井） 42…P型基體 44…深N井 46…P井 48…電容器 50…電感性元件 54…氧化介電層 58a、58b···部段 58c、58d···軌跡元件 62a…電感 62b、66a…電阻 64、67a、67b…電容 66b、66c…二極體 70…長方形部份 72…圓形部份 304、414、420···層面 306…銅層 406、408、416···光阻層 450···角線圈. (請先閲讀背面之注¾事項再填窝本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 15 -

Claims (1)

  1. 六、申請專利範圍 第89118845號申請案申請專利範圍修正本 9〇 12 2〇 1· 一種積體電路，包含： · 一基體； 一類比電路元件，其係形成於該基體上；及 一個三重井，其係形成於該類比電路 基體内，該三重井包括一外部偏壓接面，及一由一第 一型導電性材料製成之較高層及較低層與一由一第二 型導電性材料製成之中間層構成之井。 2.如申請專利範圍第丨項所述之電路，其中該電路係一互 補性金屬氧化物半導體電路。 3·如申請專利範圍第1項所述之電路，其中該三重井包括 一 N井，該N井具有一形成於該N井内之p井，且其中 該基體係一 P型基體。 4·如申請專利範圍第3項所述之電路，其中該_係一深 N井。 5·如中請專利範圍第4項所述之電路，其中該類比電路元 件係形成於該P井上。 6.如申請專利ϋ圍第i項所述之電路，其包括一形成於該 基體上之記憶體。 7·如申請專利範圍第6項所述之電路，其中該記憶體係快 閃記憶體。 8·如申請專利範圍第1項所述之電路，其中該電路係一射 頻裝置。 9·如申請專利範圍第8項所述之電路，其中該射頻裝置係 六、申請專利範園 一蜂巢式電話。 10·如申請專利範圍第1項所述之電路，其中該電路係一無 線網路收發器。 η·如申請專利範圍第10項所述之電路，λ中該電係一藍 芽收發器。 12·如申請專㈣圍第i項所述之電路，其包括形成於該基 體上之邏輯電路。 如申請專利範圍第12項所述之電路，其包括形成於該 基體上之具有邏輯電路之記憶體。 14·如申請專利範圍第3項所述之電路，其令該时被偏壓 以形成二空乏電容器。 15·如申請專利範圍第1項所述之電路，其中該三重井形成 一位於該基體與該邏輯電路元件間之逆向偏壓二極 體。 16·如申請專利範圍第1項所述之電路，其中該三重井包括 一外部偏壓接面。 17. 如申請專利範圍第i項所述之電路’其包括位於該三重 井内之空乏區。 18. 如申請專利範圍第17項所述之電路，其中該等空乏區 產生一電容。 19·如申請專利範圍第18項所述之電路，其中該電容係與 該外部偏壓成反比例。 20.如申請專利範圍第1項所述之電路，其中該三重井包括 一位於一 P型基體上之一 N型區上之p型區。 492195 A8 B8 C8 D8 六、申請專利範圍 21.如申請專利範圍第20項所述之電路，其中該N型區係 被外部偏壓。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） 18
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