TW487845B - Apparatus for memory resource arbitration based on dedicated time slot allocation - Google Patents
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Description
A7 A7 五、 發明說明( tJLti 1 ·曼明範圍 本發明大致係有關電腦系統,更明確而言,係有關當轉 移泥資料時,可採用供減少中央處理單元(cpu)記憶體延 遲的一方法之電腦系統。 2 ·背景資訊 知用一 CPU的電腦系統時常使用一記憶體控制器及一績 圖控制器。記憶體控制器可透過CPU及其他媒體而控制^ 取一系統記憶體。繪圖控制器透過使用一訊框緩衝器可 制將cPU提供的資料顯示在一顯示螢幕,例如一陰二光ς 管(CRT )。系統記憶體與訊框緩衝器典型可透過使用動態 隨機存取記憶體(RAM)陣列實施。在某些電腦系統中, 訊框緩衝器與系統記憶體可使用單一共用記憶體,其已知 爲共用記憶體結構(UMA)。 例如這些的電腦系統傳統可處理非同步要求的記憶體存 取之所有要求,其包括繪圖資料的要求。非同步要求通常 是二非決定的速率(例如,隨機)。當一非同步要求產生之 一範例是當來自輸入/輸出(1/〇)裝置的例如一滑鼠按一 下或按下鍵之動作造成一中斷。隨著中斷,中央處理單 元2使一或多個非同步要求存取記憶體,爲了要儲存它的 目前操作及找出與服務中斷有關的指令。 與f取記憶體、從記憶體取回要求的資料、及使取回的 實料可用於一要求媒體有關的時間有時稱爲”延遲"。非 同步要求通常是易受到延遲影#。即是,服務品質會受從 —^—--------------丨訂—I----、線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -4- 經濟部智慧財產局員工消費合作社印製 五、發明說明(2 .取記憶體的時間長度及處理要求增加而降低。例如,在電 腦使用者的滑鼠括_ ^ . 知下k成一動作之前,他們要等待相去 的時間量是不相要% m ,. 、疋4心要的。因此,傳統電腦系統可在其他記憶 體要求上透過允許來自cpu權限的非同步要求而嘗試律可 能減少延遲。 | 等時己It 要求近幾年普遍逐漸增加。等時交易的範例 包括在使用”流”技術的輸入/輸出裝置之間來回轉移的聲 頻、、、影像、咸其他即時資料,以致於資料能以-穩定與 績流處理。相較於一整個檔案在播放之前必須完全下载 :些電腦系統’流技術普遍使用在網際網路,例如,其 聲頻或影可當作流資料下載。 對照於非同步要灰,I咕π > 、 受不,寺時要求可決定。即是,在一特疋 時門所叫的| 里或在一特定時間轉移的資訊速率通常是已,的。例如,當將來自一訊框緩衝器的一視訊影像寫 二丁螢幕時,一般知道影像框是以每秒3 〇的訊框速 傳运、、、“、員7F勞幕’如此每秒線條數目、每線條的位元 目每圖素的位兀組等是已知。等時要求通常更容許一 殊的延遲値,但是對於延遲的極端變化是非常靈敏 這些不時常發生。^ /、要寺時流開始,連續的資料轉移备 變成更重要,而且必須維確。曰 义肩維凌。因此,等時資料轉移的品 衡量可透過遺失的資斜旦上T t U 所—〃 、 1貝科里而不致於明顯影響聲音或影像品 貝疋義。遺去的資料是直接與極度延遲變化有關。極度延 遲會造成資料損失。如旲资料 b 只尺如果貝枓不能及時存取,它便不再用。 連 的 中 定 到 率 特 使 有 — l·----------------I—— I^——.-^9. (請先閱讀背面之注意事項再填寫本頁) 5- 本紙張尺度適财關家標準(CNS)A4藏了& χ挪公楚了 4δ/〇^ 五、發明說明(3 傳統電腦系統是決定在各種 々揞麵仙4 ^ ^ 不问形式的以權限爲基礎之 泛己ίΞ肖豆仲裁,包括權限、麻s 惟限循娘序列、時隙限制、Λ位標 等,以決定服務-媒體要求存取記憶體之順序。當== 髮的仲裁方法執行功能以減少CPU記憶體延遲時,聲^ :::、:其他流輸入/輪出記憶體路由是典型特定較低的 ;可:吏一流媒體”不足,,或足以延遲存取記憶 月豆,藉此4成遺失資料。將轉古、 τ , ^ ^ 朴议阿的榷限扣足給流輸入/輸 出$己ί思肖豆路由可造成改呈、云咨拉 ι风汉。机貝料的延遲,但是如此做會增 力心1;記憶體延遲。因此,改善4非同步與等時記憶體要 求混合的排程與處理是需要的。 發明概述 仲裁器,其具有 憶體要求有關之 一第二類型的一 仲裁器亦具有♦馬 程器邏輯電路。 一及第二類型記 器邏輯電路具有 求,而且如果該 憶體要求有關的 ,以服務該第二 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 本發明的一具體實施例可提供一記憶體 第计數备,以減少與一第一類型的記 一服務週期;及一第二計數器,以減少與 記憶體要求有關之一服務週期。該記憶體 合到孩等第—及第二計數器的輸出之一排 第一及第二計數器的輸出是代表對應在第 憶體要求的服務週期之餘留時間。該排程 輸入,以接收第一及第二類型的記憶體要 弟一计數斋的輸出是表示與該第二類型記 服務週期之餘留時間,便產生一允許信號 類型之一接收記憶體要求。 圖式之簡單 本發明的非限制與具體實施例將在下列圖式描述,其中 -6- 本紙張尺錢时n^TSiS)A4規格⑽x 297公爱) A7 B7 五、發明說明(4 相同參考數字在各種不同圖式 — 口式疋表不相同邵分 指定。 除非別有 經濟部智慧財產局員工消費合作社印製 圖1是根據本發明的一且髀奋 方塊圖。 /、…例所使用的-電腦系統 圖2是根據本發明一且触每、卜 期的配置表。 I…例而描述-記憶體排程週 圖3是在圖1的電腦系統仲裁記憶體要求所使用之一方 法具體實施例流程圖。 万 圖4是可使用在圖2和3所干古、、土 尸々不万法與記憶體排程的一伸 斋具體實施例方塊圖。 具體實施例之詳细説明 、用以當轉移流^資料時減少中央處理單元記憶體延遲之 方法具體實施例將在此詳細描述。在下面的描述中,許 特殊細節將提供,例如在圖1中的各種不同電腦系統元 的描述,以提供對本發明具體實施例的完全了解。然而 在相關技藝的一技術可確認本發明可實施,而無需一或 個特殊細節、或使用其他方法、元件等。在其他的範 中’眾所週知的結構或操作並未詳細顯示或描述,以避 造成對本發明的各種不同具體實施例觀點模糊。此外, 等時”與"流”用語將在此交互使用或組合,而且大致是 同的。 請即參考圖1,其在1 〇通常顯示能以本發明的一具體 施例實施的一電腦系統。電腦系統i 〇具有它基本元件 一 CPU 12及一系統記憶體1 4,其包含數列的動態隨機 裁 多 件 多 例 免 相 之 存 爾丨-^-----------------1-------- Γ 清先閱讀背面之注意事項再填寫本頁} 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 X 297公釐) 487845 A7
經濟部智慧財產局員工消費合作社印製 五、發明說明(5 ) 取$己憶體(RAM) 16。CPU 12是透過一主匯流排18(有時 稱爲一 ”前端匯流排π)而耦合到一主輸入/輸出橋接器 20(有時稱爲一 "North Bndge,·)。主輸入/輸出橋接器^〇 接著透過記憶體匯流排2 1而耦合到系統記憶體i 4。 主輸入/輸出橋接為20是透過一週邊元件互連(pc〗)匯、才 排22而竊合到一 PCI-ISA橋接器24(有時稱爲” s〇ul Bndge”)。一 ISA或PCI匯流排26是將一或多個非同步輸 入/輸出晶片組28及一或多個等時輸入/輸出晶片組3〇耦 合到PCI-ISA橋接器2 4。非同步輸入/輸出晶片組2 8可支 援從例如一磁碟機、滑鼠、鍵盤、及印表機轉移的非同步 資料。等時輸入/輸出晶片組30可支援聲頻、影像、數據 機、網路、或其他流輸入/輸出。 主輸入/輸出橋接器2 0是耦合到一繪圖控制器3 2。繪圖 控制焱32可存取一區域訊框缓衝器34,爲了儲存及取回 用以在一監視器3 6上最後顯示的儲存繪圖資料。監視器 3 6可以是一陰極射線管(CRT)、液晶顯示器、或其他的 顯示裝置。對於使用UMA結構的系統而言,區域訊框缓 衝器3 4可透過劃分一部分系統記憶體丨4取代,以建立一 訊框緩衝器3 8,造成一共用記憶體3 9。 如在圖1顯示的電腦系統1 〇的方塊圖,許多不同媒體 (例如’ CPU 12、繪圖控制器3 2、連接到非同步輸入/輸 出晶片組2 8的非同步裝置、連接到等時輸入/輸出晶片組 3 0的流裝置)可要求存取共用記憶體3 9。因爲要求共用記 憶體3 9需要進入記憶體匯流排2 1,如果這些媒體同時發 --1---I--II — · ------I I-----•線 (請先閱讀背面之注意事項再填寫本頁) -8- 487845 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(6 ) 生存取共用記憶體3 9的要求,延遲或遺失資料會變得更 明顯3 9。因此’主輸入/輸出橋接器2 〇包括一記憶體控制 备4 0及一控制6己憶體仲裁器4 2 ’以控制存取共用記情歸 1 4。記憶體仲裁器4 2將在下面進一步詳細描述。 雖然記憶體仲裁器4 2是在如同存在主輸入/輸出橋接器 20的圖1電腦系統10内顯示,但是多虧記憶體仲裁器^ 可存在電腦系統1 0的其他元件内。例如,記憶體仲裁器 4 2可位在PCI-ISA橋接器2 4。此外,它亦可在電腦系统 1 0内包括超過一記憶體仲裁器4 2。因此,本發明並未受 到兄憶體仲裁器4 2的數目或他們特殊位置的限制。 根據本發明一具體實施例,記憶體仲裁器4 2可執行仲 裁方法,以便當同時保存CPU 12與其他非同步輸入/輸出 裝置的記憶體服務低延遲觀點時,可支援流輸入/輸出裝 置的即時本性。流輸入/輸出裝置的排程記憶體服務可保 註’藉此在先前技藝電腦系統上提供優點,其中提供給 CPU 12的權限可提供給流輸入/輸出裝置及其他等時記憶 體路由。此外,當減少可能增加非同步記憶體要求的平均 延遲時,等時要求的保証服務便可完成。 根據仲裁方法的一具體實施例觀點,透過一或多個媒體 (例如輕合到圖1的等時晶片組3 0的CPU 12或一影像裝 置)的共用記憶體3 9存取時間可透過一連串記憶體排程週 期足義。基於電腦系統1 〇的各種不同設計參數,每個排 程週期的持續時間可預先決定或固定。例如,如果電腦系 統1 0的一系統時脈頻率是在100 MHz,每個排程週期可根 --------^--------. (請先閱讀背面之注意事項再填寫本頁) -9-
487845 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明( 據本發明的一具體實施例而擴展128個時脈週期或大約 1.2 8微秒。 圖2是一表5 0顯示持續χ 2 8個時脈週期的一排程週期$ 2 的時間配置範例。在排程週期”的時間是在 塊53之中配置。即是,每個資 ^ 可丨“貝嫁k塊疋在排程週期5 2内 提供的一"服務週期”。每個預定週期52包含一連_服務 週期,其服務週期只是服務一等時或非同步要求的時間預 先配置。如果沒有未決定的等時或非同步要求,那麼服務 週期便會如同間置時間發生,或本發明具體實施例的最佳 化方法可將閒置時間配置給未決定的記憶體要求。 服各週〜X、Y、z可配置給維持方塊5 4。具有一服務週 期X的更新維護操作是與在共用記憶體3 9的更新drams 16有關。具有一服務週期Ywlcal維護操作是與draMs μ 的目前校準有關,及具有一服務週期z的一了^丨維護操作 是與DRAMs 16的溫度校準有關。 需要完成服務週期又、¥、2的時脈週期數目可隨著 DRAMs 16類型的不同電腦系統i 〇而改變。此外,不需要 每個排程週期5 2包括所有3個服務週期X、γ、z。例如, 當沒有服務週期χ、γ、Ζ發信時,可能是一或多個排程週 期52 ;或當的3個服務週期χ、γ、ζ之其中任何數目發信 時,可能有其他的排程週期5 2。 根據本發明一具體實施例及下面進一步的詳細描述,如 果服務週期X、υ、ζ發信,他們便不能透過非同步或等時 要求預先取得。此外,如果服務週期X、Υ、Ζ之其中任何 —*----------衣---1 l·---訂--------—線 (請先閱讀背面之注意事項再填寫本頁) -10- 487845 A7
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五、發明說明(9 ) 經濟部智慧財產局員工消費合作社印製 務週期X、Y、Z或顯示IS0—HL、fH象補捉、及cpu輸入/ ,出万塊56-62的服務週期之最大長度亦可預先設定或動 〜文丈如果在圖2的表5 〇所示的顯示is〇—hl、與影像 補捉方塊56-60的服務週期長度是預先設定,這些預先雙 定的服務週期長度便可基於這些類型的等時路由已知的需 求計算。各種不同等時方塊5“〇的服務週期長度可在啓 動時動態設定,例#,如果電腦系統i 〇決定電腦系統工〇 並未耦合影像補捉方塊6 〇 (例如,沒有例如一手提攝影機 之影像補捉媒體),如此,其他等時方塊56和58或 CPU」/〇方塊6 2的服務週期長度因此便會增加。因此,多 虧本發明並未受到排程週期或服務週期的特殊長度、或是 否固定或可變長度的限制。 根據本發明的一具體實施例,等時流要求的數目是在每 個排程週期52的開始上知道。當記億體控制器4〇、記憶 體仲裁器4 2、或一匯流排主式(未在圖顯示).檢查佇列是 否出現在耦合到共用記憶體3 9的緩衝器(未在圖顯示), 並且決定在缓衝器内是否有一等時要求時,此便完成。一 緩衝器可用於每個媒體要求存取共用記憶體3 9,而且當 一要求服務時,它的對應緩衝器便會空白。如果有任何存 在’該緩衝器然後便會以一隨後記憶體要求填滿。因此, 透過輸詢每個緩衝器,例如,等時要求的數目便可在每個 排%週期5 2的開始上決定,所以記憶體仲裁器4 2便可決 足在排私週期5 2是否有適當時間,以便服務在排程週期 5 2期間接收的未決定等時要求與任何非同步要求。此 -12- 本紙few聊τ國國家標準(CNS)A4規格(21G x 297公爱) ll·---------裝--------訂--------.·線 (請先閱讀背面之注意事項再填寫本頁)
/0呼J A7 五、發明說明(1〇 ) 外二透過在排程週期52開始之前知道的等時要求數目, 尤憶體仲裁器4 2可預先知道是π右 0B ^ ^疋Q有可轉移的未使用等時 服務週期以服務非同步要求。牿 t。u 特別疋’如果記憶體仲裁器 4 2在排程週期5 2的開始上決定 ^ m j0 、成 育或^個未使用等時服 =週期,錢可立即將未使用的時間轉移给非同步服務週 期,爲了要儘早服務非同步要求。 本發明的另—具體實施例中,在排程週期52的開始 ^則不需要知道等時要求的數目,因爲該等等時資源方塊 56-60 (其中每一者已使用服務時間預先配置。因此,等 時貧源阻方塊56_60可保証服務時間,不管他們是否使用 所有、部分、或不用的服務時間n任何產生未使用的等時 服務時間可轉移以服務非同步要求。而且,如下面進一步 詳細描述,如果時間保留在非同步服務週期,記憶體仲裁 器42便可服_務非同步要求。此決定是與未決定的等時 要求數目無關。 根據另一具體實施例,完成一記憶體要求所需的最大時 間可在要求處理之前決定。特別是流要求,完成一特定排 程週期5 2流要求的所需時間可在排程週期5 2的開始之前 知道。因爲等時路由可如同先前描述決定,所以各種不同 已知的實施技術可用來決定這些時間需求。透過知道完成 一等時或非同步記憶體要求所需的最大時間,記憶體仲裁 器42可決定單一記憶體要求是否需要在單一或多重排程 週期5 2完成,而且因此亦延遲一非同步要求的服務,所 以服務未決定等時要求的時間可保証。此外,在本發明一 -13- 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 X 297公釐 487845 A7 B7 五、發明說明(11 ) 具體實施例之最佳化方法中, 土 T 如果凡成一流記憶體要求 (例如’來自顯示方塊5 6的一轉 pe . .A ^ =組要求)的所需已知 :=Γ排程週期52的流要求所配置的服務週期, =:未使用的服務週期便可轉移给CPU—1/0方塊62的 力U。因此’共用記憶體39在等時服務週期的未使 ::分期間不需要保持閒置,更正確的説,此服務時間可 轉私給需要時間的一非同步要求。 本發明一具體實施例亦基於非同步記憶體要求能與等時 :求區別的特徵。已知技術可用來在這兩類型要求之間區 圖3是描述非同步與等時要求在單一排程週期52透過記 憶體仲裁器42仲裁之—方法流程圖7G。爲了簡化説明, 在流程圖70中,在排程週期52開始之前,雖然這不 是需求,但是CPU 一 I/O方塊62的開始服務週期可設定或預 先配置。如上述,CPU—1/〇方塊62的開始服務週期是基於 在排私週期5 2預先配置的等時要求所需時間之後的其餘 時門1而且,CPU一I/O方塊6 2的服務週期基於在排程週 期5 2是否有發信之一或多個維護操作(例如,更新、“μ、 Teal)。如果沒有發信的維護操作,那麼cpu」/〇方塊6 2 的服務週期便能以最大値預先設定。然而,cpu_I/〇方塊 6 2的此預先設定服務週期可透過服務一或多個維護操作 所需的時間量而明顯減少,如果有任何存在,便會在該排 程週期5 2發信。例如,更新維護操作可在每*個排程週期 發生,而且leal可在每2048個排程週期發生。因此, -14- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 487845 A7 B7 五、發明說明(!2 . 方塊6 2的預先設定服務週期在這些排程週期開护 上的持續時間可明顯減少,所以維護操作可提供權限,i 且^過元憶體仲裁器4 2服務。 、果可把,在一維護操作在排程週期5 2的第一部分期 間完成之後,記憶體仲裁器42服務可根據下列優先權而 服務圖2的其餘資源方塊53,例如:顯示方塊56、IS〇—HL 万塊5 8、影像補捉方塊6 〇、與cpu」/〇方塊6 2。其他權 限序列可實施’所以本發明並未受到特殊順序的限制,其 中個別的等時資源方塊可被服務。 根據圖3的流程圖70,如果電腦系統10是該等等時服務 週期之其中—者,而且一非同步要求是在步驟72發生, 那麼記憶體仲裁器42便可在步驟74進行兩決定,爲了要 決疋是否要服務非同步要求。記憶體仲裁器4 2可決定時 間是否仍然保留在CPU_I/〇方塊62的服務週期,或是否沒 有未決足的等時要求。如果記憶體仲裁器42決定時間保 留給非同步操作,那麼目前等時服務週期的一計數器便會 暫停,而且非同步要求可在步驟76處理,藉此可漸減 非同步服務週期計數器。 同樣地,如果沒有未決定的等時要求,那麼非同步要求 便可在步驟76服務。只要沒有未決定的等時要求,非同 步要求便可在步驟76服務,不管在以1;_1/〇方塊U服務 週期(即使是零)的其餘時間量。如果非同步要求是在此情 況下服務,當服務非同步要求時,等時服務週期計數器 (而不是非同步服務週期計數器,其可以是零或其他低値) 15- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐— 487845
五、發明說明(13 ) 經濟部智慧財產局員工消費合作社印製 因此可相當減少,藉此確保排程週期52可維持相同的持 續間期,而且隨後的排程週期可在固定的間隔(例如,每 1.28微秒)開始。服務非同步的此最佳化特徵可要求是否 沒有未決定等時要求可幫助減少或免除閒置記憶體時間: 否則,當记憶體仲裁器4 2等待其餘未使用的等時服務週 期屆滿時,非同步要求便必須延遲,直到一隨後排程週期 爲止。 ' 在完成非同步要求的服務之後,如果可能,暫停等時服 務週期的計數器便允許持續。其後,記憶體仲裁器以在 步驟7 8可檢查是否到達排程週期5 2的結束。如果結束, 那麼下一排程週期便可在步驟8 〇開始,而且仲裁方法可 在下一排程週期重複,其中維護操作可執行,如果有任何 發信,可接著服務等時要求,而且如果接收一非同步要 求,可暫停等時要求服務。 在步驟7 4,如果記憶體仲裁器4 2決定在非同步服務週 期沒有時間留下,並且有未決定的等時要求,那麼非同步 要求必須等待服務,直到下一排程週期爲止。在此一情 況’等時要求可在步驟8 2和8 4服務,其後,如前,記憶 體仲裁器4 2可在步驟7 8檢查排程週期5 2的結束是否到 達。在此分析下,非同步要求的延遲服務原理在於將服務 品質最大化,等時要求應不致於受到不合理延遲,尤其如 果非同步要求用完他們分配的服務週期。 根據本發明具體實施例的變化是可能的。例如,在一具 體實施例中,如果一非同步要求是在步驟7 2接收,而且 -16- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) •^裝--------^--------、線 (請先閱讀背面之注意事項再填寫本頁} 487845 A7 B7 五、發明說明(Η 在非同步服務週期的其餘時間量不足以完成非同步要求的 服務,那麼非同步要求的整個服務便會延遲,直到一隨後 排私週月爲止。在另一具體實施例中,一部分非同步要求 可在排私時期服務,然後該服務可在一隨後排程週期完 成。在兩情況,在隨後排程週期的時間是針對非同步要求 (藉此減少在隨後排程週期過程中服務等時要求的時間量) 項 的&成,爲了要確保非同步要求的服務在另一隨後排程週 期不會受到不合理的延遲。 在步’咏7 8,如果排程週期5 2的結束在步驟7 6完成非同 步要求I後仍然尚未到達,在步驟8 4完成一等時要求之 後、或該等等時服務週期之其中一者結束之後,然後下一 連績等時服務週期便會發生。在這些隨後等時期間服務週 期’一或多個非同步要求可在步驟7 2重新接收,而且上 述的仲裁方法可重複。 夕大 決 務 然 是 在另情況’如果沒有非同步要求在步驟7 2發生 後記憶體仲裁器4 2在步驟8 2檢查一等時要求是否未 足。如果有一未決定等時要求,那麼要求可在步驟8 4 務’直到排程週期5 2的結束在步驟7 8到達爲止。如果在 步I 8 2沒有等時要求未決定,那麼他們對應的等時服 週期仍然允許發生(例如,等時服務週期計數器持續乂雖 共用記憶體3 9在這些等時服務期間如步驟8 6所示本質〜 間置,但是。再者,若要將操作最佳化,此閒置時間允許 在特別排程週期5 2過程中未決定的非同步要求。 在此描述仲裁方法的一些具體實施例特徵應該注意。首 -17- 本紙張尺度適用中國國家標準(CNS)A4規格⑽X挪公楚) A7 A7 B7 五、發明說明(15 =:接=::r務週期的餘二= u ^ 一 非同步與等時記憶體要求可到磕卢 排程週期52的任何時 * 口到達在一 達的等時要求 ^達然而’在-排程時期52到 時間餘留的排程週期服務。因此 們:達而如果 要求可從另外排程週期區別^㈣週期52的等時 :4疋可使用上述仲裁方法的記憶體仲裁器— 實施例方塊圖。除了名觀一、, 八把 “ 圖4顯…卜的記憶體仲裁器42之 :;:Γ 可使用3件裁器42的3個元件包括-事 2 ΓΠΐ邏辑方塊90、一維護事件決定邏輯方城 92、及一允許產生邏輯方塊94。 事件週期向下計數邏輯方_包含計數器96侧, =數器是對應維持方塊54(例如,TeabIca、. —更新維護 操作)、顯示方塊56、則_HL彳塊58、影像補捉方塊6〇、 與cpu_i/o方塊62。計數器96_1〇4的輸出是相對轉合到 OR閘108-116,其輸出接著是一 AND閘118的反相輸入。 AND閘118的輸出是反相,以產生一 IS〇—cnt—en#信號。 每個計數器96-104是透過一時脈信號Clk計時。當所有 计數森96-104到達零時,在每個排程週期52的結束之 後,IS0_cnt—en#信號便可在計數器96_1〇4預先載入或初始 化暫存器。每個計數器96-104進一步具有致能線路,例如 顯示方塊5 6的計數器9 8之一 Display-Cnt一en#,其可在該 -18 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱 487845 五、發明說明(16 ) 特殊計數器開始服務週期向下計數。在操作方面,當一計 數器服務週期屆滿時,—下一計數器的服務週期便可透過 在*—en#線路i 一信號啓動而開始。當所有的服務週期結 束時,Iso一cnt—en#信號便可產生,以便在下一排程週期重 新設定計算器96-104。 事件週期向下計數方塊9〇可進一步包含在維持方塊54 與計數器96之間耦合的多工器1〇6。多工器1〇6包括一選 擇控制線路Maint—Slct,以選取Tcal、Ical、及更新維護操 作、及其對應服務週期計數器設定之其中一者。例如,二 進位信號11、^、(^是分別指定給了^丨乂““〜與更新維護 操作,而且當不需要维護操作時,可使用二進位信號 0 〇,藉此採用計數器9 6操作。 維護事件決定邏輯方塊9 2包含一排程週期計數器12〇及 一維護事件邏輯方塊122。排程週期計數器12〇是透過ak 時脈信號計時,並且透過使用Is〇—cnt一en#信號計數排程週 期5 2的數目,以區別每個排程週期的開始信號。基於排 程週期計數器120的輸出以形成維護事件邏輯方塊122 輸入,維護事件邏輯方塊122可決定Teal、leal、與更新 護操作何時發生,並且將這些操作權限化。例如,更新 瘦操作可設定每4個排程週期發生,如此維護事件邏輯 塊122便可在Maint—Slct [1:〇]線路上每第4排程週期產 0 1二進位信號,在Maint—Slct [ 1:〇]線路上的〇丄二進位 號接著可用來控制在事件週期向下計數邏輯方塊9 〇的 工器106。 19- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱_ II----· -----—till----線 (請先閱讀背面之注意事項再填寫本頁) 的 維 維 方 生 信 多 經濟部智慧財產局員工消費合作社印製 487845 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(17 ) 计數态96-104的輸出126,例如來自顯示計數器98輸出 之一 D1Sply—cnt ;及來自維護事件邏輯方塊122之一 =anu—Select線路可形成允許產生邏輯方塊94的_排程器 邏輯方塊124 t輸入。例如一顯示要求線路Req的 要求線路128可將等時與非同步要求傳送給排程器邏輯方 塊 124 〇 允許產生邏輯方塊94可基於[1:〇]線路上 的信號而使用計數器輸出126與維護操作權限化資訊,以 便在輸出線路13〇上送出允許(*—gnt幻與致能信 號。例如Display一cnt—en#信號之低*一en#信號可送出,以 便啓動對應計數器96-104開始向下計數。高的*—en#信號 可使對應計數器96_1〇4暫停向下計數。例如Display—gnt# 信號l *—gnt#信號允許存取要求存取媒體的共用記憶體 3 9。 在圖4顯示的仲裁器4 2能以根據圖3的流程圖7 0及前述 的仲裁方法之一方式操作。例如,如果一非同步要求是在 Async—Req線路(位在排程器邏輯方塊9 4的輸入128 )接 收,而顯示計數器9 8在它的服務週期向下計數時,顯示 计數斋9 8便可透過關閉Display一cnt一en#線路而暫停。非同 步要求然後可透過啓動非同步計數器1〇4的Async_cnt_en# 線路及產生來自排程器邏輯方塊9 4的AS YNC—gnt#信號接 收,其假設時間保留在非同步計數器1〇4的或沒有等時要 求未決定。如果非同步要求不能服務,那麼ASYNC_gnt# 信號在Iso—cnt—en#信號產生以重新設定計數器96_1〇4之後 -20- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) — I11III1 — — — — — — — I— ^* — 1 — — — — —·» (請先閱讀背面之注意事項再填寫本頁) A7 A7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 五、發明說明(18 ) 便會延遲’直到下一排程週期爲止。 如果一維護操作是從自服務方塊54發信,維護計數器 9 6與非同步計數器1〇4便向下計數,不管是否有一未決定 非同步要求。如果沒有維護操作發信,那麼當一未決定非 同步要求服務時,只有非同步計數器1〇4可向下計數。以 此方式,服務一非同步要求的時間量是可變,其是決定在 一維護操作是否排程。 各種不同修改可在記憶體仲裁器42或仲裁彳法達成,’ 習於此技者可基於在此的描述而確認。例如,可提供具體 實,例,如果該等等時服務週期之其中一者沒有一未決定 的寺時要求,其中來自一或多個等時計數器98_1〇2的時間 可配置給該等等時計數器之其中任何一者或非同步計數器 1〇4。此可透過減少—未使用等時服務週期的向下計數所 造成的閒置記憶體時間而使仲裁方法最佳化。此外,雖然 在上述的具體實施例可在每個排程週期5 2的開始上執行 維護操作,但是可以瞭解的是維護操作可在—特定排程週 期過程中隨時執行。 概括地説,當在適當的排程週期内服務等時要求時,圍 繞在非同步要求的本發明排程等時要求之具體實施例到目 則爲止是可能的。非同步要求不會延遲,除非他們是太多 而無法在單一排程週期52(例如,沒有時間保留在配置给 非同步要求的服務週期)内服務。當與可造成延遲之二記 =系統内的數個地方互相作用的傳統權限仲裁技術相: 較時,根據本發明具體實施例的排程等時要求可 -21 - 張尺度適用中國國家標準(CNS)A4規格⑽χ 297公『 -nt------II ^-------- (請先閱讀背面之注意事項再填寫本頁) 487845 A7 ________________ B7 五、發明說明(19) 蹤。排程記憶體的隔間本質可提供設計I避免損失資料所 需的等時先進先出(FIFO)緩衝器大小之一嚴緊而仍然^ 足夠的邊界。嚴緊邊界缓衝器空間需求可進一步減少+己匕 體控制器成本。 ~ 本發明的上述具體實施例並非要對本發明的限制。雖然 在此描述的本發明特殊具體實施例是用以説明,但是各種 不同類似的修改不致於達背本發明的範圍,習於此技者將 可確認。 鑑於上面詳細描述,這些修改可在本發明達成。在下列 申請專利範圍所使用的用語應不構成對在説明書與申請專 利所揭露的特殊具體實施例疋本發明的限制。然而,本發 明的範圍可完全透過下列申請專利範圍決定,而不致於達 背申請專利範圍。 ί------------#裝 (請先閱讀背面之注意事項再填寫本頁} 訂------- 4 經濟部智慧財產局員工消費合作社印製 -22- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Claims (1)
- 487845 A8 B8 C8 D8 六 經濟部智慧財產局員工消費合作社印製 2· 、申請專利範圍 1. 一種記憶體仲裁器,其包含: 一第一計數器,以減少與一第一類型的記憶體要求有 關之一服務週期; 一第一计數器,以減少與該第二類型的一記憶體要求 有關之一服務週期;及 一排程器邏輯電路,係_合到該等第一及第二計數哭 的輸出,該等第一,輸出及第二計數器的輪出是代表對應 該等第一及第二類型記憶體要求服務週期的其餘時間, 該排程器邏輯電路具有輸入,以接受該等第一及第二類 型的記憶體要求,該排程器邏輯電路可產生一允許传 號’以便如果該第二計數器的輸出表示在與該第二類型 的記憶體要求有關的服務週期之其餘時間,可服務該第 二類型之一接收記憶體要求。 如申請專利範圍第1項之記憶體仲裁器,其中該第一類 型的記憶體要求包含等時要求,而且該第二類^型的記= 體要求包含一非同步要求。 如申請專利範圍第1項之記憶體仲裁器,其進一步包含 與對應複數個等時來源有關的複數個額外第一計數哭, 該等第-計數器之其中每-者具有與服務週期有關t 預先配置時間,以服務等時要求。 4.如申請專利範圍第1項之記憶體仲裁器,其進一步包本 -維護事件邏輯電路,該電路具有镇合到該排程 電路n出,如果-維護事件Μ,該維持邏輯 便可在它的輸出上產生-維護事件信號,該第二計數且 -23- 本紙張尺度適用中國國家標準(CNS)A4規格(21G X 297公爱 -------------—-----訂---------.線 (請先閱讀背面之注意事項再填寫本頁) 487845 A8 B8 C8 D8 六、申請專利範圍 器具有透過對應—時間的量所減少的時間,以便在如果 產生該維護事件信號可執行該維護事件,如果該維蠖事 件未排程,該第二計數器便具有增加的時間。μ、、^ 5. 如申請專利範圍第i項之記憶體仲裁器,其進一步包含 -維護事件邏輯電路,該電路具有_合到該排程器㈣ 電路的:輸出,如果-維護事件排程,該維持邏輯電路 便可在^的輸出上產生一維護事件信號,如果接收該維 護事件信_號,該排程器邏輯電路便可暫停該第一計數 器,該第二計數器具有透過對應一時間的量所減少的時 間,以便在如果維護事件信號接收便執行該維護事件。 6. 如,w τ利範圍弟1項之|己憶體仲裁器,其中該排程週 期包含一整個服務週期,該記憶體仲裁器進一步包含·· 一排程週期計數器,其耦合到該等第一及第二計數器 的輸出,該排程週期計數器可基於該等第一及第二計數 器的輸出而計數許多過去的排程週期;及 一維護事件邏輯電路,其耦合到該排程週期計數器的 輸出’以便基於過去排程週期的數目而排程維護事件 的發生,如果維護事件排程。該排程器邏輯電路便可暫 停該等第一及第二計數器。 7. 如申請專利範圍第1項之記憶體仲裁器,其進一步包 含: 一多工器,其具有_合到複數個維護事件來源的輸入 端,一控制端是耦合到一維護事件邏輯電路、及一輸出 端;及 -24- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) Φ------- 丨訂---------.線· 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印制衣 487845 A8 B8 C8 -------— D8 ____ 六、申請專利範圍 一第二计數器’其具有_合到多工器輸出端之一輪 入,該維護事件邏輯電路可將一選擇信號提供給該控制 端,以選取複數個維護事件來源之其中一者,如果該維 護事件邏輯電路將該選擇信號提供給該控制端,該排程 器邏輯區塊便可暫停第一及第二計數器,當與該選擇信 號有關的一維濩事件執行時,該第三計數器便可漸減它 的時間。 8.如申請專利範圍第1項之記憶體仲裁器,其進一步包含 與該第一類型記憶體要求的對應複數個來源有關的複數 個額外第一計數器,該等第一計數器之其中每一者具有 與服務週期有關的一預先配置時間,以服務該第一類型 的圮憶體要求,當一先前第一計數器完成它的時間預先 配置時,該第一計數器便可連續減少他們的預先配置時 間,其中如果接收該第二類型的記憶體要求,而該等第 一計數器之其中一者減少它的時間預先配置,而且如果 時間保留在該第二計數器,該排程器邏輯電路便可暫停 該等第一計數器之其中一者,並且產生該允許信號以服 務該第二類型的接收記憶體要求。 9·如申請專利範圍第i項之記憶體仲裁器,其中該等服務 週期是動態決定,當該等服務週期動態決定時,該等第 一及第二計數器便具有對應變更的時間分配。 10· —種記憶體仲裁器,其包含·· 複數個第-計數器,以減少與等時記憶體要求有關的 服務週期,在該等第一複數個計數器中的該等計數器可 -25- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) --------------------^訂---------.線 請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 C8 ---一——2___ /、、申請專利範圍 在一先前服務週期結束之後減少他們對應的服務週期; 一第二計數器,以減少與非同步記憶體要求有關的一 服務週期,该等第一及第二記憶體要求的服務週期整個 包含一排程週期;及 严一排程器邏輯電路,其是耦合到複數個第一計數器及 第一计數器的輸出,該排程器邏輯電路具有輸入,以接 义等時與非同步圮憶體要求,該排程器邏輯電路可產生 一允泎信號,以便在該排程週期如果時間保留在第二計 數杂,可服務一接收的非同步要求。 11.如申请專利範圍第i 0項之記憶體仲裁器,其中如果該 允許信號於非同步記憶體要求產生,該排程器邏輯電路 便可暫停與一等時要求有關的未決定服務週期。 u•如申請專利範圍第1 0項之記憶體仲裁器,其中如果沒 有時間保留在第二計數器,該排程器邏輯電路便可在一 隨後的排程週期暫停該允許信號的產生。 13. 如申請專利範圍第10項之記憶體仲裁器,其中如果沒 有時間保田在第一計數器、或如果非足夠時間保留在第 一稷數個計數器以服務未決定的等時要求,該排程器邏 輯電路便可在一隨後排程週期暫停該允許信號的產生^。 14. 如申請專利範圍第1 〇項之記憶體仲裁器,其中該排程 器邏輯電路可將一致能信號傳送給該等計數器之其中= 一者,以便開始減少他們相對的服務週期。 15. 如申請專利範圍第1 〇項之記憶體仲裁器,其進一步包 含該等計數器之其中每一者,以偾立皮Μ, 丫母石 使在母個棑程週期開始 -26- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ---------------- I 訂.1 ------- (請先閱讀背面之注意事項再填寫本頁) 487845 A8 B8 C8 D8 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 六、申請專利範圍 上重新設定該等計數器的服務週期。 16· —種電腦系統,其包含: 一 CPU (CPU),以產生非同步記憶體要求; 一記憶體,其耦合到該c P U ; 一橋接器,其耦合到記憶體,以路由等時與非同步記 憶體要求;及 一記憶體仲裁器,其耦合到橋接器,以控制非同步與 等時記憶體要求的服務,該記憶體仲裁器包含: 複數個第一計數器,以便減少與等時記憶體有關的 服務週期,在第一複數個計數器的該等計數器可在 一先前服務週期結束之後減少他們對應的服務週期; 第一计數為,以便減少與非同步記憶體要求有關 的一服務週期,該等第一及第二記憶體要求的服務週 期整個包含一排程週期;及 一排私斋邏輯電路,其竊合到複數個第一計數器及 第一计數器的輸出,該排程器邏輯電路具有輸入,以 接受等時與非同步記憶體要求,該排程器邏輯電路可 產生一允許信號,以便在排程週期過程中如果時間保 留在第二計數器,便可服務一接收的非同步要求。 17·如申μ專利範圍第1 6項之電腦系統,其中如果非足夠 時間保持服務該非同步要求,該記憶體仲裁器便延遲非 同步要求的允許服務。 18.如申請專利範圍第} 6項之電腦系統,其中與非同步與 等時要求有關的該等計算器之其中每一者具有配置時 --------------------丨訂---------線 (請先閱讀背面之注意事項再填寫本頁) -27- A8 B8 C8I 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) f i I I I I I I tr i I k
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/465,537 US6363461B1 (en) | 1999-12-16 | 1999-12-16 | Apparatus for memory resource arbitration based on dedicated time slot allocation |
Publications (1)
Publication Number | Publication Date |
---|---|
TW487845B true TW487845B (en) | 2002-05-21 |
Family
ID=23848219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW089124079A TW487845B (en) | 1999-12-16 | 2000-11-14 | Apparatus for memory resource arbitration based on dedicated time slot allocation |
Country Status (9)
Country | Link |
---|---|
US (1) | US6363461B1 (zh) |
EP (3) | EP1762941A1 (zh) |
CN (1) | CN1258720C (zh) |
AT (1) | ATE350709T1 (zh) |
AU (1) | AU2614101A (zh) |
DE (1) | DE60032805T2 (zh) |
HK (1) | HK1046459B (zh) |
TW (1) | TW487845B (zh) |
WO (1) | WO2001044955A2 (zh) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001134495A (ja) * | 1999-11-05 | 2001-05-18 | Sony Corp | マルチメディア情報の読み出し方法、マルチメディア情報の読み出し装置、記憶媒体ドライブ装置、伝送媒体、情報ストリーム、電子機器 |
US6560717B1 (en) * | 1999-12-10 | 2003-05-06 | Art Technology Group, Inc. | Method and system for load balancing and management |
FR2804812A1 (fr) * | 2000-02-08 | 2001-08-10 | Canon Kk | Procede et dispositif de communication entre un premier et un deuxieme reseau |
US6675268B1 (en) * | 2000-12-11 | 2004-01-06 | Lsi Logic Corporation | Method and apparatus for handling transfers of data volumes between controllers in a storage environment having multiple paths to the data volumes |
KR101143690B1 (ko) | 2005-05-10 | 2012-05-09 | 에스티 에릭슨 에스에이 | 데이터 송신 장치, 라우터, 기능 유닛 및 데이터 송신 방법 |
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US20120198267A1 (en) | 2011-01-31 | 2012-08-02 | Srinjoy Das | System and Method for Facilitating Data Transfer Between a First Clock Domain and a Second Clock Domain |
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-
1999
- 1999-12-16 US US09/465,537 patent/US6363461B1/en not_active Expired - Lifetime
-
2000
- 2000-10-19 DE DE60032805T patent/DE60032805T2/de not_active Expired - Lifetime
- 2000-10-19 EP EP06023966A patent/EP1762941A1/en not_active Withdrawn
- 2000-10-19 EP EP06023965A patent/EP1752881A1/en not_active Withdrawn
- 2000-10-19 EP EP00989661A patent/EP1238342B1/en not_active Expired - Lifetime
- 2000-10-19 WO PCT/US2000/041326 patent/WO2001044955A2/en active IP Right Grant
- 2000-10-19 AU AU26141/01A patent/AU2614101A/en not_active Abandoned
- 2000-10-19 CN CNB008190542A patent/CN1258720C/zh not_active Expired - Fee Related
- 2000-10-19 AT AT00989661T patent/ATE350709T1/de not_active IP Right Cessation
- 2000-11-14 TW TW089124079A patent/TW487845B/zh not_active IP Right Cessation
-
2002
- 2002-11-05 HK HK02108029.6A patent/HK1046459B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
HK1046459A1 (en) | 2003-01-10 |
CN1434943A (zh) | 2003-08-06 |
WO2001044955A2 (en) | 2001-06-21 |
CN1258720C (zh) | 2006-06-07 |
EP1752881A1 (en) | 2007-02-14 |
AU2614101A (en) | 2001-06-25 |
EP1762941A1 (en) | 2007-03-14 |
DE60032805D1 (de) | 2007-02-15 |
EP1238342A2 (en) | 2002-09-11 |
US6363461B1 (en) | 2002-03-26 |
ATE350709T1 (de) | 2007-01-15 |
DE60032805T2 (de) | 2007-11-08 |
WO2001044955A3 (en) | 2002-03-07 |
EP1238342B1 (en) | 2007-01-03 |
HK1046459B (zh) | 2007-08-17 |
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