TW454161B

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Info

Publication number: TW454161B
Application number: TW088121954A
Authority: TW
Inventors: John Wai Cheong Fu; Dean A Mulla; Gregory S Mathews; Stuart E Sailer
Original assignee: Intel Corp
Priority date: 1998-12-31
Filing date: 1999-12-15
Publication date: 2001-09-11
Also published as: GB2359910A; AU2220500A; DE19983859T1; CN1154049C; GB0112694D0; WO2000039764A1; US6272597B1; CN1333906A; WO2000039764A9; GB2359910B

Description

54161 A7 __；____B7______ 五、發明說明（I ) 發明領域 * « (請先閱讀背面之注意事項再填寫本頁) 本發明係一般有關電子資料處理裝置的領域。更特別是，本發明係有關快取記憶體。發明背景當今許多電腦系統使用快取記憶體來改善常用資料與指令的存取速度。小型快取記憶體可被整合於微處理器晶片，因此藉由不需離開微處理器晶片而從外部記憶體存取資料或指令來大幅改進存取速度。經濟部智慧財產局員工消費合作杜印製在正常資料載入存取例行程序期間，微處理器首先會注意晶載快取記憶體，來檢視期望之資料或指令是否存在於此。若其不存在，則微處理器接著會注意晶外記憶體。晶載記憶體或快取記憶體係小於主記憶體。多重主記憶體的位置可以被映射至快取記憶體。代表最常用之資料與指令之主記憶體的位置或位址係被映射至快取記憶體。快取記憶體入口必須包含資料及與資料相關位址有關之足夠資訊(“標籤位址及狀態”位元），以與已被映射至快取記憶體的外部位址或主記憶體位址有效地通訊。爲了改善找到快取記憶體中之位址的比例(快取”命中率”），對於快取記憶體被設定爲結合的係令人期待的，如記憶體中之特定位置可以多種途徑被儲存於快取記憶體。因爲大多數先前設計的快取爲低頻，所以其可提供相 ^___ 4 張尺度適用中國國家標準（CNS)A4規格（210 X 297公t~ 4 5416 1 A7 B7 五、發明說明（z) 當大的快取，如一個包含整數資料及較大浮點資料之快取。然而，當微處理器頻率及指令發出寬度增加時，晶片裝載快取系統的效能變成越來越重要。在快取設計中，低潛伏期間及高容量的要求無法相容。例如，低潛伏期間存取的快取通常意味著該快取擁有小容量。相反的，大型快取意味著該快取擁有長潛伏期間存取。針對上述理由，及針對熟知習知技術人士於閱讀及了解本說明書時會更明瞭之下所述之其他理由，對於晶載快取記憶體發展改善之效能係想要的。發明槪要提供一種增加微處理器效能的新穎快取記憶體及操作方法。在一個實施例中，快取記憶體有兩級。第一級快取擁有一個第一位址埠及一個第二位址埠。類似地，第二級快取擁有一個第一位址埠及一個第二位址埠。一個佇列架構被耦合於第一級及第二級快取之間。於另一個實施例中，其提供一種存取快取記憶體的方法。此方法包含提供一個第一虛擬位址及一個第二虛擬位址至第一級快取記憶體中之第一轉換後備緩衝器及第二轉換後備緩衝器。此方法更進一步包含提供一個第一虛擬位址及一個第二虛擬位址至第二級快取記憶體中的轉換後備緩衝區。於第一處理器時脈週期中提供第一虛擬位址及第二虛擬位址至第一級及第二級快取記憶體。於第二處理器時脈週期後提供對應第 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮) (請先閱讀背面之注音？事項再填寫本頁) 裝---- 訂—-------蟓：經濟部智慧財產局員工消費合作社印製 4 5 4161 A7 一 B7 五、發明說明（6) 一虛擬位址之第一快取命中/遺漏訊號經佇列架構至第二級快取記憶體中之仲裁器。圖式簡單說明圖1爲描述根據本發明教示之快取記憶體之一實施例的方塊圖。圖2爲描述根據本發明教示之電腦系統之一實施例的方塊圖。圖3係以流程圖之形式描述根據本發明教示之一種載入存取兩級快取記憶體之方法。圖4係以流程圖之形式描述根據本發明教示之載入存取兩級快取記憶體之一更詳細實施例。圖5係以流程圖之形式描述根據本發明教示之載入存取兩級快取記憶體之另一個方法的流程型式圖。圖6係以流程圖之形式描述根據本發明教示之載入存取兩級快取記憶體之另一個方法。元件符號說明 1〇〇:快取記憶體 110 :第一級快取記憶體 120 :第二級快取記憶體 130、150 :第一位址埠 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝.！！|訂·！ ----線經濟部智慧財產局員工消費合作社印製 454161 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（4) 140、160 :第二位址埠 170 :排列架構 180 :轉換後備緩衝器 190 :第一轉換緩衝器 200 :第二轉換緩衝器. 210 :仲裁器 220 :第一快取標籤 230 :第一快取隨機存取記憶體 240、310 :實體位址比較器 250、320 :資料調處塊 260 :多工器 270 :暫存器檔 280:算數邏輯單元 290 :第二快取標籤 300 :第二快取隨機存取記憶體 330 :快取查找階 340 :資料調處階 400 :電腦系統 410 :微處理器晶片 420 :執行單元 430 :晶載快取記憶體 440 :第一級快取(L0) 450 :第二級快取(L1) 460、480 ··第一位址埠 (請先閱讀背面之注意事項再填寫本頁) /裝--------訂---------線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 5416 1 A7 B7 五、發明說明（< ) 470、490 :第二位址埠 500 :佇列架構 (請先閱讀背面之注意事項再填寫本頁) 51〇:晶外記憶體 520:匯流排 530 ' 540 :位址匯流排 700、930、950 :第一級快取記憶體 710、940 :第二級快取記憶體 73〇、920、1010、1020 :第二處理器時脈週期 800、810、820、900、910 :第一處理器時脈週期 1000 :第一虛擬位址及第二虛擬位址詳細說明提供一種提供改善快取的新穎快取記憶體。下列詳細說明中，將詳細說明許多特定之細節以徹底了解本發明。然而’熟知本項技術的人士應了解的是，本發明可在不需

I 這些特定細節下來實現。但在其他例子中，並未詳細說明熟知的方法、程序、組件及電路以避免妨礙到本發明。經濟部智慧財產局員工消費合作社印製圖1爲描述根據本發明教示之快取記憶體100之一實施例的方塊圖。圖1所描述之快取記億體100係包含一個快取記憶體110之第一級(L0)及一個快取記憶體120之第二級(L1)。快取記憶體110之第一級L0在此說明書中也被稱爲第一級快取記憶體110。快取記憶體120之第二級L1 在此說明書中也被稱爲第二級快取記憶體12〇。第一級快 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 54 1 6 A7 B7 五、發明說明（^) (請先閱讀背面之注意事項再填寫本頁) 取記憶體110被設計爲擁有低的資料載入存取潛伏期間。在一個實施例中，第一級快取記憶體110僅包含整數資料，以提供低的載入存取潛伏期間。資料存取至第一級快取 .記憶體110於兩個時脈週期中被完成。第二級快取記憶體 120的容量較第一級快取記憶體110爲大且包含浮點資料及整數資料。於是，第二級快取記憶體120的載入存取潛伏期間較第一級快取記憶體110爲長。第一級快取記憶體 110及第二級快取記憶體120被雙重埠接。如圖1所示，第一級快取記億體110擁有一個第一位址埠130及一個第二位址埠140。第二級快取記憶體120擁有一個第一位址埠150及一個第二位址埠160。佇列架構170被耦合於第一級快取110及第二級快取120之間。本發明之佇列架構 170包含被建構以達成本發明說明目的之邏輯電路。微處理器快取架構之習知技術中的一般技術人士在閱讀此揭示時將了解，此邏輯電路可以各種形式被設置。經濟部智慧財產局員工消費合作社印製如圖1所示，虛擬位址分別被提供至每一個位址璋 130，140，150及160。在一個實施例中，用於第一級快取記憶體110之第一位址埠130接收第一虛擬位址，或針對第一記憶體的虛擬位址VA0，且同時，用於第二級快取記憶體120之第二址埠130接收第二虛擬位址VA1。在一個實施例中，用於第二級快取記憶體120之第一位址埠150 接收第一虛擬位址VA0，且同時，用於第一級快取記憶體 110之第二址埠160接收第二虛擬位址VA1。圖1更進一步描述，第一級快取110擁有一個第一轉 9 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 14161 A7 _；___B7____ 五、發明說明（T ) 換後備緩衝器190及一個第二轉換後備緩衝器200。第一轉換後備緩衝器190被耦合至第一級快取110之第一位址埠130以接收第一虛擬位址VA0。第二轉換後備緩衝器 200被耦合至第一級快取110之第二位址埠140以接收第二虛擬位址VA1。在一個實施例中，第一級快取110之每個轉換後備緩衝器190及200包含至少32個入口。在一個實施例中，第一轉換後備緩衝器190及第二轉換後備緩衝器200 相同之雙埠實體轉換緩衝器。第一轉換後備緩衝器190及第二轉換後備緩衝器200，分別經實體位址比較器240及310且經排列架構170，被耦合至第二級快取120 中之仲裁器210。排列架構170被設計成將分別來自實體位址比較器240及310之第一級快取命中/遺漏訊號及來自轉換後備緩衝器180之實體位址耦合至仲裁器210。在另一假實施例中，圖1所示之第二級快取120中的轉換後備緩衝器180並不存在。在此實施例中，實體位址經由佇列架構170從第一轉換緩衝器190及第二轉換緩衝器200被耦合至仲裁器210。分別來自實體位址比較器240及310 之第一級快取命中/遺漏訊號也經由佇列架構170被耦合至仲裁器210。仲裁器210包含邏輯電路來解譯第一級快取命中/遺漏訊號。仲裁器210內之邏輯電路被建構以達成本發明的預期功能。本項技術中的一般技術人士在閱讀此揭示時將了解，此邏輯電路可以各種形式被設置。第一級快取Π0更進一步包含一個與第一轉換緩衝器 190相關之第一快取標籤(TAG)22〇。第一快取標籤22〇爲 10 $1^長尺度適用中國國家標準（CNS)A4規格(21(^ 297公^1 " (請先聞讀背面之注意事項再填寫本頁) 裝 ---!1訂 -- ------ 經濟部智慧財產局員工消費合作社印製 454161 經濟部智慧財產局員工消費合作杜印製 A7 B7 五、發明說明（？）第一虛擬位址VAO供應位址資訊(“標籤位址及狀態”位元) 。同樣針對第一記億體需求而供應資料的第一快取隨機存取記憶體(RAM)230亦被包含。於第一時脈週期中’第一級快取Π〇係可完成記憶體需求的快取查找。在第二時脈週期中，來自第一轉換緩衝器190之實體位址與實體位址比較器240中之快取標籤220實體位址資料相比較，以指出快取命中/遺漏及途徑。此資訊係被用於資料調處塊250 ，並且同時被傳送至佇列架構170。該資料調處塊250係包含可用來挑選途徑、校準及雙序調換該快取隨檄昆取記億體資料輸出的邏輯電路。本項技術中的一般技術人士可 r---- 從閱讀此揭示來了解，這些功能可以各種形式被賓施及被組織爲部份資料的調處塊。如圖1所示，多工器260被耦合至資料調處塊250。該多工器260更進一步被耦合至諸如暫存器檔270的多功能單元且被耦合至算數邏輯單元 (ALU)280。在一個實施例中，多工器260包含可引導被調處資料組至諸如暫存器檔270或算數邏輯單元(ALU)280之預期位置的選路電路。微處理器快取架構之習知技術中的一般技術1人士在閱讀此揭示時將了解，此選路電路可以各種形式被設置。如圖1所示，第—級快取110更進一步包含一個與第二轉換緩衝器190相關之第二快取標籤(TAG)290。在一個實施例中，第一快取標籤22〇及第二快取標籤29〇爲雙埠之相同實體標籤陣列的一部份(亦即使兩個同時載入存取甚至被實際執行至相同入口 )。第二快取標籤290爲第二虛擬 11 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 1 ^^1 n _1 n I n n n n-*-rOJ I n I n I I (請先閱讀背面之注意事項 y填寫本頁) 4 54161 A7 B7 五、發明說明（q) 位址VA1供應位址資訊(“標籤位址及狀態”位元）。類似地針對第二記憶體需求而供應資料的第二快取隨機存取記憶體(RAM)300亦被包含。在一個實施例中，快取隨機存取記憶體230及300釋雙埠之相同實體資料陣列的一部份^ 於第一時脈週期中，記憶體需求的快取查找係被完成於第一級快取110中。在第二時脈週期中，來自第二轉換緩衝器200之實體位址係與實體位址比較器310中之第二快取標籤290實體位址資料相比較，以指出快取命中/遺漏及途徑。此快取命中/遺漏及途徑資訊係被用於資料調處塊320 ，且被同時傳送至排列架構170。該資料調處塊320包含可用來挑選途徑、校準及雙序調換該快取隨機存取記憶體 • . 資料輸出的邏輯電路。習知技術中的一般技術人士可從閱讀此揭示來了解，這些功能係以各種形式被實施並且被組織爲部份資料調處塊。如圖1所示，多工器260被耦合至資料調處塊320。多工器260更進一步被耦合至諸如暫存器檔27〇的多功能單元，並且被耦合至算數邏輯單元 (ALU)280。在一個實施例中，多工器260包含可引導被調處資料組至如暫存器檔270或算數邏輯單元(ALU)280之預期位置的選路電路。圖1亦顯示第二級快取120中之轉換後備緩衝器180 。在一個實施例中，第二級快取120之轉換後備緩衝器 180具有至少96個入口。在一個實施例中，轉換後備緩衝器180被改造，以分別從第一位址埠140及第二位址埠 150同時接收第二級快取12〇之第一虛擬位址VA0及第二 12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂--------- 經濟部智慧財產局員工消費合作社印製 454161 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（π ) 虛擬位址VA1。在一個實施例中，第二級快取120係爲被堆積的雙埠。亦即，只要這些快取存取不被接至相同的儲存體，則第二級快取有助於兩個同步快取載入存取至相同的快取管線。第二級快取120之轉換後備緩衝器180經由佇列架構170被耦合至仲裁器21Ό。該仲裁器210被耦合至第二級快取120之快取查找階330。習知技術中的一般技術人士在閱讀此揭示時將了解，此快取查找階330可被裝配爲各種形式以達成快取査找。第二快取査找階330更進一步被賴命至第二級快取12〇中之資料調處階34〇。資料調處階340包含可用來挑選途徑、校準及雙序調換快取隨機存取記憶體資料輸出的邏輯電路。本項技術中的一般技術人士可從閱讀此揭示來了解，這些功能被實施及被組織之方式可做爲部份資料調處塊340。第二級快取120之資料調處塊340被稱合至上述之多工器260。如以上詳述，多工器260包含可引導被調處資料組至諸如暫存器檔 250或算數邏輯單元260之預期位置的選路電路。在一個實施例中，第一級快取110之第一位址埠130 及第二級快取120之第二位址埠150係被改造以同時接收第一虛擬位址VA0。在此實施例中，於第一時脈週期中，第一級快取110及第二級快取120係睦，亦即並行啓動第一虛擬位址VA0的快取查找。在此實施例中，第一級快取110係被改造，以完成第一時脈週期中之第一虛擬位址VA0的快取查找。佇列架構170係被改造，以從第一級快取110中之實體位址比較器240,將第一虛擬位 13 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------—訂---------線 454161 經濟部智慧財產局員工消費合作杜印製 A7 B7 五、發明說明（Λ ) 址VAO之第一快取命中/遺漏訊號耦合至第二級快取12〇中之仲裁器210，使第一快取命中/遺漏訊號得於第二時脈週期後被提供至仲裁器21〇。若被提供至仲裁器之第一虛擬位址VA0訊號之第一快取命中/遺漏訊號係第一虛擬位址VA0爲第一級快取110中之快取”命中”，則仲裁器可中斷第二級快取12〇中之第一虛擬位址VA0的快取査找。，另外，若至仲裁器210之第二虛擬位址VA1訊號之第一快取命中/遺漏訊號係第二虛擬位址VA1爲第一級快取110 中之快取”遺漏”，則仲裁器使第一虛擬位址VA0的快取查找或資料存取得以前進至第二級快取120管線。若第一虛擬位址VA0的快取查找爲第二級快取120中之快取”命中” ，則資料組被提供至第二級快取120中之資料調處階340 。在第二級快取120中之下一階，被調處資料組被傳送至以上呈現之多工器260。在另一個實施例中，第一級快取Π0之第二位址埠 140及第二級快取120之第二位址埠160係被改造，以同時接收第二虛擬位址VA1。在此實施例中，於第一時脈週期中，第一級快取110及第二級快取120係被改造以同時啓動第二虛擬位址VA1的快取查找。在此實施例中，第一級快取11〇係被改造以完成第一時脈週期中之第二虛擬位址VA1的快取查找。佇列架構170係被改造以從第一級快取110之實體位址比較器310將用作第二虛擬位址VA1之第一快取命中/遺漏訊號耦合至第二級快取120中之仲裁器 210，使第一快取命中/遺漏訊號得於第二時脈週期後被提 14 本^&尺度適用中國國票準（CNS)A4規格（210 X 297公釐） ' (請先閱讀背面之注意事項再填寫本頁)

'.· · ! 11 丨 11 ------— II 541 S1 Α7 ___Β7 ,____ 五、發明說明（0〇供至仲裁器210。若第二虛擬位址VA1之第一快取命中/遺漏訊號傳送至仲裁器21〇係第二虛擬位址VA1爲第一級快取110中之快取”命中”，則仲裁器210可中斷第二級快取 120中之第二虛擬位址VA1的快取查找。另外，若至仲裁器210之第二虛擬位址VA1訊號之第一快取命中/遺漏訊號係第二虛擬位址VA1爲第一級快取110中之快取”遺漏” ，則仲裁器21〇可使第二虛擬位址VA1的快取查找或資料存取得以前進至第二級快取120。若第二虛擬位址VA1的快取查找爲第二級快取12〇中之快取”命中”，則資料組被提供至第二級快取12〇中之資料調處階340,並且被提供至上述之多工器260。在一個實施例中，佇列架構被改造以同時提供第二虛擬位址VA1之第一快取命中/遺漏訊號及第二虛擬位址VA1之第一快取命中/遺漏訊號至仲裁器 210。第一級快取110被設計用於整數資料恢復。亦即，在 —個實施例中，本發明之兩級快取系統的分配策略係僅儲存整數資料於第一級快取110，且資料調處邏輯僅被設計來處理整數資料大小及校準。如所述，在一個實施例中，第一轉換後備緩衝器190及第二轉換後備緩衝器200具有 32個入口。同時’第二級快取12〇被提供處理來自快取記憶體1〇〇之整數及浮點資料恢復的能力。第二級快取12〇中之資料調處階340大於第一級快取ι10中之資料調處塊 250及320，以便於處理整數及浮點資料。因爲整數資料的潛伏期間對整個微處理器的效能更爲重要，所以本發明被 15 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 454161 A7 _ B7__ 五、發明說明（ή ) 設g十爲仍可維持浮點量及容量下余降低整數資料恢復的潛伏期間。本發明之一實施例並不減緩整數資料恢復，以加快浮點資料但仍可維持浮點產量及容量。本發明之一實施例中，具有佇列架構1<7〇之最新兩級結構係維持快取資料之較高管線處理能力而降低電路複雜性及製造成本。第一級快取110中之整數資料可於兩個時脈週期內被存取。相對的，其他針對如浮點資料之大型資料之低潛伏期的快取設計使用了小容量快取，其導致浮點資料之可推論的高快取”遺漏”率。本發明之一實施例中，僅有整數資料被包含於第一級快取110中。於一實施例中’第一級快取110之設計係以小快取容量來促進高處理能力的真正雙埠快取。於此實施例中，第一級快取110係不是被堆積之雙埠，並且具有小於較大之第二級快取120的較小快取線尺寸(32位元組）。第一級快取110具有較小之快取線尺寸，以使不同的記憶體位置數量極大化，其被包含於第一級快取110之內而仍可因資料位置而允許合理的效率。第一級快取110爲不被堆積之快取，以避免儲存體衝突的產生。在此，儲存體衝突的產生會因第一級快取110之處理32位元組快取線尺寸而相當高。然而’此實施例中，第一級快取110處理整數資料。若第一級快取110接收整數資料，則其執行整數資料位址上的快取查找’決定其是否於第一時脈週期內擁有快取”命中 ”或”遺漏”’並且傳送此結果至佇列架構170。第二級快取120擁有較第一級快取110爲大的容量。 16 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） 454161 經濟部智慧財產局員工消費合作杜印製 A7 B7 五、發明說明（彳）於一個實施例中，第二級快取120是被堆積之雙埠且可能有儲存體衝突。於此實施例中’儲存體被挑選是因爲位於第二級快取120之真正雙埠結構可能因爲其快取容量較大而明顯較貴。使用8位元組儲存體尺寸(較8位元組大之存取同時使用兩個儲存體)及64位元組快取線尺寸儲存體後，第二級快取120不可能引起儲存體衝突。然而，若第二級快取120真的接收兩個同步載入存取至相同的儲存體，其將放置資料存取（通常爲第二資料存取)於佇列架構170 且執行其他者(通常爲第一資料存取）。在隨後時脈週期中，第二級快取120可恢復及執行被放置固定於佇列架構 Π0中之資料存取，或第二級快取120可執行第一級快取 110中之快取”遺漏”的新資料存取。因此，在本發明之最新兩級快取系統中，係強調高產量,。< 圖2爲描述根據本發明:停授之電腦系統400之一實施例的方塊圖。圖2所描述之電腦系統400包含一個根據處理器時脈來運作的微處理器晶片410。微處理器可解碼及執行諸如擁有指令組之應用程式或辑作系統的電腦程式。於一個實施例中，微處理器可解碼及執行諸如擁有從多重指令組出來之指令之應用程式或操作系統的電腦程式。微處理器晶片410包含許多被顯示爲420A，420B，...， 42〇N的執行單元。微處理器晶片包含一個晶載快取記憶體 43〇。晶載快取記憶體430包含與圖1 —起被解譯之兩級快取結構。如與圖1 一起被解釋的，晶載快取記憶體430包含一個第一級快取(L0)440及一個第二級快取(L1)45〇。第 17 (請先閱讀背面之注意事項再填寫本頁) -Ί^4 · 11----—訂---I! — — · 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 454161 A7 B7 五、發明說明（<) 一級快取(L0)440擁有一個第一位址埠460及一個第二位址埠470。第二級快取450擁有一個第一位址埠480及一個第二位址埠490。晶載快取記憶體430包含一個排列架構500，其被耦合於第一級快取440及第二級快取450之間。電腦系統400更進一步包含一個晶外記憶體510。晶外記憶體510可包含動態隨機存取記憶體(DRAM)」靜態隨機存取記憶體(SRAM)，快閃型記憶體，或其他可替代記憶體類型。電腦系統400包含一個可耦合晶外記憶體510至微處理器晶片410的匯流排520。匯流排520包含一個單匯流排或多匯流排的組合。例如，匯流排520可包含一個工業標準架構(ISA)匯流排，一個延伸工業標準架構(EISA) 匯流排，一個系統匯流排，一個X匯流排，一個ps/2匯流排，一個週邊組件互連(PCI)匯流排，一個個人電腦記憶卡國際協會(PCMCIA)匯流排，或其他匯流排。匯流排520也可包含任何匯流排的組合。經濟部智慧財產局員工消費合作社印製於一個實施例中，第一級快取440擁有至少兩個位址匯流排530及540，其係可於任何被給定時脈週期將第一位址埠460及第二位址埠470耦合至從許多執行單元42〇A ，420B，. . . ，420N之間而來的兩個獨立執彳了單兀。.於一個實施例中，第二級快取MO擁有至少兩個位址匯流排 550及560，係可於任何被給定時脈週期將第一位址埠480 及第二位址埠490耦合至從許多執行單元420A，420B，· ..，420N之間而來的兩個獨立執行單元。圖3爲描述根據本發明教示之一種載入存取兩級快取 .--------- 18 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） 454161 Α7 Β7 五、發明說明（A ) 記憶體_^法的流程圖。如圖3所示，此方法包含提供一 ---- — 個第一虛擬位址及一個第二虛擬位址至快取記憶體700之第一級(L0)中的一個第一轉換後備緩衝器(TLB0)及一個第二轉換後備緩衝器(TLB1)。每個轉換後備緩衝器包含至少 32個通道。此方法包含同時提供一個第一虛擬位址及一個第二虛擬位址至快取記憶體710之第二級(L1)中之包含至少96個通道的轉換後備緩衝器。提供第一虛擬位址及第二虛擬位址至第一級(L0)及第二級(L1)是發生於第一處理器時脈週期內。在第二處理器時脈週期730後，對應第一虛擬位址之第一級快取命中/遺漏訊號經佇列架構被提供至快取記憶體之第二級(L1)中的仲裁器。在圖3之一個實施例中，在第二處理器時脈週期730 後，提供對應第一虛擬位址之第一級快取命中/遺漏訊號至快取記憶體之第二級(L1)中的仲裁器，其更進一步包含提供對應第二虛擬位址之第二級快取命中/遺漏訊號經佇列架構至快取記憶體之第二級(L1)中的仲裁器。經濟部智慧財產局員工消費合作杜印製圖4爲描述根據本發明傳授之載入存取雨級快取記憶體之另一個方法的流程圖。如圖4所示此方法包含於第一處理器時脈週期800中啓動快取記憶體之第一級(L0)之第一虛擬位址及第二虛凝位址的快取查找。此方法包含於第一處理器時脈週期810中同時啓動快取記憶體之第二級 (L1)之第一虛擬位址及第二虛擬位址的快取查找。此方法更進一步包含於第一處理器時脈週期820中完成之快取記憶體之第一級(L0)之第一虛擬位址及第二虛擬位址的快取 19 本^尺度適用中國國家標準（CNS)A4規格（210 X 297ϋ 454161 A7 B7 五、發明說明（、α ) 查找。於一實施例中，圖4之方法更進一步包含調處一個資料組，其係代表第二處理器時脈週期中之快取記憶體之第一級(L0)之第一虛擬位址的快取命中及輸出第二處理器時脈週期中之資料組。於一實施例中，輸出第二處理器時脈週期中之資料組包含將資料組傳送至算術邏輯單元(ALU) 。可替代實施例中，輸出第二處理器時脈週期中之資料組包含將資料組傳送至暫存器檔。於一實施例中，圖4之方法更進一步包含調處一個資料組，其係代表第二處理器時脈週期中之快取記憶體之第一級(L0)之第一虛擬位址的快取命中。此實施例中，此方法包含從快取記憶體之第一級(L0)提供一個或更多資料組至多工器(MUX)。多工器於第二處理器時脈週期內提供選路優先至從快取記憶體之第一級(L0)之出來之資料組及從快取記憶體之第二級(L1)出來之資料組。圖5爲描述根據本發明教示之載入存取兩級快取記憶體之另一個方法的流程圖。如圖5所示，此方法包含啓動第一處理器時脈週期900中之快取記憶體之第一級(L0)中之第一虛擬位址及第二虛擬位址的快取查找。此方法包含同時啓動第一處理器時脈週期910中之快取記憶體之第二級(L1)之第一虛擬位址及第二虛擬位址的快取查找。對應第一虛擬位址之第一快取命中/遺漏訊號於第二處理器時脈週期920之後被提供，其經佇列架構至快取記憶體之第二級(L1)中的仲裁器。當第一快取命中/遺漏訊號表示快取記 20 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） '( (請先閱讀背面之注意事項再填寫本頁) -i 裝 -----訂 -------- 經濟部智慧財產局員工消費合作社印製 454161 A7 B7 五、發明說明（、《）憶體930之第一級(L0)之第一虛擬位址的快取遺漏時，第一虛擬位址的快取查找被持續進行於快取記憶體之第二級 (L1)。此方法包含調處一個表示快取記憶體940之第二級 (L1)之第一虛擬位址之快取命中的資料組。周樣地，對應第二虛擬位址之第二快取命中/遺漏訊號於第二處理器時脈週期之後被提供，其經佇列架構至快取記憶體之第二級 (L1)之中的仲裁器。當第二快取命中/遺漏訊號表示快取記憶體之第一級(L0)之第二虛擬位址的快取遺漏時，第二虛擬位址的快取查找被持續進行於快取記憶體之第二級(L1) 。此方法包含調處一個表示快取記憶體之第二級(L1)之第二虛擬位址之快取命中的資料組。從快取記憶體之第二級 (L1)出來之資料組被輸出至多工器，其中，多工器控制被給至從快取記憶體950之第一級(L0)之出來之資料組及從快取記憶體之第二級(L1)出來之資料組的選路優先。經濟部智慧財產局員工消費合作社印製於一實施例中，圖5之方法包含給予選路優先至從快取記憶體之第二級(L1)之出來之資料組且經由快取記憶體之第二級(L1)從快取記憶體之第一級(L0)再引導資料組。另一個實施例中，圖5之方法包含給予選路優先至從快取記憶體之第二級(L1)之出來之資料組且迫使快取記憶體之第一級(L0)表現出宛若從快取記憶體之第一被(L0)之資料組爲快取遺漏(亦即使L1呈現L0已完成之資料存取，而不論L0是否爲快取命中或遺漏）。另一個可替代實施例中，從L1及L0出來之資料組被同時返回相同的接收者，L0存取被阻擋直到L1存取被返回爲止。於一實施例中，調處 21 尺度適用中國ΐ家標準(CNS)A4規格（210 X 297公釐) ' 4 5 4 1 6 1 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（β) 一個表示快取記憶體之第二級(L1)中之第一虛擬位址之快取命中的資料組包含調處一個表示快取記憶體之第二級 (L1)中之第二虛擬位址之快取命中的第二資料組。圖6爲描述根據本發明教示之載入存取兩級快取記憶體之另一個方法的流程圖。如圖6所示，此方法包含當儲存體衝突升高於第一虛擬位址及第二虛擬位址1000間的第二級(L1)快取時，將第一虛擬位址排列於佇列結構中。於一實施例中，當儲存體衝突升高於第一虛擬位址及第二虛擬位址1000間的第二級(L1)快取時將第一虛擬位址排列於佇列結構中，包含將代表第二虛擬位址之第一級快取遺漏的命中/遺漏訊號排列於快取記憶體之第一級(L0)。圖6之方法更進一步包含從對應第二時脈週期1010中之快取記憶體之第一級(L0)中之第二虛擬位址之快取命中之快取記憶體之第一級(L0)調處資料組。從快取記憶體之第一級(L0) 被調處的資料組經由多工器被輸出至第二時脈週期1020中之多功能單元。遍及此說明書，第一虛擬位址及第二虛擬位址是被規定的。於一個實施例中，第一虛擬位址及第二虛擬位址爲虛擬位址。於一個替代實施例中，第一虛擬位址及第二虛擬位址擁有不同之包含第一虛擬位址及第二虛擬位址的位元數。本發明提供一種新穎之兩級快取系統，其中第一級被最佳化低潛伏期而第二級被最佳化容量。快取的兩級均可支援同時發生之雙重埠存取及管線存取。被用來從較慢之第二級快取分離出較快之第一級快取的佇列結構被提偌於 22 (請先閱讀背面之注意事項#(填寫本頁) /1 I I I--I — 訂---------4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 5 416 1 A7 ______B7 ___ 五、發明說明（w) 第一及第二級快取之間。佇列結構也被雙重埠接。快取的兩級均支援非非阻塞行爲。當快取遺漏於一級快取時，快取的兩級均可繼續處理其他快取命中及遺漏。第一級快取對於整數資料作最佳化。第二級快取可儲存任何包含浮點的資料類型。本發明之最新兩級快取系統提供強調產量的高效能。 (請先閱讀背面之注意事項再填寫本頁) Ί--------訂—-------線：經濟部智慧財產局員工消費合作社印製 23 本紙張尺度適用中國國家標準（CNS)A4規格(210 X 公釐）

Claims

454161 A8 B8 C8 D8 六、申請專利範圍 1_一種快取記憶體，其包含： (請先聞讀背面之注意事項再填寫本頁) 一個第一級快取，其係擁有一個第一位址埠及一個第二位址埠；一個第二級快取，其係擁有一個第一位址埠及一個第二位址埠；及一個疗列結構，其係親合第一級快取及第二級快取。 2.如申請專利範圍第1項之快取記憶體，其中，第一級快取及第二級快取係被改造，以分別於第一位址埠及第二位址埠的每一個，同時接收64位元虛擬位址。 3·如申請專利範圍第2項之快取記憶體，其中，第二級快取之第一位址埠及第二位址埠係同時接收第一虛擬位址及第二虛擬位址。 4.如申請專利範圍第1項之快取記憶體，其中，第一級快取係被改造僅容納整數，且其中第二級快取被改造容納整數及浮點資料。經濟部智慧財產局員工消費合作社印製 5·如申請專利範圍第1項之快取記憶體，其中，第一級快取之第一位址埠及第二級快取之第一位址堪係被改造，以同時接收第一虛擬位址，且其中，第一級快取及第二級快取被改造，以於第一時脈週期中啓動第一虛擬位址的快取查找。 6_如申請專利範圍第5項之快取記憶體，其中，第一級快取記憶體係被改造，以於第一處理器時脈週期中完成第一虛擬位址的快取查找，且其中，佇列結構係被改造，以於第二時脈週期後發出針對第一虛擬位址之第一級快取本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） A8 B8 C8 D8 六、申請專利範圍命中/遺漏訊號至第二級快取。 7. —種微處理器晶片，其係具有一個處理器時脈訊號，包含：複數個執行單元；一個包含一個第一級快取及一個第二級快取的晶載快取記憶體，其係擁有至少兩個被耦合於晶載快取記憶體及複數個執行單元之間的兩個位址匯流排，及一個耦合第一級快取及第二級快取的佇列結構；及至少雨個被耦合於晶載快取記億體及複數個執行單其之間的兩個資料匯流排。 8. 如申請專利範圍第7項之微處理器晶片，其中，第二級快取爲被堆積快取，且其中，該佇列結構被改造以排隊第二級快取儲存體衝突。 ' 9·如申請專利範圍第7項之微處理器晶片，其中，佇列結構被改造以排隊第二級快取儲存體衝突及第一級快取遺漏。 10. 如申請專利範圍第7項之微處理器晶片，其中，第一級快取及第二級快取被改造，以於第一時脈週期中同時啓動第一虛擬位址的快取查找。 11. 如申請專利範圍第10項之微處理器晶片，其中，第一級快取記憶體被改造，以於第一時脈週期中完成第一虛擬位址的快取查找，且其中，f?列結構被改造以於第二時脈週期後發出針對第一虛擬位址之第一級快取命中/遺漏訊號至第二級快取。 2 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 、vs Γ 經濟部智慧財產局員工消費合作社印製 454161 A8 B8 C8 D8 六、申請專利範圍 12. —種電腦系統，包含：一個微處理器晶片，其係擁有一個處理器時脈訊號，包含：複數個執行單元；一個晶載快取記憶體，該晶載快取記憶體包含：一個第一級快取，其係擁有一個第一位址埠及一個第二位址埠；一個第二級快取’其係擁有一個第一位址埠及一個第二位址埠；及一個佇列結構，其係耦合第—級快取及第二級快取； —個晶外記憶體；及一個瞳流排’其中，該匯流排連接該晶外記億體至微處理器晶片。 13. 如申請專利範圍第12項之電腦系統，其中，第一級快取係包含一個第一轉換後備緩衝器及一個第二轉換後備緩衝器，每個均擁有複數個入口，且其中，第—轉換後備緩衝器及第二轉換後備緩衝器被改造，以分別同時從第 —位址埠接收第一虛擬位址及從第二位址埠接收第二虛擬位址。如申請專利範圍第13項之電腦系統，其中，第二級快取係包含一個擁有較第一轉換後備緩衝器爲多入口的轉換後備緩衝器，且其中，轉換後備緩衝器係被改造，以分別同時從第一位址埠接收第一虛擬位址及從第二位址璋接收第二虛擬位址。 3 ___ 本紙張尺度適用中國國家捸準（CNS ) A4規格（210X297公董） (請先閲讀背面之注意事項再填寫本頁) .I I I i I —rI I I I 訂—— I I 經濟部智慧財產局員工消費合作社印製 454161 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 15. 如申請專利範圍第12項之電腦系統’其中’第一級快取及第二級快取係被改造，以於第一時脈週期中啓動第一虛擬位址的快取查找。 16. 如申請專利範圍第15項之電腦系統’其中’第一級快取記憶體係於第一時脈週期後提供針對第一虛擬位址之快取命中/遺漏訊號至佇列結構，且佇列結構係於第二時脈週期後提供快取命中/遺漏訊號至第二級快取。 Π.—種存取快取記憶體的方法’包含：於第一處理器時脈週期中提供第一虛擬位址及第二虛擬位址至第一級快取記憶體中之第一轉換後備緩衝器及第二轉換後備緩衝器，每個轉換後備緩衝器均擁有複數個入口；於第一處理器時脈週期中同時提供第一虛擬位址及第二虛擬位址至擁有較第一轉換後備緩衝器爲多入口之第二級快取記憶體中的轉換後備緩衝器；及於第二處理器時脈週期後提供對應第一虛擬位址之第 —快取命中/遺漏訊號經佇列結構至第二級快取記憶體中之仲裁器。 18. 如申請專利範圍第17項之方法，其中’於第二處理器時脈週期後，提供對應第一虛擬位址之第一快取命中/ 遺漏訊號犖佇列結構至第二級快取記憶體中之仲裁器，其更進一步包含，同時提供對應第二虛擬位址之第二快取命中/遺漏訊號經佇列結構至第二級快取記憶體中之仲裁器。 19. 如申請專利範圍第17項之方法，其中，此方法更 4 /聋 (請先閣讀背面之注意事項再填寫本頁)

本紙張尺度逋用中國囷家梯率（CNS ) A4規格（210X297公釐） 454161 Α8 Β8 C8 D8 六、申請專利範圍進一步包含：於第一處理器時脈週期中啓動第一級快取記憶體中t 第一虛擬位址及第二虛擬位址的快取查找；於第一處理器時脈週期中同時啓動第二級快取記憶、中之第一虛擬位址及第二虛擬位址的快取查找；於第一處理器時脈週期中完成第一級快取記億體中2 第一虛擬位址及第二虛擬位址的快取查找。 20. 如申請專利範圍第17項之方法，其中，此方法更進一步包含：於第二處理器時脈週期中調處係代表針對第一級快耳又記憶體中之第一虛擬位址之快取命中的資料組；及於第二處理器時脈週期中輸出資料組。 21. 如申請專利範圍第20項之方法，其中，於第二處理器時脈週期中輸出資料組係包含將資料組傳送至暫存器檔。 22·如申請專利範圍第I7項之方法，其中，此方法更進一步包含：於第二處理器時脈週期中調處代表針對第一級快取記憶體中之第二虛擬位址之快取命中的資料組；及於第二處理器時脈週期內從第一級快取記憶體提供資料組至多工器(MUX)，其係提供選路優先權至從第一級快取記憶體出來之資料組及從^二級快取記憶體出來之資料組。 23.—種存取快取記憶體的方法，包含： _ 5_ 本^張尺度適用中國國家梂準（〇奶)八4規格_(210\297公釐） ' (請先閲讀背面之注意事項再填寫本頁·) y裝. 經濟部智慧財產局員工消費合作社印製 454161 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製六、申請專利範圍於第一處理器時脈週期中，啓動第一級快取記憶體中之第一虛擬位址及第二虛擬位址的快取查找；於第一處理器時脈週期中，啓動第二級快取記憶體中之第一虛擬位址及第二虛擬位址的快取查找；於第二處理器時脈週期後，提供對應第一虛擬位址之第一快取命中/遺漏訊號經佇列結構至第二級快取記憶體中之仲裁器；當第一快取命中/遺漏訊號表示第一級快取記憶體中之第一虛擬位址有快取遺漏時，完成第二級快取記憶體中之第一虛擬位址的快取查找；調處表示第二級快取記憶體中之第一虛擬位址有快取命中的資料組；及從第二級快取記憶體輸出資料組至多工器，控制選路優先權被給至從第一級快取記憶體出來之資料組及從第二級快取記憶體出來之資料組。 24. 如申請專利範圍第23項之方法，其中，從第二級 (L1)快取記憶體輸出資料組至多工器的方法更進一步包含給予優先於從第一級(L0)快取記憶體出來之資料組之選路至從第二級快取記憶體出來之資料組；及迫使L0當作宛若L0擁有從L0出來之資料組的快取遺漏且使L1實施從L0出來之資料組的快取查找。 25. 如申請專利範圍第23項之方法，其中，從第二級 (L1)快取記憶體輸出資料組至多工器的方法更進一步包含 6 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) " ： ~ --------裝------—訂 (請先閣讀背面之注意事項再填寫本頁) 454161 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製六、申請專利範圍給予優先於從第一級(L0)快取記憶體出來之資料組之選路至從第二級(L1)快取記憶體出來之資料組；及將從L0出來之資料組區隔，其從L0出來之資料組及從L1出來之資料組被同時返回相同接收器，直到從L1出來之資料組被返回接收器。 26. 如申請專利範圍第23項之方法，其中，調處一個表示第二級快取記憶體中之第一虛擬位址有快取命中的資料組係包含同時調處表示第二級快取記憶體中之第二虛擬位址有快取命中的第二資料組。 27. 如申請專利範圍第23項之方法，其中，此方法更進一步包含當儲存體衝突上升於第一虛擬位址及第二虛擬位址之間的第二級時，將第一虛擬位址排隊於佇列結構中〇 28. 如申請專利範圍第27項之方法，其中，當儲存體衝突上升於第一虛擬位址及第二虛擬位址之間的第二級時，將第一虛擬位址排隊於佇列結構中更進一步包含將代表針對第一級快取記憶體中之第二虛擬位址之快取遺漏的第一快取命中/遺漏訊號排隊於佇列結構中。 29. 如申請專利範圍第23項之方法，其中，此方法更進一步包含於第二處理器時脈週期中調處對應針對第一級快取記憶體中之第二虛擬位址之快取命中之第一級快取記憶體中的資料組。 30. 如申請專利範圍第23項之方法，其中，此方法更 7 (請先閲讀背面之注意事項再填寫本頁) ^^^1 ^—^1 ^^§^9 I— ml i n·— Id .. 士m mu ^^^1 In —m ' ,^ψ tf^i ^n· - nn 1^1^1 n^i ml I t 本紙張尺度適用中國國家標準（CNS ) A4規格（2!OX297公釐） 454161 A8 B8 C8 D8 六、申請專利範圍進一步包含於第二處理器時脈週期中從第一級輸出被調處資料組經多工器至多功能單元。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS > A4規格（210 X 297公釐）