TW452706B - Structure of microprocessor for digital filtering and method thereof - Google Patents

Description

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五、發明說明（/ ) 【本發明之領域】 本發明係有關數位信號處理之技術領域，尤指一種可 實現數位遽波運算之微處理器結構及其數位濾波運算方 法。 【本發明之背景】 按’有限響應數位濾波器（Finite lmpulse Response Filter ，FIR )及向量内積（hner Product)係為已知之數位信號處理器（DSp)中之基本 運算方塊，而FIR運算即為進行下述公式之處理： iV-1 /=0 其中，#為濾波器的階數，h為第n次的輸入，L為第 的輸出，(,· = 為濾波器之固定係數。以N = 4為例： 而下一筆資料的運算則為： XI+i=<Vcw+i+Clw，卜,+<W2 0 經濟部智慧財產局貝工消费合作社印製 I I I i .— II I — — — — — - I I (請先Μ讀背面之注意事項^球寫本頁) -線 為了能讓所須的運算能在每一筆資料進來之後順利的 進行，在傳統的數位信號處理器中，其下一筆資料會將最 舊的資料覆蓋，並將指標移到最新的一筆資料，並在運算 的過程中自動計算指標之位置，參照第三A圖所示，於進 行第一筆資料計算前之記憶體安排為、c;、q、 χη、χ«-;、λ:„_2、:…，指標R1及R2分別指向q及， 而要進行下一筆運算之前，則先將以χ„ + /覆蓋，並將 本紙張通用中國國家標準（CNS)Ai規格⑽x 297知） A7 """"""""""" —_. __ 五、發明說明（>) 指標R2改到尤„ + /處，如第三3圖所示，而每次進行每筆資 料所須的N次乘法運算時，則是每次以額外的位址產生器 31產生新的指標Rn，來進行乘加運算。其運算方式為： R2 = ( R2-Base + i ) 〇/〇 N + Base > 其中N = 4, i = Ο，.. N」，Base為文値所放置的基底位址， 而R2則為此次運算的第—筆資料位址。 由此可知，習知之數位信號處理器為了要在每一個週 期都能進行一次的乘法運算’故須以額外的硬體進行指標 修改的運算工作。然而在這些運算之中，它須要三次的加/ 減法運算及一次的模數運算，故須付出相當多的硬體代 價，而一般之微處理器因不含硬體乘法器，故很難有效率 地提供此種數位信號處理之運算功能，因此，基於硬體資 源之考量，如何以一微處理器之架構來實現數位濾波器運 算之功能，即有其必要性。 發明人爰因於此，本於積極發明之精神，亟思一種可 以解決上述問題之可實現數位遽波運算之微處理器結構及 其數位濾波運算方法，幾經研究實驗終至完成此項新穎進 步之發明。 【本發明之概述】 本發明之一目的係在提供一種可實現數位濾波運算之 微處理器結構，以運用簡單之硬體資源使微處理器具數位 信號處理之有限響應數位濾波及内積運算之功能。 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297 is ) > I I (請先Μ讀背面之注*事項^Λ球寫本頁) if' 線 經濟部智慧財產局員工消费合作社印製 45270 6 A7 B7 五、發明説明（今） 本發明之另一目的係在提供一種以微處理器實現數位 遽波運算之方法，其藉由自動搬移濾波器的資料以在進行 下一筆運算時僅須將新的資料填入及設定指標位址後即可 正刻進行運算，而使微處理器得以有效進行數位信號處理 之有限響應數位濾波運算。 依據本發明之一特色，該可實現數位濾波運算之微處 理器結構主要係由暫存器組、累加電路及遞增器/遞減器 所構成，該暫存器组具有第一暫存器及第二暫存器，以分 別指向記憶體之一數位濾波係數及一輸入値；該累加電路 係用以讀取該第一暫存器及第二暫存器之値所指向之數位 濾波係數及輸入値，並採用算數邏輯單元以將該數位遽波 係數及輸入値相乘，並將相乘之値予以累加：該遞增器/ 遞減器係用以對該第一及第二暫存器之値進行遞增/遞減 運算；其中，當該累加電路進行累加運算時，該累加器所 讀取之輸入値係予以暫存之，該遞增器/遞減器將該第一 及第二暫存器之値遞增/遞減，並分別回存之，且該累加 器以已遞增/遞減之第一及第二暫存器之値為位址而自該 έ己憶體分別讀取一數位滤波係數及一輸入値，並以已遞增 /遞減之第二暫存器之値為位址將該暫存之輸入値寫入該 記憶體中，再進行下一次之運算。 依據本發明之另一特色，該以微處理器實現數位滤波 運算之方法係首先由記憶體讀取第一個數位濾波係數及第 一個輸入値；再對所讀取之數位滤波係數及輸入値進行乘 法運算，並將其累加之；而該輸入値並另外保留之；再讀 本紙張尺度適用t囷國家標準（CMS > Α4规格（2丨〇><297/%着> . > (請先聞讀背面之注意事項再填寫本I) 订 經濟部智慧財產局員工消費合作社印製 4 52 7 經濟部智慧財產局R工消费合作社印製 (2 1 )記憶體 (2；21)乘/加運算單元 (24 )遞增器 (26 )位址匯流排 (3 1 )位址產生器 A7 B7 五、發明説明（今） " --- 取下一個數位滤波係數及下一個輸入値；而將所保留之輪 入値移至儲存該下—個輸入値之記憶體位置，並再次進行 乘法及，加運算，如此重複執行直至將最後一個數位遽波 係數與最後-個輸入値之乘積累加完成。 、,、由於本發明之設計新穎，能提供產業上利用，且確有 增進功效’故依法申請專利。 為使貝審查委員能進一步瞭解本發明之結構、特徵 及其目&，茲附以圖式及較佳具體實施例之詳細說明如 后： 【圖式簡單説明】 第A圖及第B圖.係顯示本發明之可實現數位遽波運 算4微處理器結構及其數位濾波運算方法所運算 之資料於記憶體中之安排。 第-圖·係為本發明之可實現數位滤波運算之微處理器結 構之系統方塊圖。 第-AmB@I ’係顯示習知之數位信號處理器於進 行數位濾波運算時之資料安排。 【圖號説明】 (2 2 )累加電路 (23)暫存器組 (25 )多工器 (27)資料醒流排

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本紙張尺度逋用中國國家樣準（C^S ) A4说格（~~~- 45270 6 A7 ----.——_______B7 五、發明説明（太) "~ --- 【較佳具體實施例之詳細說明】 有關本發明之可實現數位濾波運算之微處理器結構及 其數位濾波運算方法之一較佳實施例，請先參照第一 A圖 及第-B圖所示之記憶體安排方式，其中，第—A圖顯示 於進行第一筆資料計算前之記憶體安排亦為…^〜、 qq 、^小，指標以及以分別指向 ^及〜，而在下一筆資料運算時，當記憶體安排係為如第 B 圖所示之…、jc +/、；c ^ χ J 3 Λη + / Λ η χ η- 1 ' X η· 2.·，，指標R1及R2則分別指向^及Χη + /，則便能夠以相同 的運算方式進行運算，而不須對R丨或R2的指標移動作特 殊處理，並能夠以微處理器之結構來予以實現。 經濟部智恶財產局員工消费合作杜印製 第二圖即顯示本發明之可實現數位濾波運算之微處理 器結構的一實施例，其係對一依序儲存有複數個數位濾波 係數c,及待濾波之輸入値χ 的記憶體2 1進行有限響應數位 濾波運算，而該微處理器結構主要包括有累加電路22、暫 存器組23、遞增器24及多工器25，其中，該暫存器组23 具有第一暫存器R1及第二暫存器R2，用以分別指向該記 憶體2 1之一數位濾波係數c 及一輸入値x _，俾以進行記憶 體之存取。 該累加電路22係用以讀取該第一暫存器及第二暫 存器R2之値所指向之數位濾波係數〜及輸入値〜，採用以 微處理器之算數邏輯單元（ALU)所實現之乘/加運算單 元221而將該數位滤波係數4?;及輸入値相乘，並將相乘 本紙張尺度適用中國國家搮率（CpS ) Α4规格（210X297介ft > ^5270 6 A7 B7 五、發明説明（u) 之値予以累加，該累加電路22另具有係數暫存器(：11、輸 入暫存器XR、臨時暫存器TEMP以及輸出暫存器AD〇等 緩衝記憶設置，以作為運算時儲存資料之用，又該輸出暫 存器ADO於運算前係被初始化為〇。 該遞增器24係用以對該第一及第二暫存器ri，R)之 値進行遞增運异’該多工器25則係用以自該累加電路22 之輸出或該遞增器24之輸出擇一進入該暫存器組23。 而藉由前述之微處理器結構即可實現數位濾波之運 算’其係經由微處理器之位址匯流排2 6及資料匯流排2 7 而首先將該第一暫存器R1之値所指向之記憶體2丨讀取至 該係數暫存器CR，並將第二暫存器R2之値所指向之記憶 體2 1讀取至該輸入暫存器Xr，藉以分別取得一數位濾波 係數c j及一輸入値JC f。 .所取得之數位濾波係數£^及輸入値Χ;·即藉由該乘/加運 算單元221予以相乘，並將相乘之結果累加至該輸出暫存 器 ADO 〇 此時，該輸入暫存器XR之値並另外儲存至該臨時暫 存器TEMP中以保留之。 而於該累加電路22進行前述之乘算及累加運算時，該 累加電路22並可自該記憶體21讀取下一次運算所需之資 料，其係以該第一暫存器R1之値經由該遞增器24加一為 位址’而將其所指向之記憶體2 1讀取至該係數暫存器 CR，並將該第一暫存器R1之値經由該遞增器24而自動遞 增；另以該第二暫存器R2之値經由該遞增器24加一為位 本紙張尺度逋用中國國家揉率（C^S ) Α4規格（2丨0 X 297令釐） (請先閲讀背面之注意事項再填寫本頁) ，π -線 經濟部智慧財產局員工消費合作社印製 ^52 70 6 A7 B7 五、發明説明（1) i 址，而將其所指向之記憶體2 1讀取至該輸入暫存器xr， 並將該第二暫存器R2之値經由該遞增器24而自動遞增。 當該累加電路22已自該記憶體21讀取運算所需之資 料後，該臨時暫存器TEMP之値即以該已遞增之第二暫存 器R2之値為位址而存入其所指向之記憶體21，而可自動 將一輸入値\自動搬移至下一記憶體位置，之後再回至前 述以累加電路2 2進行乘算及累加之處理，如此重複進行乘 算及累加之運算，直至將最後一個數位濾波係數Ci與最後 一個輸入値\之乘積累加至該輸出暫存器ADO為止，即可 元成所需之有限響應數位遽波運算，並將存於該輸出暫存 器ADO之運算結果透過該多工器25而輸出之。 於前述之微處理器結構及其實現數位滤波之運算方法 中，其所需之乘法運算並無需要硬體之乘法器.，而是由微 處理器之算數邏輯單元即可予以實現，其較佳地係以布式 演算法（Booth Multiplication Algorithm)完成，或 是其他任何多週期之乘法方式皆可運用。 由以上之説明可知，本發明之可實現數位濾波運算之 微處理器結構及其數位濾波運算方法確已達成以微處理器 來執行有限響應數位濾波運算，其在運算之過程中係利用 遞增器24之作用而自動將作為被乘數之數位濾波係數〇，移 動至下一個記憶體位置，此遞增器24在算數邏輯單元進行 乘法計算的過程中，可自動將第二暫存器R2及第—暫存 器R1的値加一且回存之，此加完的結果用於同—筆有限 響應數位遽波運算的下一次乘法，而在下一次的運算時第 本紙張尺度速用中國國家標準（Cps ) A4規格（210X297兮釐） Γ請先閲讀背面之注項再填寫本耳) -- 經濟部智慧財產局員工消費合作社印製 A7 B7 452 70 6 五、發明説明（s) 二暫存器R2所指到的値載入後，可同時將存於算數邏輯 單元之前一次的被乘數，以此時第二暫存器R2之値為位 址透過資料匯流排2 7回送至記憶體2 1中，亦可使其不回 送，如此則對應到單純的内積運算，即運算完成後輸入値 I的資料不會被移動，故達成資料移動的目的。由於這些 資料的搬移並不影響算數邏輯單元的運算，可與同時在算 數邏輯單元中進行之乘法同時進行，對時序上並不會增 加’故可以很有效率地同時完成資料搬移及有限響應數位 濾波運算。 又如當於記憶體21之資料係以遞減之順序排列時，亦 即數位濾波係數c,.及待濾波之輸入値;^的排列方向與第一 A及第一B圖所示者相反時，本發明之可實現數位濾波運 算之微處理器結構及其數位遽波運算方法亦可以一遞減器 取代上述實施例之遞增器24，而將前述有限響應數位濾波 運算中之遞增運算以遞減運算取代之，亦能達成相同之果 效，其整體之結構及運算方法與上述之實施例相當。 综上所陳，本發明無論就目的、手段及功效，在在均 顯示其迴異於習知技術之特徵，為實現數位濾波運算之設 计上的一大突破，懇請貴審查委員明察，早日賜准專 利，俾嘉惠社會，實感德便。惟應注意的是，上述諸多實 施例僅係為了便於説明而舉例而已，本發明所主張之權利 範圍自應以申請專利範圍所述為準，而非僅限於上述實施 例。 本紙張尺度速用中國國家揉率（CpS ) A4规格（3Ϊ丨0X297仓康} (請先聞讀背面之注意事項再填寫本頁) -訂 經濟部智慧財產局員工消費合作社印製

Claims (1)

1. 452 70 6 Π 8811^148 A8 B8 C8 D8 六、申請專利範圍 (請先Μ讀背面之注$項再填寫本頁) 1 _ 一種可實現數位濾波運算之微處理器結構，其係 對一依序儲存有複數個數位濾波係數及待濾波之輸入値的 記憶體進行有限響應數位濾波運算，該微處理器結構主要 包括： 一暫存器組，其具有第一暫存器及第二暫存器，以分. 別指向該記憶體之一數位濾波係數及一輸入値； 一累加電路，其係讀取該第一暫存器及第二暫存器之 値所指向之數位濾波係數及輸入値，採用算數邏輯單元以 將該數位濾波係數及輸入値相乘，並將相乘之値予以累 加；以及 一遞增器，其係用以對該第一及第二暫存器之値進行 遞增運算； 經濟部智慧財產局負工消費合作社印製 其中，當該累加電路進行累加運算時，該累加器所讀 取之輸入値係予以暫存之，該遞增器將該第一及第二暫存 器之値遞增，並分別回存之，且該累加器以已遞增之第一 及第二暫存器之値為位址而自該記憶體分別讀取一數位濾 波係數及一輸入値，並以已遞增之第二暫存器之値為位址 將該暫存之輸入値寫入該記憶體中，再進行下一次之運 算。 2.如申請專利範園第1項所述之可實現數位濾波運算 之微處理器結構，其中，該累加電路包括： 一輸入暫存器，其係用以儲存所讀取之輸入値； 本纸張尺皮速用中國國家棣準（CNS ) Α4規格（210X297舍釐） ^270 6 A8 Ββ C8 D8 六、申請專利範圍 數； —係數暫存器’其係用以儲存所讀取之數位滤波係 輸入其係用以將已讀取至該輸入暫存器的 乘’加運算單元’其係以算數邏輯單元對該輸入暫 存器及孩係數暫存器之内容執行乘法運算，並㈣乘之結 果累加至一輸出暫存器。 、3.如中請專利範圍第2項所述之可實喊位遽波運算 &微處理器結構’纟中’該乘’加運算單元係以布式演算 法執行乘法運算。 4_ 一種可實現數位濾波運算之微處理器結構，其係 訂 對一依序儲存有複數個數位濾波係數及待濾波之輸入値的 §己憶體進行有限響應數位濾波運算，該微處理器結構主要 包括： 一暫存器組，其具有第一暫存器及第二暫存器，以分 別指向該記憶體之一數位濾波係數及一輸入値； 經濟部智慧財產局員工消費合作社印製 一累加電路，其係讀取該第一暫存器及第二暫存器之 値所指向之數位濾波係數及輸入値，採用算數邏輯單元以 將該數位滤波係數及輸入値相乘，並將相乘之値予以累 加；以及 一遞減器，其係用以對該第一及第二暫存器之値進行 遞減運算； 其中，當該累加電路進行累加運算時，該累加器所讀 取之輸入値係予以暫存之，該遞減器將該第一及第二暫存 本紙張尺度逋用中«和家揉率（CNS > A4洗格（2丨0X2M砼漦） β ο 8 888 ABCD 六、申請專利範圍 ' 器，値遞減’並分別回存之，且該累加器以已遞減之第一 及第-暫存器之値為位址而自該記憶體分別讀取—數位遽 波係數及-輸入値，並以已遞減之第二暫存器之値為位址 將該暫存之輸入値寫入該記憶體中，再進行下一次之運 算0 如申請專利範圍第4項所述之可實現數位遽波運算 心微處理器結構，其中，該累加電路包括： 輸入暫存器，其係用以儲存所讀取之.輸入値； 係數暫存器，其係用以儲存所讀取之數位濾波係 數； 一臨時暫存器，其係用以將已讀取至該輸入暫存器的 輸入値暫存之；以及 一乘/加運算單元，其係以算數邏輯單元對該輸入暫 存器及該係數暫存器之内容執行乘法運算，並將相乘之結 果I加至一輸出暫存器。 6. 如申請專利範圍第5項所述之可實現數位濾波運算 4微處理器結構，其中，該乘/加運算單元係以布式演算 法執行乘法運算。 7. 一種以微處理器實現數位濾波運算之方法，其係 對一依序儲存有數位濾波係數及待濾波之輸入値的記憶體 進行有限響應數位濾波運算，該方法主要包括下述之步 驟： (A)讀取第一個數位濾波係數及第一個輸入値； {請先《讀背面之注$項再填寫本X) 订 線 經濟部智慧財產局炅工消費合作社印製 本紙張JUt逋用中ϋΗ家揉丰（CNS ) 21GX297舍釐） Α8 Β8 C8 D8 、申請專利範圍 (B )對所it取之數位濾波係數及輸入値進行乘法運 算，並將其累加之； (C) 保留該輸入値； (D) 讀取下一個數位濾波係數及下一個輸入値； (E )將所保留之輸入値移至儲存該下一個輸入値之 記憶體位置，並回至步驟（B)以重複執行，直至將最後 一個數位濾波係數與最後一個輸入値之乘積累加完成。 8. 如申請專利範圍第7項所述之以微處理器實現數位 濾波運算之方法，其中，所使用之微處理器具有第一及第 二暫存器，該第一及第二暫存器之値分別指向該數位濾波 係數及該輸入値。 9. 如申請專利範圍第8項所述之以微處理器實現數位 濾波運算之方法，其中，步騾（A )係將該第一暫存器之 値所指向之記憶體讀取至一係數暫存器，#第二暫存器 之値所指向之記憶體讀取至一輸入暫存器 經濟部智慧財產局員工消費合作社印製 1 〇 如申請專利範圍第9項所述之以衝處理器實現數 位濾波運算之方法，其中，步驟（B)係將該係數暫存器 與該輸入暫存器之値相乘並累加至一輸出暫存器。 1 1 *如申請專利範圍第I 〇項所述之以微處理器實現數 位遽波運算之方法，其中，步驟（c )係將該輸入暫存器 之値儲存至一臨時暫存器。 12.如申請專利範圍第n項所述之以微處理器實現數 位濾波運算之方法，其中，步騾（D)係將該第一暫存器 〈値加一所指向之記憶體讀取至該係數暫存器，並將該第 本紙張尺度遑用中國面家;心了 s- Μ 29

   六、申請專利範圍 一暫存器之値遞增，且將該第二暫存器之値加一所指向之 記憶體讀取至該輸入値暫存器，並將該該第二暫存器之値 遞增。 13‘如申請專利範圍第I2項所述之以微處理器實現數 位/慮波運其之方法，其中，步驟（E )係將該臨時暫存器 之値存入該第二暫存器之値所指向之記憶體位置。 > 1 4 ·如申請專利範圍第1 1項所述之以微處理器實現數 位遽波運算之方法，其中，步騾（D)係將該第一暫存器 之値減一所指向之記憶體讀取至該係數暫存器，並將該第 一暫存器之値遞減，且將該第二暫存器之値減一所指向之 記憶體讀取至該輸入値暫存器，並將該該第二暫存器之値 遞減。 1 5 .如申請專利範圍第1 4項所述之以微處理器實現數 位遽波運算之方法，其中，步驟（E )係將該臨時暫存器 之偉存入該第二暫存器之値所指向之記憶體位置。 (請先閲讀背面之注^^-項再填寫本頁) ' 經濟部智慧財產局負工消費合作社印製 -紙 I本 Ji> A4 it/ S N 嫠 297