TW425610B - Method for reducing critical dimensions of semiconductor chip - Google Patents

Description

4 2 56 1 q 五、發明說明（1) 本發明係提供一種縮小一半導體晶片之臨界尺寸的方 法，尤指一種縮小一半導體晶片上之閘極之臨界尺寸的方 法。 金氧半導體（metal-oxide semiconductor, MOS)電晶 體半導體晶片中非常重要的電子元件，其幾乎主掌了整個 積體電路（integrated circuits) 設計上的電性開關與信 號放大等之控制動作，因此M0S電晶體的電性表現 (electrical performance)會影響半導體晶片產品的品 質。習知提昇M0S電晶體電性表現的方法是縮小其閘極的 最小線寬，也就是要縮小微影與姓刻（e t c h i n g)製程所能 精確做出的閘極的臨界尺寸（critical dimension of gate)。 請參閱圖一 ’圖一為習知MOS電晶體11的剖面示意 圖。M0S電晶體11是製作於半導體晶片1〇之矽基底 (si i icon substrate) 1 2表面，M0S電晶體11包含有一閘 極1 4、一源極1 6以及一汲極1 8。MOS電晶體11是利用閘極 14在不同閘極電壓下所形成的通道效應（channel effect) 來做為一種源極1 6與汲極18間的數位式（digital ized)固 態開關。縮小閘極1 4的最小線寬，可以縮短源極丨6和汲極 18之間的通道長度（channel length)，進而降低源極16和 汲極1 8之間的電性反應時間，因此可以提昇M0S電晶體11 電性表現，以使半導體晶片產品的運作速度更為快速。

第4 K 五、發明說明（2) 請參閱圖二，圖二為習知定義MOS電晶體之閘極線寬 的製程示意圖。要製作一個間極臨界尺寸較小的MOS電晶 體’例如由0. 18微米（um)縮小至〇. 15或0. 13微米，最直接 的方法便是利用微影製程直接定義一個較小線寬的閘極。 如圖二所示，半導體晶片20上包含有一矽基底22、一閘氧 化層（gate oxide layer) 23、一多晶矽層24、一抗反射 層（anti-reflection layer) 25以及剖面近似方形的光阻 層26。在進行定義閘極寬度的微影製程時，先將半導體晶 片20表面的光阻層直接形成為一個線寬較小的閘極圖案， 然$以光阻層作為遮蔽罩幕（fflask)來進行一低蝕刻率的蝕 刻製程，進而定義出一個閘極寬度相同於閘極圖案之線寬 L0的M0S電晶體，因此M〇s電晶體具有一個臨界尺寸較小的 由於微影製程是利用步進機（stepper)將光罩（抑〇忧 T之光上阻的層圖索逐次曝光，以將圖案轉移到半導體晶片表 各理上的限制…步進機因其所装 要在光阻層組層所刚極圖案的最小線寬1此 新型步進機，個更小線寬的閘極圖案，必須更換較 換，將增加龐大的J阻層的材料及光阻液等也需隨之更 哪人的成本。

4 256 1 Ο 條正補充 五、發明說明（3) 請參閱圖二·'圖 _製程示意圖。習知 |[·的方法是在微影製 [J光阻（d e s c um )製程 .作2 ' —閘氧化層43、 近似方形的光阻層 F广標準線寬的閘極圖 進行削光阻製程， j舞阻層4 6進行·-等向 光阻，使得光阻層 圖ϋ L2表示削光阻 垂直側邊4 8表示削光 阻層4 6進行一低银刻 所覆蓋的抗反射底層 極寬度相同於閘極圖 修_ 正 本 有广 無d 變 質 容1 是 否 准 予 修 三為習知 另一種縮 程和触刻 。半導體 一多晶石夕 4 6。依步 案， 在一 性蝕 4 6形 製程 阻製 率的 4 5以 案之 圖二 充滿 刻’ 成為 後的 程後 蝕刻 及多 較小 製作MOS電晶體閘極之削光 小MOS電晶體的閘極臨界尺 製程之間，額外地增加一道 晶片4 0上包含有一矽基底 層44、一抗反射層4 5以及剖 進機台而定，光阻層4 6形成 所示L1表示標準線寬L卜接 純氧的環境下利用電漿來對 以均勻地去除掉一預定厚度 一具較小線寬的閘極圖案， 較小線寬，而以虛線表示的 的光阻層4 6側邊。然後對光 製程，以去除未被光阻層4 6 晶矽層4 4，來定義出一個閘 線寬L2的MOS電晶體。 雖然上述第二種習知技術不必更換步進機及製程，但 是削光阻製程中，氧氣對光阻層4 6的蝕刻率過高，會使得 光阻層4 6的側壁4 8變的過於粗糙，而且會造成光阻層4 6殘 留的厚度不足，進而無法抵擋後續的蝕刻製程，嚴重影響 閘極的形成圖形。此外第二種習知技術中所使用的氧氣成 分可以氯氣或溴化氫（H B r )來取代，以改善光阻層4 6側壁 粗糙與厚度不足的問題，但是整體而言，閘極臨界尺寸的 一致性（u n i f 〇 r m i ΐ y )並不穩定，而且钮刻前與触刻後之臨

iiilr

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4 2 5 6 1 Ο 界尺寸也有相當大的偏差（bias)。 因此，本發明的主要目的在於提供一種縮小閘極臨界 尺寸的方法，其不但能將閘極臨界尺寸縮小，而且光阻層 具有足夠的厚度以使後續的蝕刻製程順利進行，並使得閘 極的側壁平整，閘極臨界尺寸具有優良的一致性，改善蝕 刻前後臨界尺寸的偏差。 請參閱圖四至圖六，圖四至圖六為利用本發明製作 Μ 0 S電晶體之閘極的製程示意圖。本發明提供一種縮小半 導體晶片上之元件臨界尺寸的方法，其可以運用在0. 1 8微 米以下之半導體閘極製程。如圖四所示，半導體晶片7 0上 包含有一石夕基底72，一閉氧化層74形成於石夕基底72表面， 一多晶矽層7 6形成於閘氧化層7 4之上，一抗反射層7 8形成 於多晶矽層7 6上方，以及一個剖面近似方形之光阻層8 0形 成於矽基底7 2表面之部分區域。矽基底7 2、閘氧化層7 4以 及多晶矽層76可視為位於抗反射層78下方的一底層。抗反 射層78是以氮氧化矽（S i ON )所構成，用來降低光反射率。 光阻層80是用來定義閘極圖案，其包含有二垂直側邊82 ， 而二垂直側邊8 2之間距離L 3的最小尺寸即為臨界尺寸，用 來定義M0S電晶體的閘極寬度的大小。

五、發明說明（5) 示）中，並對電漿氣壓艙通入C2Fe、氧以及氦做反應氣體 以進行一乾蝕刻製程。該乾蝕刻製程會去除光阻層80二垂 直側邊8 2上之一預定厚度的光阻以縮小光阻層之臨界尺寸 為L4，以及向下完全去除未被光阻層80所覆蓋之抗反射層 部份，如圖五所示。由於光阻層80和抗反射層78形成一 個較小線寬的閘極圖案，可進而縮小半導體晶片7 0之臨界 尺寸。 進行電漿氣壓艙之乾蝕刻製程時，反應氣體為10至 100 seem 的C2F6，10 至50 seem 的氧氣（02)以及20 至 100 seem的氦氣（He)。並且電漿氣壓艙之乾蝕刻製程的最佳控 制參數範圍如下：氣壓艙壓力為20至60毫托耳（m Torr)， 上電極功率為200至400瓦（W)，下電極功率為40至80瓦 (W)，艙體溫度為攝氏50至70度，承放該半導體晶片40之 靜電承座（electrostatic chuck)的溫度為攝氏70至80 度。 最後對光阻層進行一個低蝕刻率的乾蝕刻製程，以去 除未被光阻層8 0所覆蓋的多晶矽層7 6 ，直到閘氧化層7 4表 面，如圖六所示，完成M0S電晶體閘極84的製作。 由於本發明是運用C2F6、02以及He的混合氣體來當作 乾钱刻的反應氣體，因此在餘刻抗反射層7 8時，抗反射層 78中的氬氧化矽會與反應氣體相作用，產生高分子聚合物

4256 1 Ο 五、發明說明（6) (polymer)沉積在光阻層80的水平表面以及垂直側壁表 面，進而降低乾蝕刻製程對光阻層8 0的蝕刻率，並能保持 光阻層8 0垂直側壁表面的平滑性，以同時達到進行抗反射 層7 8的蝕刻製程以及縮小臨界尺寸的目的。此外，改變反 應氣體C2F6 ' 02以及He之間的混合比例，可調整對光阻層 80之水平表面與垂直表面的蝕刻率比值，以製作出不同臨 界尺寸並且保有一定厚度的光阻層8 0。利用本發明方法並 調整反應氣體C2F6、02以及He之間的混合比例，可使臨界 尺寸縮小的幅度高達0. 0 9微米，而且仍能使臨界尺寸具有 優良的一致性，並改善蝕刻前後臨界尺寸的偏差。 利用掃瞄式電子顯微鏡（SEM)來觀察本發明方法所製 成的半導體晶片，蝕刻後的光阻層8 0垂直側壁不但保持平 滑、光阻層8 0的殘留厚度也相當足夠，而且多晶矽層7 6也 具有同樣平整的垂直側壁，使得蝕刻前與蝕刻後的臨界尺 寸偏差獲得改善。經過實驗證實，本發明縮小半導體晶片 之臨界尺寸的方法運用在0 . 1 8微米的製程中，能有效地將 閘極尺寸由標準的0 . 1 8微米製程縮小至0, 1 5微米，0. 1 2微 米以及0. 0 9微米，並且閘極臨界尺寸仍皆可以保持在三個 標準差小於0. 0 1微米之内，因此本發明可使閘極臨界尺寸 縮小的幅度高達0. 0 9微米，並且使閘極臨界尺寸的一致性 良好。 除了應用於閘極的製作外，本發明的方法亦可同樣地

五、發明說明（7) 被運用來縮小其他半導體晶片上之各種元件的臨界尺寸。 只要被定義的半導體晶片包含有一底層以及一抗反射層， 而抗反射層是由氮氡化矽、氧化矽（S i 0 )或氮化矽（S i N )所 構成，便可以運用本發明的方法，利用C2F6、02以及He作 為反應氣體，來同時進行蝕刻抗反射層以及縮小臨界尺寸 的製程步驟，之後再進行其他的蝕刻製程，以完成其預定 的製程流程。 相較於習知技術，本發明縮小半導體晶片上之臨界尺 寸的方法運用C2F6、02以及He作為蝕刻氣體，能同時蝕刻 抗反射層以及縮小臨界尺寸。運用在0 . 1 8 微米以下之閘 極的製程時，本發明不但能將閘極臨界尺寸縮小，而且使 光阻層具有足夠的厚度以使後續蝕刻製程順利進行，並使 得閘極的側壁平整，閘極臨界尺寸具有優良的一致性，改 善蝕刻前後臨界尺寸的偏差。因此本發明方法能有效地縮 小閘極線寬，大幅地提昇了 MOS電晶體的電性表現。 以上所述僅為本發明之較佳實施例，凡依本發明申請 專利範圍所做之均等變化與修飾，皆應屬本發明專利之涵 蓋範圍。

第10頁 4 256 10 圖式簡單說明 圖 示 之 簡 單 說 明 圖 .> 為 習 知 的MOS電晶體 的剖 面 示 意 圖 0 圖 二 為 習 知 定 義MOS電晶 體之 間 極 寬 度 的 製 程 示 意 圖 0 圖 為 習 知 製 作M0S電晶 體閘 極 之 削 光 阻 製 程 的 示 意 圖 〇 圖 四 至 圖 六 為 運用 本發却 1方法彳 數作MOS 電 晶 體 閘 極 時 的 半 導 體 晶 片 剖 面 圖。 圖 示 之 符 號 說 明 70 半 導 體 晶 片 72 矽 基 底 74 閘 氧 化 層 76 多 晶 矽層 78 抗 反 射 層 80 光 阻 層 82 垂 直 側 邊

Claims (1)

1. Μ 修正 4 256 1 Ο 1. 一種縮小 dimension) 反射層設於 面近似方形 包含有二垂 小尺寸即稱 壓艙中，該 對該電漿 一半導體 的方法， 該底層表 之光阻層 直側邊， 為臨界尺 方法包含 氣壓搶通 一乾蝕刻製程，該乾 直側邊上之一預定厚 寸，以及向下完全去 部分。 晶片之 該半導 面，用 ，設於 且該光 寸，該 有下列 入 C 2 F6 蝕刻製 度以縮 除該光 臨界尺寸（critical 體晶片包含有一底層，一抗 來降低光反射率，以及一剖 該抗反射層表面，該光阻層 阻層之二垂直側邊之間的最 半導體晶片係置於一電漿氣 步驟 «氧以及氦做反應氣體以進行 程會去除該光阻層二垂 小該光阻層之臨界尺 阻層未覆蓋之抗反射層 2. 如申請專利範圍第1項之方法’該反應氣體之流量為1 0 至 lOOsccm 的 C2F6，10 至 50sccm 的氧，以及 20 至 lOOsccm 的氦。 3. 如申請專利範圍第1項之方法，其中於進行該乾蝕刻製 程時，該電漿氣壓艙之氣壓艙壓力為20至60毫托耳 (πι T 〇 r r ) ° 4. 如申請專利範圍第1項之方法，其中於進行該乾蝕刻製 程時，該電漿氣壓艙之上電極功率為200至4 00瓦（W)， 而該電漿氣壓艙之下電極功率為40至80瓦（W)。

   第12頁 六、申請專利範圍 5. 如申請專利範圍第1項之方法，其中於進行該乾蝕刻製 程時，該電漿氣壓艙之艙體溫度為攝氏50至70度，而該 電漿氣壓艙中承放該半導體晶片之靜電承座 (electric-static chock)之溫度係為攝氏70至80度。 6. 如申請專利範圍第1項之方法其中該抗反射層係由氣 氧化石夕（silicon oxinitride)、氮化石夕（silicon nitride)或氧化硬（silicon oxide)所構成。 7. 如申請專利範圍第1項之方法，其中該底層包含有 一 石夕基底（substrate)，一介電層設於該石夕基底上，以 及 一多晶矽層設於該介電層上。 8 ·如申請專利範圍第7項之方法，其中該介電層係為一閘 氧化層。

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