TW388125B - Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas - Google Patents

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3465twf.doc/005 _B7_ 五、發明説明（ί ) 本發明是有關於一種半導體積體電路，且特別是有關 於一種製造記億單元（memory cell)的陣列(array)的方法， 此記憶單元具有以習知的技藝難達成的小面積儲存格。此 方法利用電性導通的側壁間隙壁（例如位元線）形成分離的 位元線結構，可以在位元線與電容器終端接觸間自動對 準，並藉以減少記憶單元的面積。 難濟部中*揉率局貝工消费合作社印装 (請先聞讀背面之注$項再填寫本頁) 近幾年來，動態隨機存取記億體(dynamic random access memory，DRAM)晶片上記憶單兀的數量與密度大幅的增 加。基底上的DRAM晶片面積係由具有位址、緊密排列 的記憶單元陣列，以及晶片周圍的讀/寫電路組成。目前 以生產具有64百萬個記億單元的DRAM晶片爲主，此晶 片的最小形體尺寸（minimum feature size)比0·5微米 (micrometer)還小；每一個DRAM單兀都是由一個存取電 晶體、場效電晶體(field effect transistor，FET)、以及一個 儲存電容器組合而成。其中，儲存電容器具有終端連往場 效電晶體的源極/汲極區其中之一’電容器以二進位形式(0 與1)儲存訊息，而連往位元線的第二源極/汲極區經由 DRAM晶片上的週邊電路讀寫訊息；同時作爲主動元件上 的場效電晶體閘極電極的字元線’則用以隨機存取個別的 記憶單元。 . 到西元2000年，DRAM晶片上的記憶單元數量預計 會達到十億位元（1 Gigabit)，電路密度的增加係來自於每 一個半導體元件（FET)的小型化與元件封裝密度的提昇。 元件的最小形體尺寸F的縮小有一部份歸功於高解析度的 4 本紙張尺度逋用中國國家標準（CNS > A4规格（210X297公釐） 3465twf.doc/005 3465twf.doc/005 經濟部中夬揉率局貝工消费合作社印拏 A7 B7 五、發明説明（>) 微影技術與方向性（非等向性）電漿蝕刻，譬如下一波產品 的最小形體尺寸F被預計可以達到0. 25到0.18微米(μπι)。 但是’要進一步減少DRAM上記憶單元的尺寸將會越來 越困難。 透過第1A圖與第iB圖所示習知的兩種記億單元的佈 局設計’可以很容易瞭解這個問題。第1A圖所示爲一種 習知斜的位元線(diagonal bot line, DBL)之記憶單元設計的 佈局上視圖’此佈局係由延伸到主動元件區42上，以形 成場效電晶體的字元線40陣列組合而成；位元線44斜的 延伸覆蓋位元線接觸窗46，連接至每一個場效電晶體的源 極/汲極區其中之一，而電容器終端接觸窗48則與另一個 源極/汲極區相連；圖中的虛線50表示一個記憶單元的區 域。以最小形體尺寸F表示，記憶單元的單位面積爲2FX 3F=6F2。第1B圖繪示爲一種習知折疊(f〇Med)位元線單元 陣列的佈局，對應的元件標號與第1A圖相同。在此佈局 中’記憶單元的單位面積是以虛線52表示，需要的單元 面積爲2FX4F=8F2，可以很明顯的看出需要比較大的單元 面積。在另一個例子中，由於終端接觸窗48與位元線44 是位在晶片上的同一個平面，微影製程對準的容忍度與未 來最小形體尺寸F的縮小，均會使得製作可靠的DRAM 元件變的困難。 在文獻上有幾種製作具有堆疊式電容器的DRAM單元 的方法，特別是Park等在美國專利案號5,482,886中提到 的’利用在終端接觸窗開口的側壁間隙壁製作DRAM電 5 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） (請先閲讀背面之注項再填寫本頁) 訂 3465twf.doc/005 M濟部中央梂率局貝工消费合作社印裝 A7 B7_ 五、發明説明（今） 容器的方法；另外一個方法是Kim在美國專利案號 5,622,883中提到的，利用位元線與電容器終端接觞窗的 接著墊製作DRAM單元的方法。此外，一種利用側壁間 隙壁製作電容器的方法，在習知技藝中被採用作爲同樣參 考；另外Jun在美國專利案號5,409,355中更提到一種具 有電容器的半導體元件之製造方法，係利用在晶片上的記 憶單元區域與周圍區域高度差縮小以增加電容量；但是上 述的方法沒有一個可以處理縮小單位記憶單元面積的問 題。 因此，在產業界仍需要有一個方法，以與位元線接觸 的改良自動對準終端接觸窗，以使電容器在位元線 (capacitor-over-bit line，COB)上的 DRAM 結構有縮小的記 憶單元面積。 因此，本發明的主要目的就是在提供一種與位元線接 觸的自動對準電容器終端，以降低最小形體尺寸F。 本發明的另一目的在於形成自動對準終端連接至位元 線的結構，與微影技術對準容忍度的關係較小，因此可以 放寬光阻對準與蝕刻的的設計準則(design rule)。 本發明的再另一目的在於利用以電性導通的側壁間隙 壁形成的新的分離位元線結構，進一步形成改良的自動釋 〆. . 終端連接至位元線的結構。 n 根據本發明的上述與其他目的’提出一種製作DRAM 單元的方法與結構，利用分離的位元線縮小主動元件的必 須面積，這些分離的位元線（也可以說是側壁位元線)是利 6 本紙張又度逍用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注f項再填寫本頁)

3465twf.doc/005 A7 B7_ 五、發明説明（必） 用導電的側壁間隙壁形成，使得電容器終端接觸窗形成在 具側壁間隙壁位元線之間，並自動對準位元線；這造成較 緊密的設計基本規則與降低微影技術對不準的問題。 首先’提供一半導體基底，通常基底爲具有<100>結 晶方向的P_摻雜的單晶矽基底。利用在基底上形成厚的場 氧化層(field oxide, FOX)圍繞每個元件區域，並以此將元 件區域作電性隔離，這些在DR冬Μ晶片上的主動區域包 括具有縮小面積的記憶單元區域，這會在後續的製程說明 中詳細敘述。傳統方法是利用矽的區域氧化法（l〇cal oxidation of silicon，LOCOS)形成場氧化層，其中一層氧化 阻障層’比如氮化矽（Si3N4)被定義以在元件區域上留下一 部份，而暴露出來的基底被氧化，至達到預期的氧化層厚 度以形成場氧化層。其他形成場氧化層的方法，比如淺溝 渠隔離（shallow trench isolation, STI)，蝕刻基底以形成溝 渠，並以化學氣相沈積法（chemical vapor deposited，CVD) 塡充溝渠，再使基底表面變的平坦。場效電晶體的形成則 首先在兀件區域上形成一層薄的阐極氧化層。沈積並定義 一層導電層’用以作爲元件區域上場效電晶體的閘極電 極，同時在場氧化區域上形成位元線；一般的導電層爲多 晶矽化金屬（polycide)，係由重的Ν·摻雜的多晶矽層.，以 及位於其上表面的砂化金屬層，比如矽化鎢(WSi2)組合而 成；沈積一層蓋氧化層與/或氮化砂層，定義蓋氧化層與 導電層以形成閘極電極。在次微米的場效電晶體結構中， 輕摻雜源極/汲極區係利用離子植入形成，而在蘭極電極 7 本紙張尺度逍用中國國家標率（CNS > A4规格（210X297公釐） ---- (請先閲讀背面之注^|^項再填$?^頁) 訂 線\ 經濟部中央揉準扃貝工消费合作社印装 3465twf.doc/005 A7 B7 五、發明説明（Γ) 上形成有絕緣的側壁間隙壁，藉以改善元件的特性，比如 減低短通道效應。接著，在每一個形成場效電晶體的記憶 單元區域中，利用比如離子植入法植入如砷、磷離子等N 型摻質，在場效電晶體的閘極電極旁形成第一與第二源極 /汲極接觸區域。 經濟部中央揉準Λ貝工消费合作社印装 (請先閲讀背面之注意事項再填3頁) -紹\ 本發明提供製作具有最小記憶單元面積的記憶單元製 造方法，利用在基底上沈積第一絕緣層並使其平坦。利用 光阻罩幕與非等向的電漿蝕刻對準覆蓋第一與第二源極/ 汲極區，沿閘極的垂直方向在第一絕緣層上蝕刻出溝渠。 在第一絕緣層上與溝渠中沈積一層類似的第二導電層，並 以非等向的回蝕刻以在溝渠的側壁上形成側壁間隙壁的位 元線。在側壁間隙壁的位元線之間的溝渠沈積一層第二絕 緣層，其厚度需足夠塡滿溝渠並提供一平坦的表面。對準 第一絕緣層與第二絕緣層，在側壁間隙壁的位元線之間以 非等向的電漿蝕刻出開口，暴露出每一個記憶單元區域的 第一源極/汲極區。沈積第三導電層塡滿位元線接觸窗開 口 ’接著以化學/機械的硏磨方法，或回蝕刻法去除第三 導電層，至暴露出第二絕緣層的表面，以形成連接至第一 源極/汲極區的位元線接觸；並與位元線接觸窗開口暴露 出之側壁間隙壁的位元線作電性接觸。沈積第三絕緣.層， 比如硼磷矽化玻璃，並對其進行回火，以形成一層平坦層。 在第三、第二與第一絕緣層中以非等向性蝕刻出開口，這 些開口對準在側壁間隙壁的位元線之間，並連至第二源極 7汲極區’以形成電容器終端的接觸窗開口。在終端接觸 8 本紙張纽適用中圏鬮家標準（CNS) A4^ (21Qx297公着） 3465twf.doc/〇〇5 A7 B7 經濟部中央樣準局貝工消费合作社印装 五、發明説明（么） 窗開口中沈積一層薄的第四絕緣層，比如氮化矽層，並利 用非等向的回蝕刻，在終端接觸窗開口中暴露出來的側壁 間隙壁位元線上形成絕緣層側壁。沈積第四導電層以塡滿 終端接觸窗開口，以形成連接至第二源極/汲極區的終端 接觸。因爲本發明使用自我對準技術，記憶單元的面積可 以縮小，且記憶單元的封裝密度可以提高；透過在終端接 觸上形成堆疊的電容器，即可完成DRAM的記憶單元。 爲讓本發明之上述目的、特徵、和優點能更明顯易懂， 下文特舉一較佳實施例， 並配合所附圖式，作詳細說明如下： 圖式之簡單說明： 第\1A圖繪示爲習知的一種具有6F2.單元面積的DRAM 元件的斜位元線單m佈局上視圖； 第1B圖繪示爲習知的一種具有8F2單元面積的DRAM _元件的折疊位元線單元佈局的上視圖； 第2圖繪示依照本發明一較佳實施例、，具有共同位元 皞接觸與側壁間隙璧位元線的枏鄰兩記憶單元的佈局上視 圖；以及 || 3A圖至第7D圖繪示依照本發明一較佳實施例’製 作新的EIRAM單元的流程剖面圓。 ' 圖示標記說明= 40,14 字元線 42 主動區域 44 位元線 请 先 閲 讀

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訂 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） 3465twf.doc/005 A7 B7 五、發明説明（7 ) 46,26 位元線接觸窗 48,32 電容器終端接觸窗 50,52 記憶單元區域 10 基底 12 場氧化層 12’ 元件區域

14 閘極電極 2 溝渠 訂 20,24,28,30 絕緣層 22 側壁間隙壁位元線 4 位元線接觸窗開口 6 終端接觸窗開口 13 閘極氧化層 14A,22,26,32 導電層 14B 蓋氧化層 14C 側壁間隙壁 15 輕摻雜源極/汲極區 17 接觸區域 經濟部中央標準扃貝工消费合作社印裝 34 多晶矽層、下電極 36 介電層 · 38 多晶砂層、上電極 實施例

請參照第2圖的上視圖，以及第3A圖至第7D圖的剖 面圖，詳細敘述本發明的較佳實施例。第3A圖至第7D 本紙張尺度適用中國國家樣準（CNS ) A4規格（210 X 297公釐） 3465twf.doc/005 A7 B7 五、發明説明（？） 圖的剖面圖係對應於第2圖上A-Λ’、B-B’、C-C’與D-D’ 的剖面部分。本發明用一種新的側壁間隙壁的位元線結 構，製作具有縮小單元面稹的DRAM元件之記憶單元； 雖然在製程的說明中，製作的DRAM元件具有N通道的 場效電晶體作爲存取電晶體’熟悉此技藝者應能明白除了 本實施例中所敘述的以外，在DRAM晶片上更包括額外 的製程步驟與其他類型的元件，比如在p摻雜的基底中形 成N井的區域，P通道的場效電晶體也可能被提供’用以 形成DRAM晶片上週邊電路所需要的複合式金氧半導體 (complementary metal oxide semiconductor, CMOS)電路。 此單元結構與步驟流程在第3A圖至第7D圖中說明， 具有共同位元線接觸的相鄰兩記憶單元的佈局上視圖則參 考第2圖說明。第2圖的上視圖繪示出基底1〇 ’其上具有 場氧化區12,圍繞在元件區12’周圍，並將其作電性隔離； 定義第一導電層以形成字元線14,其延伸到元件區12’上 係用以作爲場效電晶體的閘極電極’其標號同樣爲14。一 層平的第一絕緣層20覆蓋在字元線14上；在元件區12’ 上的第一絕緣層20中，蝕刻出寬度爲W的溝渠2，並對 角的連到字元線14。沿表面沈積一層第二導電層’並以非 等向性的回蝕刻，在溝渠2的側壁上形成側壁間隙壁’的位 元線22。沿表面沈積一層第二絕緣層24，到厚度足以塡 滿在側壁間隙壁位元線22之間的溝渠2。在絕緣層24與 20內以非等向性蝕刻出位元線接觸窗開口 4 ’連至每一個 場效電晶體的第一源極/汲極區；在第2圖中的位元線接 本紙張尺度適用中國國家揉準（CNS ) A4规格（ 210X297公釐） 3465twf.doc/005 A7 B7 趣濟部中央揉準為員工消费合作社印装 五、發明説明（？） 觸窗開口係連至兩相鄰場效電晶體的閛極電極14之間共 用的源極/汲極區。沈積第三導電層以塡滿位元線接觸窗 開口 4 ’並回蝕以形成位元線接觸26。沈積第三絕緣層28 覆蓋並絕緣隔離位兀線接觸26。接著在絕緣層28、24與 2〇中’位於側壁間隙壁位元線22的溝渠2區域上，触刻 形成終端接觸窗開口 6,連至每一個場效電晶體的第二源 極/汲極區。沿著表面沈積一層薄的第四絕緣層30，並回 蝕刻以隔開在終端接觸窗開口 6中暴露出來的側壁間隙壁 位元線22。沈積一層第四導電層以塡滿終端接觸窗開口 6， 並回蝕到第三絕緣層28以形成終端接觸32。接著，在電 容器終端接觸32上形成選擇的堆疊式電容器，以完成具 有縮小的單元面積的動態隨機存取記憶體(DRAM)單元， 爲簡化圖不，在第2圖中並沒有繪示出此堆疊式電容器。 請參照第3A圖至第3D圖’首先提供一半導體基底10， 如第3A圖所示’ 一般的基底爲ρ·摻雜，具有<1〇〇>結晶 方向的單晶矽基底。場氧化層12形成在基底1〇上，圍繞 每一個元件區域並將其電性隔離，場氧化層一般以矽的區 域氧化法(LOCOS)形成’其中在兀件區域上有一層氧化阻 障層(未顯示）’比如氮化矽，而暴露出來的基底10會接著 被氧化，一般場氧化層12的厚度約爲1200〜4000人。另外， 也可以利用其他方法形成場氧化層，比如淺溝渠隔離，但 爲達本發明之目的，故利用矽的區域氧化法。形成場效電 晶體，首先在元件區域上形成一層薄的閘極氧化層13，如 第3B圖所示，一般的閘極氧化層是利用熱氧化法形成， (請先閲讀背面之注f項再填寫本頁) ^1 、11 f— 本紙張尺度適用中國Η家標準（CNS )八4規格（210X297公釐） 3465twf.doc/005 A7 B7 經濟部中夬橾準局負工消费合作社印装 五、發明説明（Μ ) 其厚度約爲30-120A。沈積並定義第一導電層14A，以在 元件區域上形成場效電晶體的閘極電極14，並同時在場氧 化層12的區域上形成字元線（未顯示）。一般導電層14A 爲多晶矽化金屬，是由重的N+摻雜的多晶矽層，以及位於 其上表面的矽化金屬層，比如矽化鎢組合而成；多晶矽層 可以低壓化學氣相沈積法（low pressure chemical vapor deposition，LPCVD)，用矽甲烷（SiH4)沈積而成，並導入n 型的磷作爲導電的摻質；矽化鎢是利用化學氣相沈積法， 以六氟化鎢（WF6)與矽甲烷作爲反應氣體沈積而成，多晶 矽化金屬層14A的整體厚度約爲1000〜3000A。在定義場 效電晶體的閘極電極之前，在導電層14A上形成一層由氧 化矽與/或氮化矽組合的蓋氧化層14B。以離子植入法植入 N型摻質，比如磷，形成輕摻雜源極/汲極區(Ν·)15，藉以 將短通道效應降至最低，此方法爲產業界一般使用的方 法，也是第3Β圖的說明。接著，在閘極電極14上形成絕 緣的側壁間隙壁14C;比如利用離子植入法植入Ν型摻質， 比如磷，以在每一個元件區域中形成源極/汲極的接觸區 (Ν+)17，與場效電晶體的閘極電極14相鄰，以提供好的歐 姆接觸(ohmic contact)。 須注意的是，以下開始敘述製作使單元面積縮小釣記 憶體單元的方法與結構(比如具有主動區域(AA)面積6F2， 其中F表示最小形體尺寸）。沈積第一絕緣層20，其較佳 爲氧化層，以四乙基矽甲烷(tetraethosiloxane，TEOS)爲反 應氣體，利用LPCVD形成。接著，將第一絕緣層20以比 本紙張尺度速用中國國家標準（CNS ) A4規格（210X297公釐） I.一— ^------0V— I- (請先閲讀背面之注意事項再4寫本萸) 訂 3465twf.doc/005 經 濟 部 中 央 揉 準 局 貝

合 作 社 % A7 B7 五、發明説明（"） 如化學/機械硏磨方法進行平坦化，使其進行平坦化後在 閘極電極14上的厚度約爲3000〜6000A。 本發明的特點在於，於第一絕緣層2〇中蝕刻出溝渠2， 如第3C圖與第3D圖所示，其分別爲第2圖中C-C，與D-D’的剖面圖。溝渠2係對準並垂直於閛極電極14，並對準 延伸到源極/汲極區（N+)17上方。在蝕刻溝渠時係利用傳 統的微影技術與非等向性電漿蝕刻，比如可以利用反應性 離子蝕刻法(reactive ion etching, RIE)蝕刻出溝渠2，而蝕 刻氣體比如爲四氟化碳（CF4)，溝渠的較佳深度約爲 5〇0〜2000A，而其寬度約等於2F。 接著，沿著表面在第一絕緣層20上與溝渠2中形成第 二導電層22，其較佳是以LPCVD，用矽甲烷作爲反應氣 體沈積多晶矽，並同時摻入N+的磷，以比如磷化氫(PH3) 作爲摻雜氣體；第二導電層22的摻質濃度約爲1.0X 1019〜1.0X1021原子/立方公分，而厚度約爲600〜1600A。 接著對多晶矽層22進行非等向性的回蝕刻，以在溝渠2 的側壁上形成側壁間隙壁位元線，也標號爲22，如第3C 圖與第3D圖所示，此側壁間隙壁位元線22在第3B圖中 也有繪示出來，此圖示第2圖沿溝渠2的B-B’剖面圖。 第4A圖至第4D圖表示接下來的製程步驟。如第4A 圖所示，沈積一層第二絕緣層24，其沈積厚度須足夠塡滿 側壁間隙壁位元線22之間的溝渠2，如第4C圖與第4D 圖對應於第2圖中〇(：’與D_D’的剖面所示的結構。第二 絕緣層24較佳爲硼磷矽化玻璃層(BPSG)，係以TEOS與 請 先· 閱 背-

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本紙張尺度適用中國國家揉準（CNS ) A4规格（210X297公羡） 3465twf. doc/ 005 A7 五、發明説明（/y ) 適當的硼與磷的摻質氣體，利用化學氣相沈積法沈積而成 其厚度至少要大於W/2 ;然後對此層進行回火，以使BPSG 層迴流(reflow)，並以化學/機械硏磨以得到一平坦的上表 面。須注意的是，在下一階段的技術具有最小的形體尺寸 F約爲0.18μιη或0.25μιη的情況下，寬度爲2F的溝渠2 必須要求第二絕緣層24的厚度至少爲0.25μηι(2500Α)。第 二絕緣層24可以選擇性的使用旋塗式玻璃(spin on glass, SOG)，以提供一層具有平坦表面的氧化層。第2圖中B-B’ 部分的結構繪示在第4B圖中，因爲被第二絕緣層24覆蓋， 故以虛線顯示兩個側壁間隙壁位元線22其中之一。 請參照第5A圖至第5D圖，蝕刻出接觸窗開口 4以形 成位元線接觸窗；傳統的微影技術與非等向性電漿蝕刻被 使用，以在第二與第一絕緣層24與2〇中蝕刻出接觸窗開 口 4，如第5B圖與第5D圖所示。接觸窗開口 4對準側壁 間隙壁位元線22之間，且位於其上，連接至每一個記憶 單元區域的源極/汲極區（N+)17的第一部份；此開口較佳 是以對氧化物與矽有高的蝕刻選擇率之高密度電漿蝕刻 (厂卜·、 (high density plasma，HD朽形歲，舉例來說，電紫蝕刻可 以利用三氟甲烷(CHF3)進行。 沈積第三導電層26塡充在位元線接觸窗開口 4中、如 第5B圖與第5D圖所示。此第三導電層26可以利用砂甲 烷作爲反應氣體，以LPCVD形成，並同時利用磷化氫作 爲摻質的氣體進行摻雜，其摻質的濃度約爲ιοχ1019〜1·〇 X1021原子/立方公分，沈積的厚度必須足夠塡滿位元線接 本紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公釐） 3465twf.doc/005 A7 B7 經濟部中夬揉率局貝工消费合作社印装 五、發明説明（/)) 觸窗開口 4。接著以化學/機械硏磨或回蝕刻法，去除第三 導電層26至第二絕緣層24的表面，以形成位元線接觸， 也標示爲26，連至源極/汲極區(N+)l7的第一部份，並與 在位元線接觸窗開口 4內的側壁間隙壁位元線22作電性 接觸，如第5B圖與第5D圖所示》 請參照第6A圖至第6D圖，在位兀線接觸26上沈積 一層第三絕緣層28，如第6B圖與第6D圖所示，此層28 較佳爲BPSG，並利用回火使BPSG流動，以得到平坦的 表面。第三絕緣層28較佳以矽甲烷爲反應氣體，利用化 學氣相沈積法形成，並摻入適當的硼與磷作爲摻質，其厚 度約爲500〜3000人；第三絕緣層28可選擇性的包括一層 由氮化矽組成的阻障層，在第6A圖至第6D圖中描繪出 部分的第三絕緣層28，此阻障層之厚度約爲60〜200A。 請參照第7A圖至第7D圖，以傳統的微影技術與非等 向性電漿蝕刻蝕刻出開口 6,以形成電容器的終端接觸窗 開口，此開口 6係蝕刻形成於第三、第二與第一絕緣層28,24 與20內，相對於側壁間隙壁位元線22之間，並連至源極 /汲極區(N+)17的第二部份，如第7B圖與第7C圖，以及 第2圖的上視圖中所示。 仍參考第7A圖至第7D圖，沿著表面在第三絕緣層28 上與終端接觸窗開口 6中，沈積一層第四絕緣層30，如第 7B圖與第7C圖所示，此層30較佳是以氮化矽組成，利 用LPCVD沈積，厚度約爲100-300A。接著對第四絕緣層 30進行非等向性的回蝕刻，以在終端接觸窗開口 6內任何 本纸張尺度適用中國國家揉準（CNS > A4规格（210X297公釐） {請先閲讀背面之注意事項再填頁) 訂 3465twf.doc/005 A7 B7 五、發明説明（//) 暴露出來的側壁間隙壁位元線22上形成絕緣間隙壁30。 沈積第四導電層32塡充在終端接觸窗開口 6中，以形 成終端接觸32連至源極/汲極區(N+)17的第二部份，此層 32較佳爲N+摻雜的多晶矽。舉個例子來說，多晶矽可以 用矽甲烷作爲反應氣體，利用LPCVD沈積，並在沈積時 同時以磷化氫進行摻雜，至其濃度達到約爲1.0X10^1.0 X1021原子/立方公分爲止；第四導.電層32的厚度必須足 夠塡滿終端接觸窗開口 6,故其較佳厚度必須大於ιοοοΑ。 接著對第四導電層32進行回蝕刻或化學/機械硏磨，以形 成電容器的終端接觸32，如第7C圖與第7D圖所示；舉 例來說，回蝕刻可以利用RIE與對蝕刻多晶矽的選擇性高 於氧化矽的蝕刻劑氣體進行，因爲本發明中的自動對準技 術係利用側壁間隙壁位元線22，記憶體單元的主動區域 (AA)可以被調整到最小形體尺寸F(例如AA=2FX3F)，而 且記憶體單元的封裝密度也可以提高。 仍參考第7A圖至第7D圖，以傳統的方法在終端接觸 32上形成堆疊式電容器，以完成DRAM記憶體單元的製 作。在第7B圖與第7D圖中所示的堆疊式電容器爲冠型 (crown-shaped)電容器。但是，其他的電容器結構，像是 鰭型（fin-shaped)、雙冠型（double-crown)與其他類似的結 構均可以使用。沈積並定義一層多晶矽層34，以形成電容 器的冠型下電極34，此層34係以LPCVD沈積，並有磷 濃度約爲l.〇Xl〇19~l.〇Xl〇21原子/立方公分的重摻雜。一 薄層具有高介電常數的內電極介電層36(interelectrode 本紙張A度適用中國國家橾準（CNS ) A4規格（210X297公釐） (，請先Μ讀背面之注$項 > IL. I I 再^|^本莨) 訂 經濟部中央搮準局胄工消费合作社印装 34 65twf. doc/005 A7 B7 五、發明説明（/ 〇 dielectric layer)被沈積在下電極34的表面上，此介電層36 可以氧化矽/氮化矽/氧化矽(ΟΝΟ)組合而成。此ΟΝΟ介電 層係透過在多晶矽下電極上形成一層熱氧化層’利用 LPCVD沈積一層氮化矽層，再利用氧化爐管將氮化矽層 部分還原成上層的氧化層組合而成，其較佳厚度約爲 52~60人。介電層36可以選擇性的由其它具有高介電常數 的材料組成，比如五氧化二鉬(Ta2Q5)，或可以與ΟΝΟ結 合以形成高介電常數層36。接著利用沈積與定義一層多晶 矽層％，形成電容器的上電極，此多晶矽層也是以LPCVD 沈積，並有以磷化氫進行摻雜的濃度約爲1·〇Χ1019~1.〇Χ 1〇21原子/立方公分的磷，其厚度約爲800〜1600Α。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 先 閲 讀 背*

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訂 鯉濟部中央橾準局貝工消費合作杜印裝 本纸張幻t適用中國困家標準（CNS > Α4胁（210χ297公董）

Claims (1)

1. 輕濟部中央樑準局貝工消费合作社印製 3465twf.d〇c/〇〇5 AS C8 -------^_；_ w、申請專利範團 ι·〜種具有最小記憶單元區域的動態隨機存取記憶體 ( 的製造方法’形成在一半導體基底上，該製造方法包括下 列步驟： _提供具有該記憶單元區域之該半導體基底，該記憶單 元區域係被複數個場氧化區圍繞； —沈積並定義一笋一導電層，並形成字元線延伸到該單 元區域’以形成用以作爲複數個場效電晶體的複數個閘極 電極’以及進一步的形成複數個第一與複數個第二源極/ '汲極區，分別相鄰的設置在該些閘極電極的兩側； 沈積一第一絕緣層於該基底上，並使其平坦； <.......... 以一光阻罩幕與非等向性電漿蝕刻，形成複數個溝渠 於該第一絕緣層中，對準該單东區域並垂直連往該些閘極 電極’以及對準並延伸i該些第一與該些第二源極/汲極 區； 沿著袠面沈積一第二導電層於該第一絕緣層上，並利 用非等向性回蝕刻以在該些溝渠之側壁上形成複數個側壁 、間隙壁位元線·， 沈積一第二絕緣層，足夠厚以塡滿位於該些側壁間隙 壁位元線之間之該些溝渠，並提供一平坦表面； 在該第二與該第一絕緣層中非等向蝕刻出複數個.接觸 窗開口，對準該些側壁間隙壁位元線隻兼倂連至該些第一 源極/汲極區； 琪積一第三導電層以塡滿該些位元線、接觸窗開口，並 寧擇性的去除該第二絕緣層表面上之該第三導電層，以形 ---^-------- ·- (請先Η讀背面之注$項再填寫本頁) 、?τ 本纸張尺度適用t國國家揉率（CNS ) A4規格（210X297公釐） 34 65twf.doc/005 !! D8 六、申請專利範圍 〜 成複數個位元線接觸連至該些第—源極/汲極區，以及與 在該些位元線接觸窗開口中暴露出來的該些側壁間隙壁位 元線接觸； 患 沈積一第三絕緣層； (在該第二、第一與第一絕緣層中，對準該些側壁間隙 擘位元線之間非等向蝕刻\出複數個開口，並連至該些第二 源極/汲極區以形成複數個電容器終端接觸窗開口； 沿著表面在該些終端接觸窗中沈積一第四絕緣層，並 進行#等向性回蝕刻，以在該些終端接觸窗開口中，任何 暴露出之該些側壁間隙壁位元線上形成複數個絕緣間隙 壁； ，许懷一第ja屬電層塡滿該些終端接觸窗開口，以形成 ，複^個終端接觸連至該些第二源極/汲極區；以及 形成複數個堆疊式電容器以完成該些具有蘅小即憤單 元區域的動態隨機存取記憶體。 " 2. 如申請專利範圍第丨項所述之製造方法其中該第 一導電層保爲一多晶矽化金屬層，由一具導電摻質之多晶 矽層與一耐熱之金屬矽化層組成，其整體厚度約爲 1000〜3000A。 3. 如-申請專利範圍第1項所述之製造方法，其中該第 —给緣層爲氧化矽，其平坦化以後於該些字元線上之厚度 約爲 3000〜6000A。 4. 如申請專利範圍第1項所述之製造方法，其中該第 一筢緣層中蝕刻出的該些溝渠之深度約爲5〇〇〜2〇〇〇A。 20 本紙張尺度逋用中國國家梂率（CNS ) A4规格（210X297公釐） m fm 1^1 4H ϋ— m In a I 1 - (請先閱讀背面之注$項再填寫本頁) 訂 經濟部中央橾牵局貝工消费合作社印策 經濟部中央標率局工消費合作社印氧 34 65twf.doc/005 B8 C8 D8 --------------- 、申請專利範圍 5. 如申釀專利範圍第1項所述之製造方法，其中該些 溝渠分別具有小於2F之一寬度，其中F爲該光阻罩幕之 最小形體尺寸。 6. 如申請專利範圍第1項所述之製造方法，其中該第 二導電層爲N+摻雜之多晶矽，其厚度約爲6〇0〜1600A。 7. 如申請專利範圍第1項所述之製造方法，其中該第 二絕緣層爲一硼磷矽化玻璃層。 p谷，如申請專利範圍第1項所述之製造方法，其中該第 二‘緣層爲一旋塗式玻璃層' 9_如申請專利範圍第1項所述之製造方法，其中該第 ，三導電層爲一同時摻雜N+的多晶矽層’其厚度必須足夠導 滿該些位元線接觸窗開口。 d.如申請專利範圍第1項所述之製造方法，其中該第 三絕緣層係由一硼磷矽化玻璃層組成，其厚度約爲 500〜3000A，該第三絕緣層之上表面具有一氮化矽触刻阻 擋層，厚度約爲60〜200A。 11. 如申請專利範圍第1項所述之製造方法，其中該第 ώ絕緣層爲氮化矽，厚度約爲100〜3〇〇A。 12. 如申請專利範圍第1項所述之製造方法，其中該第 四導電層爲一同時摻雜N+的多晶矽層’其厚度必須足夠填 滿該些終端接觸窗開口。 _ 13· —種具有最小記憶單元區域的動態隨機存取記憶體 的製造方法，形成在一半導體基底上，該製造方法包括τ 列步驟： (請先閱讀背面之注意事項再填寫本頁) 訂 本纸張尺度適用中國國家梯率（CNS ) Α4规格（210X297公釐） 3 4 65twf doc/005 A8 B8 C8 D8 經濟部中央標牟局負工消費合作社印«. :、申請專利範固 提供具有該些記憶單元區域之該半導體基底’該些記f 、憶ΐ元區域係被複數個場·氣化區圍繞J ，沈積雄_室義由摻雜多晶矽組成之一第一導電層’並形 成字元線延伸到該單元區域，以形成甩以作爲複數個場效 胃曰0曰_购複數個閘極電極，以及進一步的形成複數個第一、 與複數個第二源極/汲極區，分別相鄰的設置在該些閘極 電極的兩側； 「沈積一第一絕緣層於該基底上，並使其平坦； 以一光阻罩幕與非等向性電漿蝕刻，形成複數個溝渠, 於該第一絕緣層中，對準該單元區域並垂直連往該些閘極、 -電極’以及對準並延伸至該些第一與該些第二源極/汲極 區； '沿著表面沈積由摻雜多晶矽組成之一第二導電層於該 第一絕緣層上，並利用非等向性回蝕刻以在該些溝渠之側 壁上形V成複數個倾壁間隙壁位元線； .沈積一第二絕緣層，足夠厚以塡滿位於該些側壁間隙 壁位元線之間之該些溝渠，'並提供一平坦表面； -在該第二與該第一絕緣層中非等向蝕刻出複數個接觸 窗開口’對準該些側壁間隙壁位元線隻兼倂連至該些第二 源極/汲極區； ， 沈積由摻雜多晶矽組成之一第三導電層以塡滿該些位 元線接觸窗開口，並選_擇性的去除該第二絕緣層表面上之 該第二—導電層，以形成複數個位元線接觸連至該些第一源 極/汲極區，以及與在該些位元線接觸窗開口中暴露出來 22 (請先聞讀背面之注^^項再填寫本頁) %? Τ 本紙張尺度逋用中國國家揉準（CNS ) Α4規格（210X297公釐） B8 34 65twf.doc/005 ----------D8____. 六、申請專利範圍 的該些側壁間隙壁位元線接觸； 沈積一第三絕緣層； 在該第三、第二與第一絕緣層中，對準該些側壁間隙 壁位元線之間非等向蝕刻岀複數個開口，並連至該些第二 源極/汲極區以形成複數個電容器終端接觸窗開Q ; 一 沿著表面在該些終端接觸窗中沈稹二第四絕緣層，並 進行非等向性回蝕刻，以在骸些終端接觸窗開口中，任何 暴露出之該些側壁間隙壁位元線上形成複數個絕緣間隙 壁； 曰 沈積由慘雜旁晶砂組成之一第四導電層填滿該些終端 接觸窗開口，以形成複攀個終端接觸連至該些第二源極/ 汲極區；以及 .形成複數個堆疊式電容器以完成該些具有最小記憶單 元區域的動態隨機存取記憶體。 H Η·如申請專利範圍第13項所述之製造方法，其中該 第一導電層係爲一多晶砂化金屬層，由一具導電接質之多 晶矽層與矽化鎢之一上層組成，其整體厚度約爲 1000〜3000Α。 15. 如申請專利範圍第Π項所述之製造方法，其中該 第一絕緣層爲氧化矽，其平坦化以後於該些字元線上.之厚 度約爲3000〜6000Α。 16. 如申請專利範圍第13項所述之製造方法，其中該 第一絕緣層中蝕刻出的該些溝渠之深度約爲500〜2000Α-。 17. 如申請專利範圍第13項所述之製造方法，其中該 23 本紙張尺度逋用中困國家揉準（CNS ) Α4规格（210X297公羡） (請先聞讀背面之注意事項再填寫本頁) 訂 .C. 經濟部中央樣率局貝工消费合作社印簟 34 65twf • doc/0 0 5 A8 B8 C8 D8 經濟部中央標牟局負工消费合作社印装 其5該 其厚度 其中該 其中該 其中該 其厚莩 其中該 中請專利範囷 些溝渠分別具有小於2F之一寬度，其中F舄該光阻 之最小形體尺寸。 幕 18·如申請專利範圍第“項所述之製造方法 第二導電層由多晶矽組啤，同時摻入一 N型摻實 約爲600〜1600A。 19. 如申請專利範圍第13項所述之製造方法 第二絕緣層爲一硼麗矽化玻璃層》 20. 如申請專利範圍第13項所述之製造方法 第二絕緣層爲一旋塗式玻璃層。 21. 如申請專利範圍第13項所述之製造方法 第三導電層由多晶矽組成，同時摻入一 Ν型摻質 必須足夠塡滿該些位元線接觸窗開口。 22·如申請專利範圍第13項所述之製造方法 慕三絕緣層係由一硼磷矽化玻璃層組成，其厚度約;^ 500〜3000Α，該第三絕緣層之上表面具有一氮化矽蝕刻阻 擋層，厚度約爲60〜200Α。 23·如电請專利範圍第13項所述之製造方法，其中該 第四絕緣層爲氮化矽，厚度約爲100〜300Α。 24. 如申請專利範圍第13項所述之製造方法，其中變 第四導電層由多晶矽組成，同诗摻入一 Ν型摻質，其厚度 必須足夠塡滿該些終端接觸窗開口。 25. —種具有最小記憶單元區域之動態隨機存取記憶體 於一半導體基底上，包括： 一半導體基底，具有被複數個場氧化區Ρ繞的該些記 24 _|II-----ο! m f請先聞讀背面之注f項再填寫本頁} -訂- 本紙張尺度適用中國國家揉丰（CNS ) A4规格（210X297公釐） 3465twf.doc/005 A8 B8 SI__ 六、申請專利範圍 億單元區域；_ (請先聞讀背面之注意事項再填寫本頁) —定義過之第一導電層，形成複數個字元線延俾至該 些單元區域，以形成用以作爲複數個場效電晶體的複數個 閘極電極，以及進一步的形成複數個第一與複數個第二源 極/汲極區，分別相鄰的設置在該些閘極電極的兩側； 一平坦的第一絕緣層設於該基底上，具有複數個溝渠 於該第一絕緣層中，對準該單元區域並垂直連在該些閘極 電極，以及對準並延伸至該些第一與該些第二源極/汲極 區，該些溝渠之寬度在該些記憶單元區域中； 導通形成於該些溝渠側壁上之該些側壁間隙壁，以提 供複數個側壁間隙壁位元線.，以具有足夠厚度一第二絕緣 層塡滿位於該些輒壁間隙壁位元線之間之該些溝渠，該第 二絕緣層具有一平坦表面； •複數個位元線接觸窗口，位於該第二與該'第一絕緣層 中，係對準該些側壁間隙壁位元線之間，被蝕刻至該些第 一源極/汲極區，並被一第三導電層塡滿以提供複數個位 元線接觸； 經濟部中夬標率局貝工消费合作社印策 一第三絕緣層設於該第二絕緣層上，且該第三、第二 與第一絕緣層具有複數個電容器終端接觸窗開口，位於魏. 些側壁間隙壁位元線之間，連至每一該些.單元區域中.的該 些第二源極/汲極區接觸區域； 二第四絕緣層位於該些終端接觸窗開口中，以隔離該 些側壁間隙壁位元線；以及 r .一第四導電層，塡滿該些終端接觸窗開口，以形成複 25 本紙張尺度適用中國國家揉準（CNS ) Α4規格（210X297公ϋΓ) 一 六、申請專利範圍 /數個終端接觸與提供複數個儲存電容器以完成該些動態隨 機存取記憶體單元。、 26.如申請專利範圍第25項所隹之動態隨機存取記憶 ，體，其牛該告溝渠分別具有小於一2Fj—寬度，其中F爲 •該光阻罩幕之最小形體尺寸。 ...27.如申請專利範圍第25項所述之動態隨機存取記憶 體，其中該些動態隨機存艰記憶體單元係共用該些位元線 接觸。 28. 如申請專利範圍第25項所述之動態隨機存取記憶 體，其中該第一導電層爲一多晶矽化金屬層。 29. 如申請專利範圍第25項所述之動態隨機存取 1己憶 體，其中該第二、第三與第四導電層爲具有一 N摻質之多 晶矽，其濃度約爲約爲1.ΟΧΙΟ19〜1.0X1021原子/立方公 分。 30. 如申請專利範圍第25 (項所述之動態隨機存取記憶 體，，其中位於該第一絕緣層內之該些溝渠具有一深度，約 爲 500〜200ΌΑ。 (請先閲讀背面之注^^項再填寫本頁) 經濟部中夬橾率局貝工消费合作社印裝 26 本纸張尺度逍用中國國家標準（CNS ) Α4规格（210X297公釐）