TW202418481A - 導電通孔結構及半導體結構與其形成方法 - Google Patents

Abstract

提供導電通孔(via)結構、半導體結構以及導電通孔結構及半導體結構之形成方法。導電通孔結構包括穿過內連線結構的一第一導電部、穿過基底並與第一導電部接觸的一第二導電部以及一襯層。襯層位於第一導電部與內連接結構之間，且位於第二導電部與基底之間。襯層包括與基底的一表面平行延伸的一部分。

Description

導電通孔結構及半導體結構與其形成方法

本發明實施例係關於一種半導體技術，且特別是關於一種導電通孔結構及一種半導體結構與其形成方法。

半導體積體電路(IC)行業經歷了快速的增長。積體電路材料及設計方面的技術進步產生了一代又一代的積體電路，每一代都有比上一代更小、更複雜的電路。在積體電路的發展過程中，功能密度(即，每晶片面積上的內連接裝置的數量)普遍增加，而幾何尺寸(即，使用製造製程可以形成的最小部件(或線路))卻為減少。此種微縮化的製程通常透過提高生產效率及降低相關成本而帶來諸多好處。此種微縮化也增加了處理及製造積體電路的複雜性。

在半導體裝置中，矽導電穿孔(through-silicon via, TSV)為垂直的電性連接體，其穿過矽晶圓或晶粒。矽導電穿孔(TSV)可用於形成三維(3D)半導體裝置，例如三維封裝體及三維積體電路(IC)。舉例來說，在三維(3D)半導體裝置中，二或多個半導體結構(例如，晶片、晶粒)垂直堆疊。矽導電穿孔(TSV)電性連接半導體結構，並在半導體結構的不同部分之間提供電性連接。在製作三維(3D)半導體裝置時，矽導電穿孔(TSV)可以作為打線接合及覆晶(flip chip)的替代。矽導電穿孔(TSV)通常不需要裝置區域以外的區域，並且可以減少半導體結構中不同部分之間的電性連接長度。

在一些實施例中，提供一種導電通孔結構，包括：一第一導電部，穿過一內連線結構；一第二導電部，穿過一基底並與第一導電部接觸；以及一襯層，位於第一導電部與內連線結構之間，且位於第二導電部與基底之間，其中襯層包括與基底的一表面平行延伸的一部分。

在一些實施例中，提供一種半導體結構，包括：一基底；一半導體層，位於基底上方；一內連線結構，位於半導體層上方；一導電通孔結構，穿過基底、半導體層及內連線結構；一電晶體，位於半導體層內；其中導電通孔結構包括一第一導電部，穿過內連接結構及半導體層；以及一第二導電部，與第一導電部接觸並穿過基底，其中電晶體設置於第二導電部的上表面正上方。

在一些實施例中，提供一種半導體結構之形成方法。上述方法包括：形成一犧牲結構於一基底中；形成一半導體層於犧牲結構及基底上方；形成一開口穿過半導體層，以露出犧牲結構；形成一第一導電部於開口內並與犧牲結構接觸；以及以一第二導電部取代犧牲結構。

以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。

於空間上的相關用語，例如“以下”、“之下”、 “下”、“之上”、“上”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，也涵蓋裝置於使用或操作中的不同方位。舉例來說，若圖中的裝置翻轉了，則描述為位元元於其他元素或特徵部件“之下”、 “以下”將定向為位元元於其他元素或特徵部件“之上”。 因此，示範術語“之下”可以涵蓋之上及之下的方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。

當用“大約”、“近似”等描述一數值或數值範圍時，該用語包括考慮到製造期間固有出現的變化的合理範圍內的數值，如所屬領域具有通常知識者所理解的。舉例來說，基於與製造具有數值相關特徵的特徵部件的已知製造公差，數值的大小或範圍包括所述數值的一個合理範圍，例如所述數值的+/-10% 以內。舉例來說，厚度為 “約5nm”的材料層可涵蓋從4.25nm至5.75nm的尺寸範圍，其中所屬領域具有通常知識者已知與沈積材料層相關的製造公差為+/-15%。再者，本揭露於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。

在三維(3D)半導體裝置中，矽導電穿孔(TSV)經常用來在垂直堆疊的兩個半導體結構之間提供電性連接。舉例來說，在三維(3D)半導體裝置中，矽導電穿孔(TSV)可以用來連接半導體結構與晶粒。矽導電穿孔(TSV)通常放置於遠離晶粒中裝置及/或結構之處。矽導電穿孔(TSV)具有從一端至另一端的實質上一致的直徑(例如，關鍵圖形尺寸(critical dimension))，矽導電穿孔(TSV)可以透過以導電材料填充延伸至半導體結構內的開口而形成。然而，現有的矽導電穿孔(TSV)會有一些不理想的屬性。

舉例來說，現有的矽導電穿孔(TSV)的尺寸由於考慮到碟化/負載(dishing/loading)效應而受到限制，限制了進一步降低矽導電穿孔(TSV)的電阻及寄生電容。在半導體結構的製造中，前段(front-end-of-line, FEOL)裝置/結構(例如，電晶體)通常在矽導電穿孔(TSV)形成之前形成。在形成前段(FEOL)裝置時，在半導體結構中保留一個區域(例如，一個“空白”區域)，以形成矽導電孔(TSV)。為了確保有足夠的空間來形成矽導電穿孔(TSV)，保留區域的跨度(例如，沿平行於基底的表面的方向)通常可達數微米。前段(FEOL)裝置區域及保留區域(例如，一個“空白”區域)之間的圖案密度的差異會引發附近的裝置(例如，前段(FEOL)裝置)的碟化/負載效應，造成附近的裝置的不均勻性(例如，結構及/或功能不均勻性)。為了降低碟化/負載效應，保留區域的尺寸通常限制在一個閾值以下，此取決於設計要求。舉例來說，保留區域的尺寸可不超過6µm，而矽導電穿孔(TSV)的尺寸可不超過5µm。由於矽導電穿孔(TSV)的電阻與其尺寸/直徑成反比，此限制會限制進一步降低矽導電穿孔(TSV) 的電阻。舉例來說，對於某些設計來說，矽導電穿孔(TSV)的電阻可能高到無法接受。同時，為了使開口處的矽導電穿孔(TSV)尺寸最大化，可能會犧牲矽導電穿孔(TSV)與基底之間襯層(例如，包括介電材料)的厚度。因為矽導電穿孔(TSV)與基底之間的寄生電容與襯層的厚度成反比。此種限制會使矽導電穿孔(TSV)的寄生電容難以降低，因而導致在某些設計中矽導電穿孔(TSV)的寄生電容可能高到無法接受。形成的三維(3D)半導體裝置會受到效率降低及低速的影響。此外，由於所需的深度及有限的開口尺寸，現有用於形成矽導電穿孔(TSV)的開口可能具有較高的長寬比(aspect ratio)，因而導致蝕刻上的挑戰及潛在的結構不均勻性。再者，矽導電穿孔(TSV)的導電材料(例如，銅)因熱膨脹係數不同，會對附近的裝置施加高應力。因此，附近的裝置可能很容易出現缺陷。

第1A及1B圖繪示出具有現有矽導電穿孔(TSV)的局部半導體結構。具體而言，第1B圖繪示出具有矽導電穿孔(TSV)的半導體結構的局部剖面示意圖，而第1A圖是半導體結構的局部上視示意圖。為了便於說明，在第1A圖中僅繪示出矽導電穿孔(TSV)及附近的裝置的排置。

如第1B圖所示，半導體結構102包括一金屬特徵部件118、一介電層116、一基底104、一內連線結構110及一連接結構114。金屬特徵部件118設置於介電層116內，基底104設置於金屬特徵部件118及介電層116上方，內連結構110設置於基底104上方。連接結構114設置於內連線結構110上方並與之接觸。半導體結構102也包括多個裝置112(例如，電晶體)，在前段(FEOL)階段製作於基底104上。內連線結構110的功能是將裝置112進行內連接。半導體結構102更包括一襯層106及一矽導電穿孔(TSV)108，各自延伸穿過基底104且局部進入內連線結構110內。襯層106環繞矽導電穿孔(TSV)108並與之接觸。金屬特徵部件118與矽導電穿孔(TSV)108接觸。矽導電穿孔(TSV)108與連接結構114電性連接。基底104包括半導體材料，例如矽。襯層106及介電層116可各自包括合適的介電層，例如氧化矽。金屬特徵部件118、矽導電穿孔(TSV)108及連接結構114可以各自包括合適的導電材料，例如銅。內連線結構110包括多個金屬層。各個金屬層包括設置於金屬層間介電(intermetal dielectric, IMD)層內的介層連接及金屬線。介層連接及金屬線可包括銅，金屬層間介電(IMD)層可包括氧化矽或合適的介電材料。

如第1B圖所示，矽導電穿孔(TSV)108可以在X方向上具有一致的關鍵圖形尺寸d(例如，直徑d)。直徑d通常約在3µm至10µm的範圍，例如約在4µm至6µm之間。如以上所述，矽導電穿孔(TSV)108的單一直徑結構會造成半導體結構102的問題。舉例來說，為了形成矽導電穿孔(TSV)108及襯層106，首先在基底104及內連線結構110內定義的保留區域以外形成裝置112。保留區域通常具有一關鍵圖形尺寸，例如，跨度(span)，約在4µm至10微米(例如，約5µm至7µm米之間)。然後在保留區域形成一開口，保留區域內不形成任何裝置112。在製造製程中，保留區域及裝置區之間圖案密度的差異會導致裝置112容易受到碟化/負載效應的影響，因而導致結構的不一致性。舉例來說，電晶體容易受到不一致的閘極高度的影響，導致閘極阻抗偏離設計。另外，矽導電穿孔(TSV)108的導電材料(例如，銅)，因與周圍結構的熱膨脹係數不同，會在附近的裝置112內造成高應力。

直徑d的數值範圍限制了進一步降低矽導電穿孔(TSV)108的電阻及矽導電穿孔(TSV)108與基底104之間的寄生電容。如以上所述，在考慮到碟化/負載效應的情況下，直徑d限制於一定範圍內。當直徑受限時，進一步降低矽導電穿孔(TSV)108的電阻則變得相當困難。同時，當襯層106的厚度最小化以使矽導電穿孔(TSV)108的直徑最大化時，矽導電穿孔(TSV)108及基底104之間的寄生電容可能會高到無法接受。因此，雖然現有的矽導電穿孔(TSV)通常足以滿足其預期性目的，但需要進一步改進。

本揭露提供一種多層導電通孔結構及多層導電通孔結構之形成方法。多層導電通孔結構可以降低碟化/負載效應，同時具有所需的低電阻及低寄生電容。多層導電通孔結構也可以製造期間降低開口的長寬比，以及降低其導電材料及周圍結構/裝置之間的應力。與現有的單一直徑結構的矽導電穿孔(TSV)不同，導電通孔結構具有較小直徑的導電部與另一具有較大直徑的導電部接觸，形成多層結構。舉例來說，多層導電通孔結構具有一或多個上層(例如，第一)導電部及一下層(例如，第二)導電部。上層導電部各自具有較小的直徑(例如，關鍵圖形尺寸)，而下層導電部具有較大的直徑(例如，關鍵圖形尺寸)。裝置(例如，前段(FEOL)裝置)可以形成於在上層導電部周圍以及下層導電部上。在一些實施例中，前段(FEOL)裝置可以形成在導電通孔結構的下層導電部正上方。如下文進一步的說明，本揭露的多層導電通孔結構具有數個優點。

舉例來說，多層導電通孔結構的製作不會導致保留區域及附近的裝置區域之間的圖案密度具有無法接受的大差異，並且降低附近的裝置的碟化/負載效應。具體來說，上層導電部及下層導電部是個別形成的，而且附近的裝置的排置不受下層導電部的尺寸限制。在一些實施例中，在形成裝置(例如，前段(FEOL)裝置)之前，形成一犧牲結構，作為下層導電部的預留位置。然後形成半導體層於犧牲結構上，作為形成前段(FEOL)裝置的基礎結構。接著形成前段(FEOL)裝置於上層導電部的任何保留區域以外的半導體層內/上方。中段(middle-end-of-lin, MEOL)結構及後段(back-end-of-line, BEOL)結構可以形成於前段(FEOL)裝置上方且於保留區域以外。保留區域可以位於犧牲結構上。保留區域各個都比現有的保留區域小(例如，直徑小得多)，可以降低附近的裝置的碟化/負載效應。在各個保留區域形成上層導電部之後，下層導電部可以透過使用導電材料取代犧牲結構來形成。如下文詳細的說明，下層導電部的製作對前段(FEOL)裝置沒有影響或影響很小。因此，多層導電通孔結構的製造對附近的裝置(例如，前段(FEOL)裝置、中段(MEOL)結構及後段(BEOL)結構)的影響可以最小化。前段(FEOL)裝置，以及在多層導電通孔結構附近形成的中段(MEOL)結構及後段(BEOL)結構，可以具有改善的結構一致性，因此不太容易出現缺陷及故障，因而多層導電通孔結構附近的裝置(例如，前段(FEOL)裝置、中段(MEOL)結構及後段(BEOL)結構)的排置可以更加具有彈性。另外，與現有的矽導電穿孔(TSV)相比，各個具有較小直徑的上層導電部可以對附近的裝置(例如，前段(FEOL)裝置、中段(MEOL)結構及後段(BEOL)結構)造成較小的應力。

再者，與現有的矽導電穿孔(TSV)相比，多層導電通孔結構也具有所需的低電阻及低寄生電容。具體來說，多層導電通孔結構可以具有多個並聯連接的上層導電部，以及一個直徑大於現有矽導電穿孔(TSV)的下層導電部。上層導電部的並聯連接可以使上層導電部的電阻最小化，因而降低多層導電通孔結構的整體電阻。同時，由於下層導電部完全設置於前段(FEOL)裝置的下方而不會影響前段(FEOL)裝置的圖案化，因此下層導電部的直徑不受前段(FEOL)裝置的排置限制。因此，可以彈性設計下層導電部的直徑，例如，更大，以進一步降低多層導電通孔結構的整體電阻。也就是說，用於形成下層導電部的開口可對應具有較大的直徑，而使襯層可以具有令人滿意的厚度。較厚的襯層可以減少多層導電通孔結構與基底之間的寄生電容，改善半導體結構的速度。

再者，如以上所述，多層導電通孔結構的製作包括個別形成上層導電部及下層導電部，因此可以減少用於形成每個導電部的開口深度。此可以有效降低開口的長寬比。與現有的矽導電穿孔(TSV)相比，多層導電通孔結構的製作(例如，開口蝕刻)可以更加容易。在一些實施例中，可以彈性設計上層導電部的直徑、下層導電部的直徑以及上層導電部的數量，以滿足對電阻、寄生電容、應力及長寬比的各種設計及製造要求。

在一些實施例中，多層導電通孔結構的下層導電部垂直延伸穿過基底。而上層導電部垂直延伸穿過內連線結構及設置於基底上的半導體層。上層導電部與下層導電部接觸。在一些實施例中，在與基底表面平行的平面上，上層導電部的投影完全位於下層導電部的投影內。在一些實施例中，上層導電部的直徑約在50nm至6µm的範圍，而下層導電部的直徑約在1µm至100µm的範圍。圍繞多層導電通孔結構的襯層可以包括與基底的一表面平行延伸的一部分。舉例來說，襯層的上述部分可以位於下層導電部的上表面(例如，平整的上表面)上。沿著下層導電部的側表面延伸的襯層具有一厚度，可約在0.1µm至5µm的範圍。前段(FEOL)裝置、中段(MEOL)結構及後段(BEOL)結構，例如電晶體及/或內連線，可以圍繞上層導電部形成或形成於上層導電部之間。在一些實施例中，在平行於基底的表面的平面上，電晶體的投影可以與下層導電部的投影局部或完全重疊。

為了形成多層導電通孔結構，首先從基底的第一表面形成一開口。沉積一層襯層材料於開口的表面上。形成一犧牲結構以填充開口，並沉積另一層襯層材料並圖案化以覆蓋犧牲結構。進行磊晶沉積一半導體層於襯層材料上及基底的一第一表面上，並在半導體層上進一步形成一內連線結構。前段(FEOL)裝置、中段(MEOL)結構及後段(BEOL)結構形成於半導體層及內連線結構內。然後可以形成一或多個上層導電部，延伸至內連線結構及半導體層內。然後將犧牲結構從基底的一第二表面移除，並沉積導電材料以填充因移除犧牲結構所形成的開口。然後可以形成下部的導電部，其與上部的導電部接觸。

第2A圖繪示出根據本揭露實施例之三維(3D)半導體裝置200的簡化剖面示意圖。三維(3D)半導體裝置200表示為一示例，其中採用了所揭露的多層導電通孔結構。三維(3D)半導體裝置200可包括一第一半導體結構206及一第二半導體結構208，於一接合界面220處進行接合。第一半導體結構206可以包括一接合層213、位於接合層213上的一基底210(例如，承載基底)、位於基底210上的一半導體層211、位於半導體層211上的一內連線結構204以及位於內連線結構204上的一連接結構202。在一些實施例中，第一半導體結構206包括晶粒(例如，邏輯晶粒、系統單晶片(system-on-chip, SOC)晶粒、記憶體晶粒)，具有多個裝置(例如，電晶體及內連線)於半導體層211及內連線結構204內。第一半導體結構206更包括一導電通孔結構214(例如，一多層導電通孔結構)，延伸穿過半導體層211及基底210。導電通孔結構214的上部可以延伸於內連線結構204內，並透過內連線結構204內的內連線與連接結構202電性連接。舉例來說，第一半導體結構206可包括與導電通孔結構214接觸的一金屬層212，以及與連接結構202接觸的一接觸層217。金屬層212及接觸層217可以透過內連線結構204的內連線進行電性連接。應注意的是，第2A圖僅用以說明在三維(3D)半導體裝置200中採用導電通孔結構(例如，導電通孔結構214)的情況，而不是為了限制導電通孔結構214的詳細結構。導電通孔結構214的示例結構及材料於第2B及2C中詳細說明。

第二半導體結構208包括一基底226(例如，承載基底)、位於基底226上的一內連線層224以及位於內連線層224上的一接合層222。在一些實施例中，第二半導體結構208包括位於基底226內/上方的另一晶粒(例如，邏輯晶粒、系統單晶片(SOC)晶粒、記憶體晶粒)。內連線層224可以包括內連線，與基底226及接合層222內的金屬特徵部件電性連接。舉例來說，第二半導體結構208可包括與基底226電性連接的一金屬特徵部件218以及與接合層222內的金屬特徵部件電性連接的一接觸層216。金屬特徵部件218及接觸層216可以透過內連線層224內的內連線進行電性連接。在一些實施例中，接合層213及222的金屬特徵部件於接合界面220處接合在一起。

如第2A圖所示，導電通孔結構214可包括一或多個上層導電部，與下層導電部接觸。上述一或多個上層導電部可延伸於內連線結構204內，並與內連線結構204內的內連線(例如，金屬層212)電性連接(例如，接觸)。下層導電部可與接合層213內的金屬特徵部件接觸。因此，導電通孔結構214可提供第一半導體結構206與第二半導體結構208之間的電性連接。

第2B圖繪示出示例性導電通孔結構214的上視示意圖，且第2C圖繪示出根據本揭露一些實施例之半導體結構201的剖面示意圖。半導體結構201為第一半導體結構206的一部分，包括導電通孔結構214。為了便於說明，第2B圖也繪示出設置於導電通孔結構214附近的各種前段(FEOL)裝置、中段(MEOL)結構及後段(BEOL)結構。應注意的是，雖然導電通孔結構214是依循第一半導體結構206及三維半導體裝置200作為說明，然而導電通孔結構214也可用於其他合適的結構/裝置，以在單一半導體結構內或在半導體結構之間提供電性連接。

如第2C圖所示，半導體結構201包括接合層213、位於接合層213上的基底210、位於基底210上的半導體層211、位於半導體層211上的內連線結構204以及位於內連線結構204上的連接結構202。接合層213可以包括一介電層219及位於介電層219內的金屬特徵部件218。內連線結構204可包括各種中段(MEOL)及後段(BEOL)裝置/結構，例如源極/汲極電極及金屬化層(例如，內連線)。半導體層211包括各種前段(FEOL)裝置，例如電晶體、電容器、記憶單元等。後段(BEOL)結構、中段(MEOL)結構及前段(FEOL)裝置可以形成一晶粒，可為邏輯晶粒、系統單晶片(SOC)晶粒、記憶體晶粒或任何組合。晶粒可以包括多個裝置215，包括但不限於電晶體、電容器、記憶單元、源極/汲極接點、金屬化層等。半導體結構201也可以包括導電通孔結構214及環繞導電通孔結構214的一襯層207。導電通孔結構214可與接合層213的金屬特徵部件218及內連線結構204內的內連線(例如，參照第2A圖的金屬層212)進行電性連接。

如第2B及2C圖所示，導電通孔結構214可包括一或多個上層導電部214-1及一下層導電部214-2。上述一或多個上層導電部214-1及下層導電部214-2可以各自垂直延伸(例如，沿Z方向)。上層導電部214-1可以各自與下層導電部214-2於下層導電部214-2的上表面進行接觸。在一些實施例中，下層導電部214-2的上表面可齊平於半導體層211與基底210之間的界面(或可與基底210的上表面齊平)。導電通孔結構214可延伸穿過基底210及半導體層211，並可延伸於內連線結構204內。具體來說，上層導電部214-1可延伸穿過半導體層211，並延伸於內連線結構204內，而下層導電部214-2可延伸穿過基底210。在一些實施例中，上層導電部214-1及下層導電部214-2各自具有一圓柱體的形狀。在一些實施例中，上層導電部214-1各自具有一實質上平坦的上表面及一實質上平坦的下表面。在一些實施例中，下層導電部214-2具有一實質上平坦的上表面及一實質上平坦的下表面。下層導電部214-2的下表面可以與底層210的下表面齊平。在一些實施例中，在與基底210的表面平行的一平面上，各個上層導電部214-1的投影位於下層導電部214-2的投影內。

在一些實施例中，單一上層導電部214-1的直徑d2(例如，關鍵圖形尺寸)約在50nm至5μm之間的範圍。舉例來說，d2可以在約50納米到約2.5µm的範圍。在一些實施例中，下層導電部214-2的直徑d1(例如，關鍵圖形尺寸)約在1µm至100微米之間。舉例來說，直徑d1可以大於約6µm且小於約50µm。在不同的實施例中，直徑d1及d2由設計要求所定，如導電通孔結構214的設計電阻。舉例來說，為了使電阻最小化，直徑d2可以小於或等於現有矽導電穿孔(TSV)的關鍵圖形尺寸(例如，約5µm)，而直徑d1可以大於現有矽導電穿孔(TSV)的關鍵圖形尺寸。在一些實施例中，上層導電部214-1的長度在Z方向上約在0.1µm至15µm的範圍，並且下層導電部214-2的長度在Z方向上約在1µm至200µm的範圍。

在一些實施例中，金屬特徵部件218覆蓋下層導電部214-2的下表面。舉例來說，金屬特徵部件218也可以在X方向上與襯層207接觸(例如，覆蓋)。在一些實施例中，上層導電部214-1、下層導電部214-2及金屬特徵部件218可以各自包括合適的導電材料，例如銅、鎢或任何其他合適的材料。舉例來說，上層導電部214-1及下層導電部214-2可以包括相同的材料，例如銅。在一些實施例中，介電層219包括氧化矽、氮化矽及/或氮氧化矽。

襯層207可環繞導電通孔結構214，並使導電通孔結構214與基底210、半導體層211及內連線結構204電性絕緣。襯層207包括一或多個第一部分207-1，與第一部分207-1接觸的一第二部分207-2以及與第二部分207-2接觸的一第三部分207-3。第一部分207-1可以在Z方向上各自環繞上層導電部214-1並與之接觸。在一些實施例中，第一部分207-1各自從對應的上層導電部214-1與內連線結構204之間延伸至對應的上層導電部214-1與半導體層211之間。第二部分207-2可以在X方向(例如，在與基底210的表面平行的平面)上環繞下層導電部214-2的上表面(例如，平坦的上表面)並與之接觸。在一些實施例中，第二部分207-2的下表面實質上與基底210的上表面(或基底210與半導體層211之間的界面)齊平。換句話說，第二部分207-2可以設置於半導體層211與下層導電部214-2的上表面之間。第三部分207-3可以在Z方向上環繞下層導電部214-2並與之接觸。在一些實施例中，將第一部分207-1視為環繞上層導電部214-1的一第一襯層，而將第二部分207-2及第三部分207-3一同視為環繞下層導電部214-2的一第二襯層。第一襯層可與第二襯層接觸。

第三部分207-3在沿X方向可具有一厚度t。在一些實施例中，厚度t的數值是由設計要求所定，例如導電通孔結構214的寄生電容限制。在一些實施例中，厚度t約在0.1µm至5µm的範圍，例如約在2µm至約5µm。在一些實施例中，厚度t大於現有襯層的厚度，通常約在1µm至2µm的範圍。在一些實施例中，第二部分207-2具有與第一部分207-1實質上相同的厚度。在一些實施例中，第一部分207-1的厚度小於厚度t。在一些實施例中，襯層207包括氧化矽、氮化矽及/或氮氧化矽。

基底210可為薄化的基底，並且可以由原來的基底進行薄化所形成。半導體層211可與基底210接觸且位於其上。在一些實施例中，半導體層211的厚度(從半導體層211的上表面至半導體層211與基底210的界面)，在Z方向上可以約在0.1µm至10µm的範圍。如第2C圖所示，半導體層211的上表面可低於上層導電部214-1的上表面，而半導體層211的下表面可實質上與下層導電部214-2的上表面齊平。包括多個裝置215(例如，電晶體、電容器、記憶單元、內連線)的一晶粒，可形成於半導體層211內及其上方。半導體層211可包括與基底210相同的材料，或具有與基底210不同的材料。在一些實施例中，基底210可以包括晶體矽、晶體鍺、晶體矽鍺及/或III-V族化合物半導體(例如，GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或類似物)。在一些實施例中，半導體層211使用磊晶沉積製程沉積於基底210上，且可包括多晶矽、非晶矽、晶體矽、鍺。晶體矽、鍺、矽鍺及/或III-V族化合物半導體(如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或類似物)。在一些實施例中，半導體層211及基底210各自包括矽。

內連線結構204可以包括中段(MEOL)接觸特徵部件及後段(BEOL)內連線。舉例來說，內連線結構204包括多個閘極接觸導電通孔(contact via)、源極/汲極接點(contact)、源極/汲極接觸導電通孔及金屬化層。內連線結構204的金屬化層埋入多個金屬層間介電(IMD)層(其可以由低k值(low-k, LK)或超低k值(extreme low-k, ELK)介電材料形成。低k值介電材料是指介電常數小於二氧化矽介電常數(其約為3.9)的介電材料。低k值介電材料的示例可以包括磷矽酸鹽玻璃(Phosphosilicate Glass, PSG)、硼矽酸鹽玻璃(Boroilicate Glass, BSG)、硼摻雜磷矽酸鹽玻璃(Boron-Doped Phosphosilicate Glass, BPSG)、氟摻雜矽酸鹽玻璃(Fluorine-Doped Silicate Glass, FSG)、正矽酸四乙酯(Tetraethyl orthosilicate, TEOS)。超低k值(ELK)介電材料是指介電常數小於2.7的介電材料。超低k值(ELK)介電材料的示例包括多孔有機矽酸鹽玻璃。在一些實施例中，金屬層間介電(IMD)層可以包括一或多個聚醯亞胺(polyimide)層、一或多個氮化矽層、一或多個氧化矽層或任何組合。金屬化層可以包括銅(Cu)、鋁(Al)、或氮化鈦(TiN)。在一些實施例中，內連線結構204包括位於上層導電部214-1上並與之接觸的一金屬層(例如，金屬層212)，以及與連接結構202接觸的一接觸層(例如，接觸層217)。金屬層及接觸層可以透過位於內連線結構204內的金屬化層(例如，內連線)來進行電性連接。在一些實施例中，接觸層可以包括鋁(Al)或鋁銅(Al-Cu)，且可以稱為鋁墊。

連接結構202可以包括凸塊底層金屬(under bump metallization, UBM)層及位於凸塊底層金屬(UBM)層上的焊料特徵部件。凸塊底層金屬(UBM)層與接觸層接觸，且可包括多層，例如一阻障層、一種子層及一金屬凸塊。在一些實施例中，凸塊底層金屬(UBM)層可以包括鈦、氮化鈦、鎳、銅鎳合金、鈷、銅或其組合。焊料特徵部件也可稱為焊料凸塊。在一些實施例中，焊料特徵部件可以包括Pb-Sn、InSb、錫、銀、銅或其組合。

如第2B及2C圖所示，可在上層導電部214-1周圍形成裝置215。因為下層導電部214-2形成在基底210內，並且完全低於裝置215，所以下層導電部214-2的尺寸及位置對裝置215的位置/排列幾乎沒有影響。因此裝置215的位置/排列不受下層導電部214-2的限制。在一些實施例中，在平行於基底210表面的平面(例如X-Y平面)上，裝置215的投影可以局部或完全與下層導電部214-2的投影重疊。舉例來說，在兩個相鄰的上層導電部214-1之間可以形成一或多個裝置215。在一些實施例中，裝置215可包括前段(FEOL) 裝置。在一些實施例中，裝置215可包括前段(FEOL)裝置、中段(MEOL)裝置及/或後段(BEOL)裝置。

第3A-3F圖繪示出根據本揭露實施例之多個示例性導電通孔結構的上視示意圖。各個導電通孔結構具有不同的上層導電部的排列。對應的裝置(例如，前段(FEOL)裝置、中段(MEOL)結構及後段(BEOL)結構)設置於上層導電部周圍。舉例來說，如第3A-3F圖所示，一導電通孔結構可以包括一個上層導電部303(第3A圖)、兩個上層導電部303(第3B圖)、三個上層導電部303(第3C及3D圖)以及四個上層導電部303(第3E及3F圖)。一或多個裝置304(例如，前段(FEOL)裝置、中段(MEOL)結構及後段(BEOL)結構)的投影可以局部或完全與下層導電部302的投影重疊。在一些實施例中，上層導電部303的投影可以形成對稱的圖案(例如，第3B-3F圖)。舉例來說，在平行於對應基底(例如，基底210)的表面的平面上，上層導電部303的投影可以依下層導電部302的排列中心(geographic center)對稱設置(例如，第3B-3F圖)。在一些實施例中，裝置304形成於相鄰的上層導電部303之間並遠離上層導電部303。

在第4A及4B圖的流程圖中說明具有導電通孔結構(例如，多層導電通孔結構)的半導體結構的形成方法400。第4B圖為第4A圖的延續。方法400僅為一示例，並未將本揭露限制於請求項中明確記載的範圍之外。第5A-5L圖繪示出根據本揭露一些型態，在製造製程的不同階段的局部半導體結構的剖面示意圖。在方法400之前、期間及之後都可以提供額外的操作，而且所述的一些操作可以替換、移除或移動，以用於方法400的額外實施例。方法400可用於形成第2C及3A-3F圖中所示的導電通孔結構，並將在下文中詳細說明。

如第4A圖所示，方法400包括步驟區塊402，其中形成一第一開口於基底的第一表面上的基底內。第5A圖繪示出對應的結構。

如第5A圖所示，形成一第一開口503於基底502的第一表面上的基底502內。在一示例中，第一開口503使用異向性乾式蝕刻製程(例如，反應性離子蝕刻(reactive ion etching, RIE))形成。 第一開口503沿x方向具有一直徑(例如，直徑d3)。直徑d3足夠大，以包括下層導電部及待形成於其中的襯層。舉例來說，直徑d3可以約在1µm至50µm的範圍。第一開口503的深度(例如，沿z方向)可以是與下層導電部的深度實質上相同，並且可以約在1µm至200µm的範圍。第一開口503的形成可包括適當的圖案化製程，例如微影及蝕刻製程(例如乾式蝕刻及/或濕式蝕刻)。基底502可以包括，例如，塊材矽，摻雜或未摻雜，及/或位於半導體上覆絕緣體(semiconductor-on-insulator, SOI)基底的主動層。半導體上覆絕緣體(SOI)基底包括形成在絕緣層上的半導體材料層，例如矽。絕緣層可以是，例如，埋入式氧化物(buried oxide, BOX)層或氧化矽層。絕緣層設置於基底上，例如矽或玻璃基底。或者，基底502可以包括另一元素半導體(例如，鍺)、化合物半導體(例如，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(例如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或其組合。也可以使用其他基底，例如多層或漸變基底。

請參照回第4A圖，方法400包括步驟區塊404，其中沉積一襯層材料及一犧牲結構於第一開口內。第5B圖繪示出對應的結構。

如第5B圖所示，沉積第一層襯層材料504及一犧牲結構506至第一開口503內。第一層襯層材料504可以順應沉積至第一開口503內，並且犧牲材料可以沉積於襯層材料上並填滿第一開口503。沉積的犧牲材料可形成犧牲結構506。第一層襯層材料504可以覆蓋第一開口503的側表面及下表面。第一層襯層材料504的厚度t1可以實質上相同於厚度t (例如，請參照第2C圖中的半導體結構201)。襯層材料包括合適的介電材料，如氧化矽。犧牲材料與襯層材料不同，從而使襯層材料及犧牲材料具有不同的蝕刻選擇性。在去除犧牲結構506的蝕刻製程中，蝕刻劑對犧牲材料的蝕刻速率遠高於對襯層材料的蝕刻速率。在一些實施例中，在蝕刻製程中，可以足以快速去除犧牲結構506，以將對襯層材料的損害降至最小。在一些實施例中，襯層材料包括氧化矽，而犧牲材料包括氮化矽、多晶矽、碳、矽鍺、鍺等中的一或多種。在一些實施例中，第一層襯層材料504及犧牲結構506的沉積包括原子層沉積(atomic layer deposition, ALD)、化學氣相沉積(chemical vapor deposition, CVD)、物理氣相沉積(physical vapor deposition, PVD)、其組合或類似方法。

在一些實施例中，進行平坦化製程，以去除基底502的第一表面上多餘的犧牲材料及襯層材料。犧牲結構506及第一層襯層材料504的上表面可以與基底502的第一表面共平面。舉例來說，犧牲結構506有實質上平坦的上表面。在一些實施例中，平坦化製程包括化學機械研磨(chemical mechanical polishing, CMP)及/或合適的凹陷蝕刻。

請參照第4A圖，方法400包括步驟區塊406，其中在犧牲結構上沉積及圖案化第二層襯層材料。第5C圖繪示出對應的結構。

如第5C圖所示，第二層襯層材料508可以沉積於犧牲結構506、第一層襯層材料504及基底502的第一表面上並與之接觸。第二層襯層材料508的沉積可以包括原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、其組合或類似的方法。

如第5D圖所示，可形成圖案化的第二層襯層材料510於犧牲結構506及第一層襯層材料504上。可以進行適當的圖案化製程，對第二層襯層材料508進行圖案化，以去除位於基底502上部分的襯層材料。圖案化的第二層襯層材料510可與犧牲結構506及第一層襯層材料504接觸。圖案化製程可以包括微影及蝕刻製程(例如，乾式蝕刻及/或濕式蝕刻)。第5D圖所示的操作露出了基底502中面向頂部的表面，此有助於後續形成的一半導體層512(以下進一步說明)。

請參照第4A圖，方法400包括步驟區塊408，其中形成一半導體層於基底的一第一表面上。第5E圖繪示出對應的結構。

如第5E圖所示，沉積一半導體層512於基底502的第一表面上。半導體層512可位於圖案化的第二層襯層材料510及基底502上並與之接觸。在一些實施例中，半導體層512及基底502之間的界面可以與犧牲結構506的上表面(例如，一平坦的上表面)齊平。半導體層512的上表面可以位於圖案化的第二層襯層材料510的上表面上。在一些實施例中，半導體層512的厚度，從其上表面至與基底502的界面，可以約在0.1µm至10µm的範圍。半導體層512可以包括合適的半導體材料，例如矽。在一實施例中，半導體層512及基底502有相同的半導體組成。在一些實施例中，使用氣相磊晶(apor phase epitaxy, VPE)、分子束磊晶(molecular beam epitaxy, MBE)或化學氣相沉積(CVD)磊晶沉積半導體層512於圖案化的第二層襯層材料510及基底202的露出表面上。可選擇進行依平坦化製程，以去除多餘的半導體材料，使半導體層512具有平坦的上表面。平坦化製程可包括化學機械研磨(CMP)及/或適當的凹陷蝕刻。

請參照第4A圖，方法400包括步驟區塊410，其中形成前段(FEOL)裝置於半導體層內。第5F圖繪示出對應的結構。

如第5F圖所示，形成一前段(FEOL)裝置514-1於半導體層512內。前段(FEOL)裝置514-1可以局部或全部設置於半導體層512內。前段(FEOL)裝置514-1可以包括各種結構/裝置，例如邏輯裝置、記憶單元等等。前段(FEOL)裝置514-1的製作可以包括微影、蝕刻、沉積、摻雜、平坦化、其組合或類似的方法。

請參照第4A圖，方法400包括步驟區塊412，其中形成局部的內連線結構於半導體層上。第5F圖繪示出對應的結構。

如第5F圖所示，形成局部的內連線結構516(例如，一部分的內連線結構的)於半導體層512上並與之接觸。局部的內連線結構516可包括多個金屬層間介電(IMD)層及導電特徵部件(例如，接觸導電通孔、電極及金屬化層)。在一些實施例中，內連接結構包括各種中段(MEOL)及後段(BEOL)結構/裝置，例如源極/汲極接點、內連線、導電通孔等。在一些實施例中，中段(MEOL)及後段(BEOL)結構/裝置也可稱為中段(MEOL)/後段(BEOL)裝置514-2，並可形成於前段(FEOL)裝置514-1上。局部的內連線結構516的製作可以包括微影、蝕刻、沉積、摻雜、平坦化、電鍍、其組合或類似的方法。在一些實施例中，如第5F圖所示，在平行於基底502表面的平面(例如，x-y平面)上，前段(FEOL)裝置514-1及中段(MEOL)/後段(BEOL)裝置514-2可以設置於其投影與犧牲結構506的投影局部或完全重疊的區域，請參照第3A-3F圖的說明。前段(FEOL)裝置514-1及中段(MEOL)/後段(BEOL)裝置514-2在以下的圖式中可以一起稱為裝置514。

請參照第4B圖，方法400包括步驟區塊414，其中形成第二開口穿過內連線結構及半導體層，並與犧牲結構接觸。第5G圖繪示出對應的結構。

如第5G圖所示，形成的一或多個第二開口518穿過部分內連線結構516及半導體層512，並與犧牲結構506接觸。第二開口518的底部可以露出犧牲結構506。在一些實施例中，在平行延伸Z方向上形成多個第二開口518。在一些實施例中，第二開口518的寬度(例如，在X方向)約在0.1µm至5µm的範圍，而第二開口518的深度(例如，在Z方向)約在1µm至15µm的範圍。第二開口518的製作可以包括合適的圖案化製程，其中包括微影及蝕刻製程(例如，乾式蝕刻及/或濕式蝕刻)。

請參照第4B圖，方法400包括步驟區塊416，其中沉積第三層襯層材料於第二開口內，並與圖案化的第二層襯層材料接觸。第5G圖繪示出對應的結構。

如第5G圖所示，沉積第三層襯層材料於第二開口518內並與圖案化的第二層襯層材料510接觸。第三層襯層材料可以在第二開口518的側面之上，並與之接觸。第三層襯層材料的沉積可以包括原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、其組合或類似方法。可以進行凹陷蝕刻(例如，乾式及/或濕式蝕刻製程)，以去除各個第二開口518底部一部分的襯層材料，以露出犧牲結構506。可以形成一襯層結構520。如第5G圖所示，襯層結構520可包括一或多個第一部分520-1、與第一部分520-1接觸的第二部分520-2、與第二部分560-2接觸的第三部分520-3、以及與第三部分520-3接觸的第四部分520-4。具體來說，第一部分520-1包括位於第二開口518的側表面上並與之接觸的襯層材料層，第二部分520-2包括與犧牲結構506的上表面接觸的襯層材料層。第三部分520-3包括與犧牲結構506的側表面接觸的襯層材料層，以及第四部分520-4包括與犧牲結構506的下表面接觸的襯層材料層。在一些實施例中，第一部分520-1及第三部分520-3可以沿Z方向延伸，且第二部分520-2及第四部分520-4可以沿X方向(例如，在x-y平面上)延伸。

請參照第4B圖，方法400包括步驟區塊418，其中形成一第一導電部於各個第二開口內，並與犧牲結構接觸。第5H圖繪示出對應的結構。

如第5H圖所示，形成一第一導電部522，以填充各個第二開口 518。第一導電部522可包括合適的導電材料，例如銅。在一些實施例中，第一導電部522可以包括多層，例如一阻障層、一種子層及一金屬填充層。在一些實施例中，第一導電部522包括鈦、氮化鈦、鎳、銅鎳合金、鈷、銅或其組合。第一導電部522可以透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍、其組合或類似方式形成。第一導電部522可與犧牲結構506接觸。可選擇性進行平坦化製程，以去除多餘的導電材料。平坦化製程可包括化學機械研磨(CMP)及/或適當的凹陷蝕刻。

請參照第4B圖，方法400包括步驟區塊420，其中形成內連線結構的其餘部分。第5I圖繪示出對應的結構。

如第5I圖所示，內連線結構的其餘部分形成於部分的內連線結構516上，以形成整個內連線結構，由部件528表示。在一些實施例中，內連線結構的其餘部分包括金屬層間介電(IMD)層及各種後段(BEOL)結構/裝置，例如金屬化層、導電通孔、頂部金屬層等。舉例來說，內連線結構528的其餘部分可以包括在第一導電部522上形成並與之接觸的金屬層524(例如，請參照金屬層212)及位於金屬層524上的接觸層526(例如，請參照接觸層217)。金屬層524及接觸層526可以透過導電通孔及/或金屬化層進行電性連接。內連線結構528可包括介電材料及導電材料，例如氧化矽及銅。在一些實施例中，一連接結構529，包括凸塊底層金屬(UBM)層及焊料特徵部件，形成於內連接結構528上。連接結構529可以包括合適的金屬，例如鈦及銅。內連線結構528的其餘部分的製作可以包括微影、蝕刻、沉積、摻雜、平坦化、電鍍、焊接、其組合或類似的方法。

請參照第4B圖，方法400包括步驟區塊422，其中從基底的第二表面去除犧牲結構，以露出第一導電部並形成一第三開口。第5J圖繪示出對應的結構。

如第5J圖所示，可以從基底502的第二表面(例如，第一表面的相對表面)去除犧牲結構506，以露出第一導電部522並形成第三開口530。在一些實施例中，在去除犧牲結構506之前，基底502可從第二表面進行薄化，並且可從基底502的第二表面移除襯層材料的第四部分520-4。形成薄化的基底532(例如基底210)，並且可以透過去除犧牲結構506及襯層材料的第四部分520-4來形成第三開口530。第三開口530可露出第一導電部522、襯層材料的第二部分520-2以及襯層材料的第三部分520-3。在一些實施例中，第一部分520-1、第二部分520-2及第三部分520-3可以形成一襯層(例如，襯層207)。在一些實施例中，基底502的薄化包括一合適的蝕刻製程及/或平坦化製程。蝕刻製程包括乾式蝕刻及/或濕式蝕刻。平坦化製程可以包括化學機械研磨(CMP)。犧牲結構506的去除可以包括合適的蝕刻製程，如乾式蝕刻及/或濕式蝕刻。在一些實施例中，去除犧牲結構506的蝕刻劑對犧牲結構506的蝕刻速率遠高於對襯層材料的蝕刻速率。舉例來說，犧牲結構506的蝕刻速率可比襯層材料的蝕刻速率至少高五倍。在一實施例中，犧牲結構506包括矽鍺，並且可以使用合適的濕式蝕刻製程進行選擇性去除。

請參照第4B圖，方法400包括步驟區塊424，其中形成一第二導電部於第三開口內。第5K圖繪示出對應的結構。

如第5K圖所示，形成一第二導電部534於第三開口530內。可進行沉積相同於形成第一導電部522的導電材料來填充第三開口 530。在一些實施例中，第二導電部534可包括多層，例如一阻障層、一種子層及一金屬填充層。在一些實施例中，第二導電部534包括鈦、氮化鈦、鎳、銅鎳合金、鈷、銅或其組合。在一些實施例中，第一導電部522及第二導電部534包括銅。第二導電部534可以透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍、其組合或類似方式形成。可選擇性進行平坦化製程，以去除多餘的導電材料。平坦化製程可包括化學機械研磨(CMP)及/或適當的凹陷蝕刻。

請參照第4B圖，方法400包括步驟區塊426，其中形成一接合層於第二導電部及薄化的基底上。第5L圖繪示出對應的結構。

如第5L圖所示，可形成一接合層(包括介電層536及介電層536內的金屬特徵部件538)於第二導電部534及薄化的基底532上。在一些實施例中，沉積一層介電材料於薄化的基底532 (例如，基底502的第二表面) 上。圖案化此層介電材料，以形成一凹槽，露出第二導電部534及襯層。沉積導電材料至凹槽內，以形成金屬特徵部件538。介電層536及金屬特徵部件538可以透過原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍、其組合或類似方式形成。可選擇性進行平坦化製程，以去除多餘的導電材料。平坦化製程可包括化學機械研磨(CMP)及/或適當的凹陷蝕刻。

在本揭露的一實施例中，一種導電通孔結構包括：穿過一內連線結構的一第一導電部、穿過一基底並與第一導電部接觸的一第二導電部以及位於第一導電部與內連線結構之間且位於第二導電部與基底之間的一襯層。襯層包括與基底的一表面平行延伸的一部分。在一些實施例中，第一導電部更延伸穿過位於內連線結構與基底之間的一半導體層，且襯層的上述部分延伸到第二導電部與半導體層之間。在一些實施例中，第一導電部的一直徑小於第二導電部的一直徑。在一些實施例中，第一導電部及第二導電部各自沿垂直於基底的表面的方向上延伸。在平行於基底的表面的平面上，第一導電部的一投影位於第二導電部的一投影內。

在一些實施例中，第一導電部與第二導電部之間的一界面齊平於基底與半導體層之間的一界面。在一些實施例中，襯層包括垂直於基底的表面延伸的另一部分，且襯層的其他部分的一厚度約在0.1µm至5µm的範圍。在一些實施例中，沿平行於基底的表面的方向，第一導電部的直徑約在50nm至5μm的範圍。沿著平行於基底的表面的方向，第二導電部的直徑約在1µm至100µm的範圍。在一些實施例中，襯層包括氧化矽。

在本揭露的另一實施例中，一種半導體結構包括：一基底、位於基底上方的一半導體層、位於半導體層上方的一內連線結構以及穿過基底、半導體層及內連線結構的一導電通孔結構。半導體結構也包括位於半導體層內的一電晶體。導電通孔結構可以包括穿過內連接結構及半導體層的一第一導電部，以及與第一導電部接觸並穿過基底的一第二導電部。電晶體可設置於第二導電部的上表面(例如，平坦的上表面)正上方。在一些實施例中，第一導電部及第二導電部為圓柱形，且第一導電部的一直徑小於第二導電部的一直徑。在一些實施例中，第一導電部及第二導電部各自沿垂直於基底的表面的方向上延伸，且在平行於基底的表面的一平面上，第一導電部的一投影位於第二導電部的一投影內。

在一些實施例中，半導體結構更包括位於第二導電部與基底之間的一第一襯層。第一襯層可包括設置於第二導電部的上表面與半導體層之間的一部分。在一些實施例中，半導體結構更包括從第一導電部與內連線結構之間延伸至第一導電部與半導體層之間的一第二襯層。第二襯層與第一襯層接觸。在一些實施例中，第一襯層包括設置於第二導電部的一側壁與基底之間的一側壁部分，且此側壁部分的一厚度大於第二襯層的一厚度。在一些實施例中，半導體結構更包括穿過內連線結構並與第二導電部接觸的一第三導電部。一晶粒結構設置於第二導電部與第三導電部之間。在一些實施例中，在平行於基底的表面的平面上，第一導電部的一投影及第三導電部的一投影依第二導電部的排列中心對稱設置。

在本揭露又一個實施例中，一種半導體結構之形成方法包括：形成一犧牲結構於一基底中；形成一半導體層於犧牲結構及基底上方；形成一開口穿過半導體層，以露出犧牲結構；形成一第一導電部於開口內並與犧牲結構接觸；以及以一第二導電部取代犧牲結構。在一些實施例中，上述方法更包括在形成開口之前形成一內連線層於半導體層上方。形成開口包括去除半導體層及內連線層各者的一部分，使開口穿過半導體層及內連線層。在一些實施例中，取代犧牲結構包括去除犧牲結構以形成露出第一導電部的一第二開口，以及沉積一導電材料於第二開口內。在一些實施例中，形成半導體層包括沉積一半導體層於基底的一第一表面上，以及去除犧牲結構包括從基底的一第二表面蝕刻犧牲結構。

以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。

102, 201:半導體結構 104, 210, 226, 502, 532:基底 106, 207:襯層 108:矽導電穿孔(TSV) 110, 204, 516, 528:內連線結構 112, 215, 304, 514:裝置 114, 202, 529:連接結構 116, 219, 536:介電層 118, 218, 538:金屬特徵部件 200:三維(3D)半導體裝置 206:第一半導體結構 207-1, 520-1:第一部分 207-2, 520-2:第二部分 207-3, 520-3:第三部分 208:第二半導體結構 211, 512:半導體層 212, 524:金屬層 213, 222:接合層 214:導電通孔結構 214-1, 303:上層導電部 214-2, 302:下層導電部 216, 217, 526:接觸層 220:接合界面 224:內連線層 400:方法 402, 404, 406, 408, 410, 412, 414, 416, 418, 420, 422, 424, 426:步驟區塊 503:第一開口 504:第一層襯層材料 506:犧牲結構 508:第二層襯層材料 510:圖案化的第二層襯層材料 514-1:前段(FEOL)裝置 514-2:中段(MEOL)/後段(BEOL)裝置 518:第二開口 520-4:第四部分 522:第一導電部 530:第三開口 534:第二導電部 d:直徑/關鍵圖形尺寸 d1, d2, d3:直徑 t, t1:厚度

第1A圖繪示出具有矽導電穿孔(TSV)的半導體結構的局部上視示意圖。 第1B圖繪示出第1A圖所示的半導體結構的局部剖面示意圖。 第2A圖繪示出根據本揭露的各個型態之具有示例性導電通孔結構的示例性三維半導體結構的剖面示意圖。 第2B圖繪示出根據本揭露的各個型態之具有示例性導電通孔結構的半導體結構的局部上視示意圖。 第2C圖繪示出根據本揭露的各個型態之第2B圖所示的半導體結構的局部剖面示意圖。 第3A-3F圖各自繪示出根據本揭露的各個型態之示例性半導體結構的上視示意圖。 第4A及4B圖繪示出根據本揭露的各個型態之半導體結構的示例性形成方法流程圖。 第5A-5L圖繪示出根據本揭露的各個型態之具有導電通孔結構的半導體結構在示例性製造過程的各個階段中的剖面示意圖。

201:半導體結構

202:連接結構

204:內連線結構

207:襯層

207-1:第一部分

207-2:第二部分

207-3:第三部分

210:基底

211:半導體層

213:接合層

214:導電通孔結構

214-1:上層導電部

214-2:下層導電部

215:裝置

218:金屬特徵部件

219:介電層

d1,d2:直徑

t:厚度

Claims (20)

1. 一種導電通孔結構，包括： 一第一導電部，穿過一內連線結構； 一第二導電部，穿過一基底並與該第一導電部接觸；以及 一襯層，位於該第一導電部與該內連線結構之間，且位於該第二導電部與該基底之間， 其中該襯層包括與該基底的一表面平行延伸的一部分。
2. 如請求項1之導電通孔結構， 其中該第一導電部更延伸穿過位於該內連線結構與該基底之間的一半導體層；以及 其中該襯層的該部分延伸至該第二導電部與該半導體層之間。
3. 如請求項1之導電通孔結構，其中該第一導電部的一直徑小於該第二導電部的一直徑。
4. 如請求項1之導電通孔結構， 其中該第一導電部及該第二導電部各自沿垂直於該基底的該表面的方向上延伸；以及 在平行於該基底的該表面的一平面上，該第一導電部的一投影位於該第二導電部的一投影內。
5. 如請求項2之導電通孔結構，其中該第一導電部與該第二導電部之間的一界面齊平於該基底與該半導體層之間的一界面。
6. 如請求項1之導電通孔結構， 其中該襯層包括垂直於基底的該表面延伸的另一部分；以及 其中該襯層的其他部分的一厚度約在0.1µm至5µm的範圍。
7. 如請求項3之導電通孔結構， 其中沿平行於該基底的該表面的一方向，該第一導電部的一直徑約在50nm至5µm的範圍；以及 其中沿著平行於該基底的該表面的該方向，該第二導電部的一直徑約在1µm至100µm的範圍。
8. 如請求項1之導電通孔結構，其中該襯層包括氧化矽。
9. 一種半導體結構，包括： 一基底； 一半導體層，位於該基底上方； 一內連線結構，位於該半導體層上方； 一導電通孔結構，穿過該基底、該半導體層及該內連線結構； 一電晶體，位於該半導體層內； 其中該導電通孔結構包括： 一第一導電部，穿過該內連接結構及該半導體層；以及 一第二導電部，與該第一導電部接觸並穿過該基底； 其中該電晶體設置於該第二導電部的一上表面正上方。
10. 如請求項9之半導體結構， 其中該第一導電部及該第二導電部為圓柱形；以及 其中該第一導電部的一直徑小於該第二導電部的一直徑。
11. 如請求項9之半導體結構， 其中該第一導電部及該第二導電部各自沿垂直於該基底的一表面的一方向上延伸；以及 其中在平行於該基底的該表面的一平面上，該第一導電部的一投影位於該第二導電部的一投影內。
12. 如請求項9之半導體結構，更包括： 一第一襯層，位於該第二導電部與該基底之間， 其中該第一襯層包括設置於該第二導電部的該上表面與該半導體層之間的一部分。
13. 如請求項12之半導體結構，更包括： 一第二襯層，從該第一導電部與該內連線結構之間延伸至該第一導電部與該半導體層之間， 其中該第二襯層與第一襯層接觸。
14. 如請求項13之半導體結構， 其中該第一襯層包括一側壁部分，設置於該第二導電部的一側壁與該基底之間；以及 其中該側壁部分的一厚度大於該第二襯層的一厚度。
15. 如請求項9之半導體結構，更包括： 一第三導電部，穿過該內連線結構並與該第二導電部接觸； 其中一晶粒結構設置於該第二導電部與該第三導電部之間。
16. 如請求項15之半導體結構， 其中在平行於該基底的該表面的該平面上，該第一導電部的一投影及該第三導電部的一投影依該第二導電部的排列中心對稱設置。
17. 一種半導體結構之形成方法，包括： 形成一犧牲結構於一基底中； 形成一半導體層於該犧牲結構及該基底上方； 形成一開口穿過該半導體層，以露出該犧牲結構； 形成一第一導電部於該開口內並與該犧牲結構接觸；以及 以一第二導電部取代該犧牲結構。
18. 如請求項17之半導體結構之形成方法，更包括： 在形成該開口之前，形成一內連線層於該半導體層上方， 其中形成該開口包括去除該半導體層及該內連線層各者的一部分，使該開口穿過該半導體層及該內連線層。
19. 如請求項17之半導體結構之形成方法， 其中取代該犧牲結構包括去除該犧牲結構，以形成露出該第一導電部的一第二開口；以及 沉積一導電材料於該第二開口內。
20. 如請求項17之半導體結構之形成方法， 其中形成該半導體層包括沉積一半導體層於該基底的一第一表面上；以及 其中去除該犧牲結構包括從該基底的一第二表面蝕刻犧牲結構。

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