TW202401577A - 半導體裝置及半導體製造方法 - Google Patents

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Abstract

一種半導體製造方法包括在半導體基底上提供多個圖案。所述圖案包括靠近N +/N阱結構佈置的N型金屬氧化物半導體結構及/或靠近P +/P阱結構佈置的P型金屬氧化物半導體結構。所述方法更包括：藉由向所述圖案施加電子束來接收多個影像；以及若不存在根據所述圖案的預定影像對比性質的影像轉換，則將半導體基底轉移至下一製程步驟。

Description

半導體裝置及半導體製造方法
以下內容是有關於半導體積體電路（integrated circuit，IC）裝置製作技術、IC裝置分析技術、IC裝置品質控制技術及相關技術。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
存在用於進行IC裝置的晶圓級測試的各種方法（即，在對晶圓進行劃切以使各別IC晶粒分離之前進行晶圓級測試）。晶圓驗收測試（wafer acceptance test，WAT）近似於電性探針電路系統。然而，WAT是在後段製程（back-end-of-line，BEOL）處理完成（至少大部分完成）之後執行且是冗長而耗時的。可在前段製程（front end-of-line，FEOL）處理之後及BEOL處理之前使用掃描電子顯微鏡（scanning electron microscope，SEM）執行對晶圓的電子束顯微鏡檢查（microscopy），因此在製作製程的早期提供缺陷偵測。另外，可使用例如以下各種技術來自動進行對所獲取的SEM影像的分析以偵測缺陷：匹配濾波（matched filtering）、與參考影像的比較（例如，對所獲取的SEM影像與參考影像之間的差異影像進行計算，使得SEM影像中的缺陷被顯示為不同的差異區）或者機器學習（machine learning，ML）工具（例如經訓練的人工神經網路（artificial neural network，ANN））。然而，SEM成像提供結構資訊但不提供電性資訊，且此外，在SEM影像中對小的缺陷進行偵測可能具有挑戰性。相反，SEM成像可對不是電性缺陷的結構缺陷進行偵測。
電荷感應電壓對比（voltage contrast，VC）電子束檢驗（electron beam inspection，EBI）是亦使用SEM執行的另一技術。在VC‑EBI中，對二次電子（secondary electron，SE）產率進行量測以提供電壓對比。此使得能夠直接觀察到某些電性缺陷。可在已形成源極/汲極接觸件（在此項技術中有時亦被稱為MD金屬化）的中段製程（middle end-of-line，MEOL）處理之後執行VC‑EBI，因此亦提供對缺陷的早期偵測。如同結構性SEM成像一般，可使用匹配濾波、與參考影像的比較、經訓練的ANN或其他經訓練的ML工具或類似方法有利地自動進行對VC-EBI影像的分析以偵測缺陷。
然而，儘管VC‑EBI可偵測到N型特徵與P型特徵之間的短路，然而此種技術通常無法偵測到其他類型的電性缺陷。具體而言，相同摻雜類型的鄰近的源極或汲極區之間的不期望合併通常是無法偵測的。然而，由於在許多積體電路（IC）設計中普遍存在鄰近的「相同摻雜類型」區，因此此種「相同摻雜類型」短路常常是常見的缺陷形態。
以下內容揭露對能夠對廣泛範圍的電性缺陷進行偵測的VC‑EBI的改善。舉例而言，所揭露的方法能夠對兩個鄰近的N型源極/汲極區之間的短路進行偵測以對半導體晶圓進行檢驗或者對兩個鄰近的P型源極/汲極區之間的短路進行偵測。以下內容進一步揭露在VC‑EBI中使用的對應圖案。
參照圖1，示出半導體晶圓10的俯視圖，所述半導體晶圓10包括積體電路（IC）晶粒12的陣列。藉由非限制性例示性實例的方式，半導體晶圓10可依據設計而定而包括經N型摻雜或經P型摻雜的矽晶圓、絕緣體上矽（silicon-on-insulator，SOI）晶圓或類似晶圓。每一IC晶粒12可包括P型金屬氧化物半導體（P‑type metal-oxide-semiconductor，PMOS）裝置、N型金屬氧化物半導體（N‑type metal-oxide-semiconductor，NMOS）裝置、電阻器、電容器及類似裝置（未示出細節）。插圖A示出典型的MOS裝置14（可為PMOS或NMOS）。如插圖A中所示，MOS裝置14包括主動結構16（導電性通道或其他主動結構）、分離地與主動結構16接觸的源極結構18及汲極結構20、以及插入於源極結構18與汲極結構20之間的閘極（閘極結構或閘極線）22。在一些實施例中，MOS裝置14可為鰭式場效電晶體（fin-field effect transistor，finFET），其中導電性通道或主動結構16包括設置於晶圓的表面上的三維（three-dimensional，3D）鰭或一組相互平行的鰭（例如，插圖A中所示的三個相互平行的鰭）。（在一些實施例中，可藉由移除晶圓的一些材料以將鰭暴露為3D結構來形成主動結構16）。在一些此種實施例中，MOS裝置14可為全環繞閘極（gate-all-around，GAA）MOSFET裝置。儘管插圖A以圖解方式示出單個代表性的MOS裝置14，然而應理解，每一IC晶粒12可包括數十個、數百個、數千個或更多的MOS裝置，所述MOS裝置在最終的IC設計中將藉由在BEOL處理期間形成的金屬化跡線電性內連，以形成完整的IC。依據IC設計而定，該些MOS裝置可為PMOS裝置、NMOS裝置或PMOS裝置與NMOS裝置的某種混合。每一IC晶粒12通常包括未示出的其他特徵（例如為各別MOS裝置或MOS裝置的群組提供電性隔離的n阱區及/或p阱區及類似特徵）。假設在圖1所示晶圓10上及/或晶圓10中形成的IC晶粒12處於FEOL處理完成且MEOL處理已形成通往源極結構18、汲極結構20（以及可能亦通往閘極22）的電性接觸件的製作階段。
如圖1中進一步所示，晶圓包括設置於IC晶粒12之間的空間中的電壓對比電子束檢驗（VC‑EBI）圖案的區域30。IC晶粒12之間的設置有VC‑EBI圖案的區域30的空間有時被稱為切割道，此乃因在稍後的步驟期間將沿著晶粒12之間的空間對晶圓10進行切分或切割以使IC晶粒12分離。插圖B以圖解方式示出位於隔離結構中的VC‑EBI圖案（在本文中亦被稱為測試圖案）的一個代表性區域30，且插圖C示出插圖B所示VC‑EBI測試圖案區域的區域30的一部分。如在插圖C中最佳地示出，VC‑EBI測試圖案包括主動結構32（鰭，或者更一般而言為導電性MOS通道），在主動結構32上設置有分離地與主動結構32接觸的源極/汲極結構34。「源極/汲極結構」可依據上下文而定而各別地或共同地指源極或汲極。在典型的方法中，與IC晶粒12的MOS裝置的主動結構16同時且使用相同的製作步驟（例如，相同的蝕刻、沈積及/或其他半導體處理步驟）形成VC‑EBI測試圖案的主動結構32，且同樣，與IC晶粒12的MOS裝置的源極結構18及汲極結構20同時且使用相同的製作步驟形成VC‑EBI測試圖案的源極/汲極結構34。儘管在插圖C中未示出，然而VC‑EBI測試圖案亦可視需要包括與MOS裝置類似的其他特徵，例如與IC晶粒12的MOS裝置14的閘極22同時形成且使用相同的製作步驟形成的閘極結構或線及/或電性連接至VC‑EBI測試圖案的源極/汲極結構34的源極/汲極接觸件，所述源極/汲極接觸件同樣是與IC晶粒12的MOS裝置14的源極結構18及汲極結構20的接觸件（即，MD金屬化結構）同時形成且使用相同的製作步驟形成。除了同時形成且使用相同的製作步驟形成之外，區域30的VC‑EBI測試圖案的特徵可具有與IC晶粒12的MOS裝置14相同的臨界尺寸（critical dimension，CD）。舉例而言，VC‑EBI測試圖案中鄰近的源極/汲極結構34之間的間距可與IC晶粒12中鄰近的MOS裝置的鄰近的源極結構18、汲極結構20之間的間距相同。
區域30中的測試圖案的源極/汲極結構34對應於主動IC晶粒12的MOS裝置14的源極結構18或汲極結構20，且如剛才所論述般同時形成且使用相同的製作步驟形成。然而，源極與汲極之間的不同之處取決於MOS裝置所放置的操作電路系統。因此，由於測試圖案的區域30的測試圖案不是主動IC晶粒12的電路系統中的操作MOS裝置，因此在區域30的測試圖案的上下文中使用廣義用語源極/汲極結構34。
由於VC-EBI測試圖案的區域30與主動IC晶粒12的MOS裝置同時形成且使用相同的製作步驟形成，因此有利的是除了對在製作步驟中使用的光微影罩幕或罩幕進行適當修改以包括用於對附加VC‑EBI測試圖案進行界定的開口之外，通常不需要對半導體製作製程進行修改以包括VC‑EBI測試圖案。
儘管如以上所論述區域30中的VC‑EBI測試圖案與主動IC晶粒12的MOS裝置14實質上相似，然而VC‑EBI測試圖案被設計為如本文中所揭露般，以便於藉由VC‑EBI對各種類型的電性缺陷進行偵測。
現參照圖2闡述VC‑EBI的一些原理。圖2示出由掃描電子顯微鏡（SEM）的二次電子偵測器偵測的二次電子（secondary electron，SE）產率隨著由SEM施加至晶圓的電子束的電子入射能量而改變的圖。入射能量是由SEM施加的電子加速電壓減去對晶圓進行固持的平台的平台偏壓。如圖2中所示，在某些入射能量值（例如圖2中所指示的入射能量LE 1）下，SE產率大於1，此意指平均而言電子束的每一電子使得自晶圓表面發射多於一個的二次電子。SE產率大於1的操作被稱為正模式VC-EBI。相反，在其他著入射量值（例如圖2中所指示的入射能量LE 2）下，SE產率小於1，此意指平均而言電子束的每一電子使得自晶圓表面發射少於一個的二次電子。SE產率小於1的操作被稱為負模式VC-EBI。
表1整理在正模式電壓對比（voltage contrast，VC）EBI及負模式VC-EBI下針對P型金屬氧化物半導體（PMOS）裝置及N型金屬氧化物半導體（NMOS）裝置獲得的VC-EBI訊號的分類。
表1
MOS裝置 PMOS裝置 NMOS裝置
源極/汲極接觸件的VC-EBI訊號 正模式 亮電壓對比 （bright voltage contrast，BVC） 暗電壓對比 （dark voltage contrast，DVC）
負模式 BVC DVC
參照表1且進一步參照圖3A與圖3B，整理對正模式及負模式下的PMOS裝置及NMOS裝置的VC-EBI響應。假設所述兩個裝置具有完整的FEOL處理及MEOL處理直至且包括對電性連接至源極及汲極結構的源極接觸件及汲極接觸件的製作。圖3A與圖3B以圖解方式示出NMOS源極/汲極結構及PMOS源極/汲極結構的側面剖視圖，其示出在不存在任何短路的情況下針對正VC模式（圖3A）及負VC模式（圖3B）獲得的BVC或DVC。如表1中所總結以及圖3A及圖3B中所示，PMOS裝置（即，p +型材料位於n型阱上或n型阱中）在正模式及負模式二者下皆表現出BVC（即，與VC‑EBI影像中的亮區對應的高電子產率），而NMOS裝置（即，n +型材料位於p型阱上或p型阱中）在正模式及負模式二者下皆表現出DVC（即，與VC‑EBI影像中的暗區對應的低電子良率）。
然而，如圖4A中所示，在相鄰的PMOS與NMOS之間存在電性短路的情況下，由於PMOS裝置相對於NMOS裝置短路的影響，NMOS裝置在正模式及負模式二者下皆表現出BVC。因此，在PMOS裝置與NMOS裝置相鄰且在P型源極及/或汲極結構與N型源極及/或汲極結構之間存在短路的情形中，此將在VC‑EBI影像中展現為在正模式VC‑EBI或負模式VC‑EBI中表現出BVC的NMOS裝置。因此，相鄰的PMOS裝置與NMOS裝置之間的短路可藉由VC-EBI而被偵測到。
然而，參照圖4B及圖4C，更常見的情況是兩個相鄰的NMOS裝置的N型源極及/或汲極結構之間的短路（圖4B）或者兩個相鄰的PMOS裝置的P型源極及/或汲極結構之間的短路（圖4C）。由於該些短路情況不會使電荷轉移以生成目標MOS裝置的電壓對比的改變，因此該些短路情況不會被VC‑EBI偵測到。此乃因所述兩個裝置皆是PMOS裝置或者所述兩個裝置皆是NMOS裝置，且因此源極及/或汲極結構之間的短路不會提供使感應電荷發生改變且因此使電壓對比發生改變的電性洩漏路徑。
返回簡要參照圖1，在本文中所揭露的實施例中，測試圖案的區域30包括特殊設計的測試圖案，所述測試圖案能夠藉由VC‑EBI偵測到相鄰的源極或汲極結構之間的短路。由於測試圖案的區域30的測試圖案（參見圖1）不是主動IC晶粒12的操作MOS裝置，因此在闡述測試圖案的源極或汲極結構時使用廣義用語源極/汲極結構34。
參照圖5，在第一實施例中呈現出用於對圖1所示IC晶粒12的MOS裝置的兩個N型源極或汲極結構之間的短路進行偵測的測試圖案40的實例。相鄰的源極/汲極結構之間的短路是指在相鄰的源極/汲極結構之間存在導電性路徑。此通常是由於相鄰的源極/汲極結構的實體合併（physical merger），但亦可能是由於另一短路機制（例如在相鄰的源極/汲極結構之間形成導電性路徑的導電性碎片、污染物或類似物的存在）。應理解，隨著相鄰的源極/汲極結構之間的間距的臨界尺寸（critical dimension，CD）減小，相鄰的源極/汲極區的合併或另一短路機制（例如導電性碎片、污染或類似物的存在）的可能性越來越大。
圖5繪示出根據摻雜類型標記的測試圖案40。具體而言，記法「N+/N阱」指示如下的結構：在所述結構中主動結構的阱（例如，例示性的鰭形主動結構32）是N型且分離地與主動結構32接觸的源極/汲極結構34亦是N型（且更具體而言是摻雜水準較N阱高的N型，如記法「N+」所指示）。以相似的方式，「P+/N阱」（對應於PMOS裝置或結構）指示其中主動結構的阱是N型且單獨地與主動結構32接觸的源極/汲極結構34是P型的結構。記法「N+/P阱」（對應於NMOS裝置或結構）指示其中主動結構的阱是P型且單獨地與主動結構32接觸的源極/汲極結構34是N型的結構。最後，記法「P+/P阱」指示其中主動結構的阱是P型且單獨地與主動結構32接觸的源極/汲極結構34亦是P型的結構。
儘管在圖5中未示出，然而應理解，除至少一個主動結構32及分離地與主動結構接觸的源極/汲極結構34之外，測試圖案的結構更包括電性連接至源極/汲極結構的源極/汲極接觸件。該些源極/汲極接觸件通常由鎢或另一合適的金屬形成，且此初始金屬化階段有時被稱為圖1所示IC晶粒12的MEOL處理的MD金屬化。
繼續參照圖5，對於對圖1所示IC晶粒12的MOS裝置的兩個N型源極或汲極結構之間的短路進行偵測而言，尤其感興趣的是兩個相鄰測試圖案的組合42，所述兩個相鄰的測試圖案中的一者是N+/P阱結構（即，NMOS裝置或結構）且另一者是N+/N阱結構。此相鄰測試圖案的組合42因此包括兩個相鄰的N型源極/汲極結構34。
圖5亦以圖解方式示出在不具有短路（即「正常」）的情形中預期的正模式VC‑EBI影像44。如圖所示，與正常正模式VC‑EBI影像44的兩個感興趣的相鄰測試圖案的組合42對應的正模式VC‑EBI影像部分42 N對於N+/P阱結構表現出暗電壓對比（dark voltage contrast，DVC）且對於N+/N阱表現出亮電壓對比（bright voltage contrast，BVC）。如前面參照表1所闡述，N+/P阱結構是NMOS裝置的結構，且N+/P阱結構的DVC是在正模式VC-EBI下成像的NMOS裝置所預期的。正模式VC‑EBI影像44中的N+/N阱結構的BVC是由於N+/N阱結構的重N型源極/汲極結構的大多數電子載子，此為N+/N阱結構提供高的二次電子產率（以及因此提供亮電壓對比）。
圖5亦以圖解方式示出在相鄰測試圖案的組合42的所述兩個N型源極/汲極結構34之間短路（例如，藉由所述兩個N型源極/汲極結構34的合併）的情形中預期的正模式VC‑EBI影像46。如圖所示，與短路情形的兩個感興趣的相鄰測試圖案的組合42對應的正模式VC‑EBI影像部分42 S表現出自正常的正模式VC‑EBI影像44中的N+/P阱結構的DVC至正模式VC‑EBI影像46中的BVC的改變，而N+/N阱結構繼續在正模式VC‑EBI影像46中表現出BVC。N+/P阱結構自DVC至BVC的改變是由於電子自N+/N阱結構的N型源極/汲極結構34經由所述兩個相鄰的N型源極/汲極結構之間的合併或其他導電性路徑（即，短路）轉移至N+/P阱結構的N型源極/汲極結構34。由於短路引起的此種電子轉移使N+/P阱結構的N型源極/汲極結構34的二次電子產率提高，進而達成在正模式VC‑EBI影像中自DVC至BVC的轉變。因此，測試圖案40（且具體而言是N+/P阱測試圖案與N+/N阱測試圖案的組合42）能夠在正模式VC‑EBI下偵測到相鄰的N型源極/汲極結構之間的短路。
繼續參照圖5且進一步返回參照圖1，參照圖5所闡述的相鄰的N型源極/汲極結構34的所偵測短路發生於測試圖案的區域30內，所述區域30是與IC晶粒12的區域不同的區域。然而，由於測試圖案與IC晶粒12的MOS裝置同時形成且使用相同的製作步驟（例如，相同的蝕刻、沈積及/或其他半導體處理步驟）形成，因此可合理地預期到，若在測試圖案中偵測到相鄰的N型源極/汲極結構34的短路，則相鄰MOS裝置的相鄰N型源極及/或汲極結構的短路亦可能會出現於實際的IC晶粒12中。因此，自不具有短路的情形中的正模式VC‑EBI影像部分42 N至短路的情形中的正模式VC‑EBI影像部分42 S的改變構成根據圖案的預定影像對比性質的影像轉換。
現參照圖6，在第二實施例中呈現出用於對圖1所示IC晶粒12的MOS裝置的兩個P型源極或汲極結構之間的短路進行偵測的測試圖案50的實例。同樣，相鄰的P型源極/汲極結構之間的此種短路通常是由於相鄰的P型源極/汲極結構的實體合併，但亦可能是由於另一短路機制（例如導電性碎片、污染物或類似物）。圖6繪示出根據摻雜類型標記的測試圖案50，所述測試圖案50包括已參照圖5闡述的N+/N阱結構、P+/P阱結構、N+/P阱結構及P+/N阱結構。另外，儘管在圖6中未示出，然而應理解，測試圖案的結構更包括電性連接至源極/汲極結構的源極/汲極接觸件（例如作為圖1所示IC晶粒12的MEOL處理的MD金屬化而形成）。
繼續參照圖6，對於對圖1所示IC晶粒12的MOS裝置的兩個P型源極或汲極結構之間的短路進行偵測而言，尤其感興趣的是兩個相鄰測試圖案的組合52，所述兩個相鄰的測試圖案中的一者是P+/N阱結構（即，PMOS裝置或結構）且另一者是P+/P阱結構。此相鄰測試圖案的組合52因此包括兩個相鄰的P型源極/汲極結構34。
圖6亦以圖解方式示出在不具有短路的情形中預期的負模式VC‑EBI影像54。如圖所示，正常的負模式VC‑EBI影像54的與兩個感興趣的相鄰測試圖案的組合52對應的負模式VC‑EBI影像部分52 N對於P+/N阱結構表現出亮電壓對比（BVC）且對於P+/P阱表現出暗電壓對比（DVC）。基於表1的論述，由於P+/N阱結構是PMOS裝置的結構，因此P+/N阱結構的BVC是負模式VC‑EBI中的PMOS裝置所預期的。負模式VC‑EBI中的P+/P阱結構的DVC是由於P+/P阱結構的重P型源極/汲極結構的大多數空穴載子，此在負模式VC‑EBI中為P+/P阱結構提供低的二次電子產率（以及因此提供暗電壓對比）。
圖6亦以圖解方式示出在相鄰測試圖案的組合52的所述兩個P型源極/汲極結構34之間短路（例如，藉由所述兩個P型源極/汲極結構34的合併）的情形中預期的負模式VC‑EBI影像56。如圖所示，與短路情形的兩個感興趣的相鄰測試圖案的組合52對應的負模式VC‑EBI影像部分52 S表現出自正常的負模式VC‑EBI影像54中的P+/N阱結構的BVC至負模式VC‑EBI影像56中的DVC的改變，而P+/P阱結構繼續表現出DVC。P+/N阱結構自BVC至DVC的改變是由於電子自P+/N阱結構的P型源極/汲極結構34經由所述兩個相鄰的P型源極/汲極結構之間的合併或其他導電性路徑（即，短路）轉移至P+/P阱結構的P型源極/汲極結構34。由於短路引起的此種電子轉移使P+/N阱結構的P型源極/汲極結構34的二次電子產率降低，進而達成自BVC至DVC的轉變。因此，測試圖案50（且尤其是P+/N阱測試圖案與P+/P阱測試圖案的組合52）能夠在使用負模式VC‑EBI成像時偵測到相鄰的P型源極/汲極結構之間的短路。
繼續參照圖6且進一步返回參照圖1，參照圖6所闡述的相鄰的P型源極/汲極結構34的所偵測短路發生於測試圖案的區域30內，所述區域30是與IC晶粒12的區域不同的區域。然而，由於測試圖案與IC晶粒12的MOS裝置同時形成且使用相同的製作步驟（例如，相同的蝕刻、沈積及/或其他半導體處理步驟）形成，因此可合理地預期到，若在測試圖案中偵測到相鄰的P型源極/汲極結構34的短路，則相鄰MOS裝置的相鄰P型源極及/或汲極結構的短路亦可能會出現於實際的IC晶粒12中。因此，自不具有短路的情形中的負模式VC‑EBI影像部分52 N至短路的情形中的負模式VC‑EBI影像部分52 S的改變構成根據圖案的預定影像對比性質的影像轉換。
現參照圖7，在第三實施例中呈現出用於對圖1所示IC晶粒12的相應MOS裝置的P型源極或汲極結構與N型源極或汲極結構之間的短路進行偵測的測試圖案60的實例。圖7繪示出根據摻雜類型標記的測試圖案60，測試圖案60包括已參照圖5闡述的N+/N阱結構、P+/P阱結構、N+/P阱結構及P+/N阱結構。另外，儘管在圖7中未示出，然而應理解，測試圖案的結構更包括電性連接至源極/汲極結構的源極/汲極接觸件（例如作為圖1所示IC晶粒12的MEOL處理的MD金屬化而形成）。
繼續參照圖7，對於對圖1所示IC晶粒12的MOS裝置的相鄰的P型源極或汲極結構與N型源極或汲極結構之間的短路進行偵測而言，尤其感興趣的是兩個相鄰測試圖案的組合62，所述兩個相鄰測試圖案中的一者是P+/N阱結構（即，PMOS裝置或結構）且另一者是N+/P阱結構（即，NMOS裝置或結構）。此相鄰測試圖案的組合62因此包括相鄰的P型源極/汲極結構34與N型源極/汲極結構34。
圖7亦以圖解方式示出在不具有短路的情形中預期的正模式VC‑EBI影像64。如圖所示，正常的正模式VC‑EBI影像64的與相鄰的P+/N測試圖案與N+/P測試圖案的組合62對應的正模式VC‑EBI影像部分62 N對於P+/N阱結構表現出亮電壓對比（BVC）且對於N+/P阱表現出暗電壓對比（DVC）。基於表1的論述，由於P+/N阱結構是PMOS裝置的結構，因此P+/N阱結構的BVC是正模式VC‑EBI中的PMOS裝置所預期的。基於表1的論述，由於N+/P阱結構是NMOS裝置的結構，因此正模式VC‑EBI中的N+/P阱結構的DVC是正模式VC‑EBI中的NMOS裝置所預期的。
圖7亦以圖解方式示出在測試圖案的組合62的P型源極/汲極結構34與N型源極/汲極結構34之間短路（例如，藉由P型源極/汲極結構34與N型源極/汲極結構34的合併）的情形中預期的正模式VC‑EBI影像66。如圖所示，與兩個感興趣的相鄰測試圖案的組合62對應的短路情形的正模式VC‑EBI影像部分62 S表現出自正常的正模式VC‑EBI影像64中的N+/P阱結構的DVC至正模式VC‑EBI影像66中的BVC的改變，而P+/N阱結構繼續表現出BVC。因此，測試圖案60（且尤其是P+/N阱測試圖案與N+/P阱測試圖案的組合62）能夠在使用正模式VC‑EBI成像時偵測到相鄰的P型源極/汲極結構與N型源極/汲極結構之間的短路。因此，自不具有短路的情形中的正模式VC‑EBI影像部分62 N至短路的情形中的正模式VC‑EBI影像部分62 S的改變構成根據圖案的預定影像對比性質的影像轉換。
現參照圖8，在第三實施例的變型中，測試圖案60亦可用於使用負模式VC‑EBI來對圖1所示IC晶粒12的相應MOS裝置的P型源極或汲極結構與N型源極或汲極結構之間的短路進行偵測。圖8繪示出與圖7中相同的測試圖案60且同樣對兩個相鄰測試圖案的組合62尤其感興趣，所述兩個相鄰測試圖案中的一者是P+/N阱結構且另一者是N+/P阱結構。此測試圖案的組合62因此包括相鄰的P型源極/汲極結構34與N型源極/汲極結構34。
圖8亦以圖解方式示出在不具有短路的情形中預期的負模式VC‑EBI影像74。如圖所示，與正常的負模式VC‑EBI影像74的相鄰的P+/N測試圖案與N+/P測試圖案的組合62對應的負模式VC‑EBI影像部分72 N對於P+/N阱結構表現出亮電壓對比（BVC）且對於N+/P阱表現出暗電壓對比（DVC）。基於表1的論述，由於P+/N阱結構是PMOS裝置的結構，因此P+/N阱結構的BVC是負模式VC‑EBI中的PMOS裝置所預期的。基於表1的論述，由於N+/P阱結構是NMOS裝置的結構，因此負模式VC‑EBI中的N+/P阱結構的DVC是正模式VC‑EBI中的NMOS裝置所預期的。
圖8亦以圖解方式示出在測試圖案的組合62的P型源極/汲極結構34與N型源極/汲極結構34之間短路（例如，藉由P型源極/汲極結構34與N型源極/汲極結構34的合併）的情形中預期的負模式VC‑EBI影像76。如圖所示，與短路情形的兩個感興趣的相鄰測試圖案的組合62對應的負模式VC‑EBI影像部分72 S表現出自正常的負模式VC-EBI影像74中的P+/N阱結構的BVC至負模式VC-EBI影像76中的DVC的改變，而N+/P阱結構繼續表現出DVC。因此，測試圖案60（且尤其是P+/N阱測試圖案與N+/P阱測試圖案的組合62）亦能夠在使用負模式VC‑EBI成像時偵測到相鄰的P型源極/汲極結構與N型源極/汲極結構之間的短路。因此，自不具有短路的情形中的負模式VC‑EBI影像部分72 N至短路的情形中的負模式VC‑EBI影像部分72 S的改變構成根據圖案的預定影像對比性質的影像轉換。
同樣，使用分別參照圖7及圖8闡述的正模式VC‑EBI及負模式VC‑EBI偵測到的相鄰的P型源極/汲極結構34與N型源極/汲極結構34的短路發生於測試圖案的區域30內，所述區域30是與IC晶粒12的區域不同的區域。然而，由於測試圖案與IC晶粒12的MOS裝置同時形成且使用相同的製作步驟（例如，相同的蝕刻、沈積及/或其他半導體處理步驟）形成，因此可合理地預期到，若在測試圖案中偵測到相鄰的P型源極/汲極結構34的短路，則相鄰MOS裝置的相鄰P型源極及/或汲極結構的短路亦可能出現於實際的IC晶粒12中。
現參照圖9，在第四實施例中闡述可如何將測試圖案設計成對其他類型的短路缺陷（例如MD切分故障或MD磊晶短路）進行偵測。在該些類型的缺陷中，短路發生於電性連接至源極/汲極結構34的源極/汲極接觸件處（即，在圖1所示IC晶粒12的MEOL處理的MD金屬化期間）。圖9示出用於在MD金屬化階段對此種短路進行偵測的測試圖案80。圖9繪示出根據摻雜類型標記的測試圖案60，測試圖案60包括已參照圖6闡述的N+/N阱結構、P+/P阱結構及N+/P阱結構。另外，儘管未在圖9中示出，然而應理解，測試圖案的結構更包括電性連接至源極/汲極結構的源極/汲極接觸件（例如作為圖1所示IC晶粒12的MEOL處理的MD金屬化而形成）。
對於在MD金屬化階段對短路進行偵測而言，尤其感興趣的是以下三個相鄰測試圖案的組合82：兩個N+/P阱結構與P+/P阱結構。如圖9中進一步所示，位於測試圖案的組合82的中間的N+/P阱結構的P型源極/汲極結構34相對於P+/P阱結構的P型源極/汲極結構34短路。
圖9亦以圖解方式示出在所述兩個相鄰的N+/P阱結構之間不具有短路的情形中預期的正模式VC‑EBI影像84。如圖所示，正模式VC‑EBI影像部分82 N與測試圖案的組合82對應，且其中屬於NMOS裝置結構（參見表1）的頂部N+/P阱結構表現出所預期的暗電壓對比（DVC）。然而，由於中間N+/P阱結構與P+/P阱結構之間的短路，中間N+/P阱結構表現出亮電壓對比（BVC）。
圖9亦以圖解方式示出在所述兩個相鄰的N+/P阱結構的MD金屬化之間短路的情形中預期的正模式VC‑EBI影像86。所述短路導致上部N+/P阱結構亦相對於P+/P阱結構短路，使得上部N+/P阱結構現在亦以與中間N+/P阱結構相同的方式表現出BVC。因此，測試圖案80（且尤其是測試圖案的組合82）能夠在使用正模式VC‑EBI成像時偵測到相鄰的N型源極/汲極結構之間的MD水準的短路。因此，自不具有短路的情形中的正模式VC‑EBI影像部分82 N至短路的情形中的正模式VC‑EBI影像部分82 S的改變構成根據圖案的預定影像對比性質的影像轉換。
儘管未示出，然而應理解，藉由利用負模式VC‑EBI成像且有意使中間P+/N阱結構相對於N+/N阱結構短路，可使用與參照圖9闡述的方法相似的方法來對相鄰的P型源極/汲極結構之間的MD水準的短路進行偵測。
返回參照圖1以及圖5至圖9，圖5至圖9所示實施例繪示出測試圖案，所述測試圖案包括鰭或其他主動結構32及單獨地與主動結構32接觸的源極/汲極結構34以及電性連接至源極/汲極結構34的源極/汲極接觸件。圖5至圖9所示各種測試圖案40、50、60、80可以各種方式組合於圖1中所示的測試圖案的區域30中。測試圖案組合的選擇可由例如可針對IC晶粒12的設計預期的合併或短路的類型來控制。舉例而言，若不存在與其他N型源極或汲極區相鄰的N型源極或汲極區的例子，則N/N合併不是問題且可省略參照圖5闡述的測試圖案40的類型。同樣，若感興趣的短路缺陷可全部被正模式VC‑EBI偵測到，則僅執行正模式VC-EBI可為足夠的（且反之亦然）。
在一些實施例中，測試圖案的區域30沿著IC晶粒12之間的切割道而分佈於晶圓10中。此有利地達成晶圓級VC‑EBI測試，所述晶圓級VC‑EBI測試包括對原本一般無法被VC‑EBI偵測到的缺陷（例如N/N合併及P/P合併）進行偵測。在另一實施例中，測試圖案的區域30分佈於不包括任何IC晶粒的專用測試晶圓中。一般可根據需要確定測試圖案的區域30的大小。在一個非限制性例示性實例中，每一區域30是30微米×30微米的正方形。在一些實施例中，MD節距是技術節點處的最小節距，且此節距適當地受到用於VC‑EBI的掃描電子顯微鏡（SEM）的解析度的限制。亦應注意，儘管本文中使用用語P型阱及N型阱以及相似的命名，然而在一些情況下，阱可為作為整體的晶圓10，例如若晶圓10被進行P型摻雜，則P阱可為P晶圓本身，且然後藉由離子植入、摻雜劑擴散或另一合適的摻雜技術形成N阱。
如前面參照圖2所論述，針對對於生成所期望正模式電壓對比或負模式電壓對比而言有效的特定入射能量執行VC‑EBI成像。入射能量是由SEM施加的電子加速電壓減去對晶圓進行固持的平台的平台偏壓。在一些實施例中，在VC‑EBI成像期間，晶圓後側可接地。在此種情形中，平台偏壓為零伏特，且入射能量等於由SEM施加的電子加速電壓。
另外，測試圖案可有益地包括圖1所示IC晶粒12的MOS裝置的其他特徵，例如閘極線。由於此種結構同樣可與IC晶粒12的MOS裝置的結構同時形成且使用相同的製作步驟形成，因此包括此種結構是簡單的，且包括此種結構可確保測試圖案完全模仿IC晶粒12的MOS裝置，進而確保對測試圖案中的短路缺陷的偵測是IC晶粒12的實際MOS裝置中的短路缺陷的準確代替物。
參照圖10，為對此進行例示而示出測試圖案90的實例，測試圖案90同樣包括主動結構32及分離地與主動結構32接觸的源極/汲極結構34以及電性連接至源極/汲極結構34的源極/汲極接觸件（未示出）；且測試圖案90亦包括與主動結構32垂直定向且設置於源極/汲極結構34之間的閘極線92。閘極線92適當地與IC晶粒12的MOS裝置的閘極線同時形成且使用相同的製作步驟形成。
參照圖11，藉由流程圖的方式示出半導體製造製程的一部分的方法，所述方法包括使用本文中所闡述的VC‑EBI測試圖案而藉由VC‑EBI執行晶圓評估。在步驟100中，執行前段製程（FEOL）處理以製作IC晶粒12及測試圖案（例如，測試圖案40、50、60及/或80中的一或多者的各種組合）。接下來，形成MD接觸件。為此，在步驟102中，形成第一（或第零）金屬間介電質（1 stor 0 thinter-metallization dielectric，IMD0）。在步驟104中，在IMD0中開出溝渠，且在步驟106中使用鎢或另一MD金屬對該些溝渠進行填充，以形成電性連接至源極/汲極結構的源極/汲極接觸件。在步驟108中，執行化學機械研磨（chemical mechanical polishing，CMP）以自IMD0的表面移除過量的MD金屬。就此而言，FEOL處理及中段製程（MEOL）處理已執行至MD接觸件形成，且晶圓準備就緒以進行VC‑EBI檢驗。
為此，在步驟110處，執行晶圓級電壓對比掃描電子顯微鏡（VC‑SEM）成像。如前面所論述，此需要使用合適的平台偏壓及由SEM施加的電子加速電壓來對SEM進行操作，以為所選擇的正模式VC‑EBI或負模式VC‑EBI提供所期望的入射能量。若欲執行正模式VC‑EBI及負模式VC‑EBI二者，則針對對於生成正模式電壓對比而言有效的入射能量（例如，在圖2中以圖解方式示出的入射能量LE 1）執行步驟110，且亦針對對於生成負模式電壓對比而言有效的入射能量（例如，在圖2中以圖解方式示出的入射能量LE 2）執行步驟110。在步驟112中，對VC‑SEM影像（或在正模式影像及負模式影像二者的情形中的影像）進行分析，以根據藉由對因應於入射電子束自測試圖案發射的二次電子進行偵測而獲得的亮影像區及暗影像區的分佈來辨識測試圖案的相鄰的源極/汲極結構之間的短路。舉例而言，在圖5所示測試圖案40的情形中，指示相鄰的N型源極/汲極結構之間短路的亮影像區及暗影像區的分佈將構成與圖5中所示的測試圖案的組合42的N+/P阱結構的源極/汲極結構對應的亮區，如圖5所示正模式VC‑EBI影像46中所示。圖6至圖9提供亮影像區及暗影像區的分佈的其他非限制性例示性實例，其指示如前面所闡述的各種類型的短路缺陷。
可以各種方式使用在步驟110及112中執行的VC‑EBI的結果。舉例而言，在例示性的判定步驟114中，判斷所偵測到的短路缺陷是可接受的還是不可接受的。若在步驟114處判斷出所偵測到的缺陷是不可接受的（例如，超過每個區域30的某個容許的臨限平均缺陷數目），則所述流程進行至步驟116，在步驟116中執行對缺陷的進一步分析（例如，使用其他檢驗形態及/或藉由對製作製程工作流程進行查驗來辨識短路缺陷的根本原因或類似分析）。另一方面，若在步驟114處判斷出所偵測到的缺陷是可接受的，則所述流程進行至步驟118，以繼續進行MEOL處理及/或BEOL處理，以完成IC晶粒的製作，隨後進行例如劃切等操作以沿著切割道進行分離（此可切穿此時已達到其目的的VC‑EBI測試圖案）且對分離的IC晶粒進行封裝。
參照圖13，示出與所揭露的VC‑EBI檢驗結合的例示性的半導體製造方法120。例示性的半導體製造方法120包括前段製程（FEOL）處理122及可選的MEOL處理124。FEOL處理122及可選的MEOL處理124對於製作包括MOS裝置（例如，NMOS裝置及/或PMOS裝置）的積體電路（IC）組件而言是有效的。生成NMOS IC組件及/或PMOS IC組件的FEOL處理122及可選的MEOL處理124的操作亦在半導體基底上生成多個圖案，例如相應的圖5、圖6、圖7以及圖8、圖9及圖10所示測試圖案40、50、60、80及/或90中的一或多者。每一圖案包括至少一個主動結構32、分離地與主動結構32接觸的源極/汲極結構34、以及電性連接至源極/汲極結構34的源極/汲極接觸件，如前面參照圖1所闡述。
繼續參照圖12，在FEOL處理122及可選的MEOL處理124完成之後，對包括所述多個圖案的基底執行VC‑EBI檢驗130。此需要藉由向圖案施加電子束來接收多個影像。此後，若不存在根據圖案的預定影像對比性質的影像轉換，則將半導體基底轉移至下一製程步驟，例如例示性的後段製程（BEOL）製程步驟132。根據圖案的預定影像對比性質的此種影像轉換的例示性實例已在本文中在前面參照圖5至圖9進行闡述。在完成FEOL處理122、MEOL處理124、BEOL製程步驟132（以及內插的VC‑EBI檢驗130）之後，若亦通過晶圓驗收測試（WAT）134（可選地與其他測試一起），可使晶圓被裝運至客戶處、進行內部儲存或以其他方式被利用。
另一方面，若在VC‑EBI檢驗130中觀察到根據圖案的預定影像對比性質的影像轉換，則如前面參照圖5至圖9所闡述，此表明IC的NMOS組件及/或PMOS組件可能會具有不期望的短路，且因此在此種情形中，半導體可經歷進一步的測試及/或被丟棄。
在下文中闡述一些進一步的實施例。
在非限制性例示性實施例中，一種半導體製造方法包括在半導體基底上提供多個圖案。所述多個圖案包括靠近N +/N阱結構佈置的第一NMOS結構，所述第一NMOS結構包括與至少一個N型摻雜的源極/汲極結構接觸的至少一個P型摻雜的主動結構，所述N +/N阱結構包括與至少一個N型摻雜的源極/汲極結構接觸的至少一個N型摻雜的主動結構。所述方法更包括：藉由向所述圖案施加電子束來接收多個影像；以及若不存在根據所述圖案的預定影像對比性質的影像轉換，則將所述半導體基底轉移至下一製程步驟。
在非限制性例示性實施例中，一種裝置包括晶圓及設置於所述晶圓的表面上的多個圖案。所述多個圖案包括以下組合中的至少一者：（i）靠近N +/N阱結構佈置的第一NMOS結構，所述第一NMOS結構包括與至少一個N型摻雜的源極/汲極結構接觸的至少一個P型摻雜的主動結構，所述N +/N阱結構包括與至少一個N型摻雜的源極/汲極結構接觸的至少一個N型摻雜的主動結構；以及/或者（ii）靠近P +/P阱結構佈置的第一PMOS結構，所述第一PMOS結構包括與至少一個P型摻雜的源極/汲極結構接觸的至少一個N型摻雜的主動結構，所述P +/P阱結構包括與至少一個P型摻雜的源極/汲極結構接觸的至少一個P型摻雜的主動結構。
在非限制性例示性實施例中，一種半導體製造方法包括在半導體基底上提供多個圖案。所述圖案包括靠近P +/P阱結構佈置的第一PMOS結構，所述第一PMOS結構包括與至少一個P型摻雜的源極/汲極結構接觸的至少一個N型摻雜的主動結構，所述P +/P阱結構包括與至少一個N型摻雜的源極/汲極結構接觸的至少一個P型摻雜的主動結構。所述方法更包括：藉由向所述圖案施加電子束來接收多個影像；以及若不存在根據所述圖案的預定影像對比性質的影像轉換，則將所述半導體基底轉移至下一製程步驟。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。
10:晶圓 12:晶粒 14:MOS裝置 16、32:主動結構 18:源極結構 20:汲極結構 22:閘極 30:區域 34:源極/汲極結構 40、50、60、80、90:測試圖案 42、52、62、82:測試圖案的組合 42 N、42 S、62 N、62 S、82 N、82 S:正模式VC‑EBI影像部分 44、46、64、66、84、86:正模式VC‑EBI影像 52 N、52 S、72 N、72 S:負模式VC‑EBI影像部分 54、56、74、76:負模式VC‑EBI影像 92:閘極線 100、102、104、106、108、110、112、116、118:步驟 120:半導體製造方法 122:前段製程（FEOL）處理 124:中段製程（MEOL）處理 130:VC‑EBI檢驗 132:後段製程（BEOL）製程步驟 134:晶圓驗收測試 LE 1、LE 2:入射能量
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1以圖解方式示出半導體晶圓的俯視圖，所述半導體晶圓上面設置有積體電路（integrated circuit，IC）晶粒的陣列且更包括位於晶粒之間的空間處的電壓對比電子束檢驗（voltage contrast electron beam inspection，VC‑EBI）測試圖案。插圖A以圖解方式示出代表性的金屬氧化物半導體（metal-oxide-semiconductor，MOS）電晶體。插圖B示出VC‑EBI測試圖案區域，且插圖C示出插圖B所示VC‑EBI測試圖案區域的一部分。 圖2以圖解方式示出在電子束檢驗（electron beam inspection，EBI）期間二次電子（secondary electron，SE）產率與入射能量的關係。 圖3A及圖3B以圖解方式示出NMOS源極/汲極結構及PMOS源極/汲極結構的側面剖視圖，其示出在不存在任何短路的情況下針對正VC模式（圖4A）及負VC模式（圖4B）獲得的亮電壓對比或暗電壓對比。 圖4A、圖4B及圖4C以圖解方式示出以下情形中的電壓對比的側面剖視圖：相鄰的NMOS源極/汲極結構與PMOS源極/汲極結構之間的短路（圖4A）；相鄰的NMOS源極/汲極結構之間的短路（圖4B）；以及相鄰的PMOS源極/汲極結構之間的短路（圖4C）。 圖5以圖解方式示出對於使用正VC模式對鄰近的N型源極/汲極結構之間的短路進行偵測而言有效的VC‑EBI測試圖案的實施例。 圖6以圖解方式示出對於使用負VC模式對鄰近的P型源極/汲極結構之間的短路進行偵測而言有效的VC‑EBI測試圖案的實施例。 圖7以圖解方式示出對於使用正VC模式對鄰近的N型源極/汲極結構與P型源極/汲極結構之間的短路進行偵測而言有效的VC‑EBI測試圖案的實施例。 圖8以圖解方式示出對於使用負VC模式對鄰近的N型源極/汲極結構與P型源極/汲極結構之間的短路進行偵測而言有效的VC‑EBI測試圖案的實施例。 圖9以圖解方式示出對於使用正VC模式對鄰近的源極/汲極結構的金屬接觸件之間的短路進行偵測而言有效的VC‑EBI測試圖案的實施例。 圖10以圖解方式示出包括閘極線的VC‑EBI測試圖案的實施例。 圖11以流程圖的方式示出半導體製造製程的一部分，所述半導體製造製程包括使用本文中所闡述的VC‑EBI測試圖案而藉由VC‑EBI執行晶圓檢驗。 圖12示出包括使用本文中所揭露的VC‑EBI測試的典型半導體製造方法。
32:主動結構
34:源極/汲極結構
40:測試圖案
42:測試圖案的組合
42N、42S:正模式VC-EBI影像部分
44、46:正模式VC-EBI影像

Claims (20)

  1. 一種半導體製造方法，包括： 在半導體基底上提供多個圖案，其中所述多個圖案包括靠近N +/N阱結構佈置的第一N型金屬氧化物半導體結構，所述第一N型金屬氧化物半導體結構包括與至少一個N型摻雜的源極/汲極結構接觸的至少一個P型摻雜的主動結構，所述N +/N阱結構包括與至少一個N型摻雜的源極/汲極結構接觸的至少一個N型摻雜的主動結構； 藉由向所述多個圖案施加電子束來接收多個影像；以及 若不存在根據所述多個圖案的預定影像對比性質的影像轉換，則將所述半導體基底轉移至下一製程步驟。
  2. 如請求項1所述的半導體製造方法，其中提供所述電子束包括以具有對於生成正模式電壓對比而言有效的入射能量來提供所述電子束，且所述多個影像包括至少一個正模式電壓對比電子束檢驗影像。
  3. 如請求項1所述的半導體製造方法，其中所述多個圖案更包括靠近P +/P阱結構佈置的P型金屬氧化物半導體結構，所述P型金屬氧化物半導體結構包括與至少一個P型摻雜的源極/汲極結構接觸的至少一個N型摻雜的主動結構，所述P +/P阱結構包括與至少一個P型摻雜的源極/汲極結構接觸的至少一個P型摻雜的主動結構。
  4. 如請求項3所述的半導體製造方法，其中提供所述電子束更包括以具有對於生成負模式電壓對比而言有效的入射能量來提供所述電子束，且所述多個影像包括至少一個負模式電壓對比電子束檢驗影像。
  5. 如請求項1所述的半導體製造方法，其中所述多個圖案更包括靠近第二N型金屬氧化物半導體結構佈置的P型金屬氧化物半導體結構，所述P型金屬氧化物半導體結構包括與至少一個P型摻雜的源極/汲極結構接觸的至少一個N型摻雜的主動結構，所述第二N型金屬氧化物半導體結構包括與至少一個N型摻雜的源極/汲極結構接觸的至少一個P型摻雜的主動結構。
  6. 如請求項1所述的半導體製造方法，其中所述多個圖案更包括靠近第二N型金屬氧化物半導體結構佈置的第三N型金屬氧化物半導體結構，所述第二N型金屬氧化物半導體結構包括與至少一個N型摻雜的源極/汲極結構接觸的至少一個P型摻雜的主動結構，所述第三N型金屬氧化物半導體結構包括與至少一個N型摻雜的源極/汲極結構接觸的至少一個P型摻雜的主動結構。
  7. 如請求項1所述的半導體製造方法，其中所述多個圖案更包括靠近第一P型金屬氧化物半導體結構佈置的第二P型金屬氧化物半導體結構，所述第一P型金屬氧化物半導體結構包括與至少一個P型摻雜的源極/汲極結構接觸的至少一個N型摻雜的主動結構，所述第二P型金屬氧化物半導體結構包括與至少一個P型摻雜的源極/汲極結構接觸的至少一個主N型摻雜的動結構。
  8. 如請求項1所述的半導體製造方法，其中所述在所述半導體基底上提供所述多個圖案包括執行積體電路製造製程的前段製程處理，且所述下一製程步驟包括後段製程處理步驟。
  9. 如請求項1所述的半導體製造方法，其中所述多個圖案設置於所述半導體基底的表面上，且所述多個圖案的多個主動結構包括相互平行的多個線性鰭，所述多個線性鰭各自遠離所述半導體基底基底的所述表面延伸，且所述多個圖案更包括與所述多個線性鰭交叉且垂直定向的多條閘極線。
  10. 如請求項1所述的半導體製造方法，其中所述半導體基底為晶圓，所述晶圓上亦設置有多個積體電路晶粒的陣列，且所述多個圖案設置於所述多個積體電路晶粒之間。
  11. 一種半導體裝置，包括： 晶圓；以及 多個圖案，設置於所述晶圓的表面上，其中所述多個圖案包括以下組合中的至少一者： 靠近N +/N阱結構佈置的第一N型金屬氧化物半導體結構，所述第一N型金屬氧化物半導體結構包括與至少一個N型摻雜的源極/汲極結構接觸的至少一個P型摻雜的主動結構，所述N +/N阱結構包括與至少一個N型摻雜的源極/汲極結構接觸的至少一個N型摻雜的主動結構；以及/或者 靠近P +/P阱結構佈置的第一P型金屬氧化物半導體結構，所述第一P型金屬氧化物半導體結構包括與至少一個P型摻雜的源極/汲極結構接觸的至少一個N型摻雜的主動結構，所述P +/P阱結構包括與至少一個P型摻雜的源極/汲極結構接觸的至少一個P型摻雜的主動結構。
  12. 如請求項11所述的半導體裝置，其中所述多個圖案包括靠近所述N +/N阱結構佈置的所述第一N型金屬氧化物半導體結構。
  13. 如請求項11所述的半導體裝置，其中所述多個圖案包括靠近所述P +/P阱結構佈置的所述第一P型金屬氧化物半導體結構。
  14. 如請求項11所述的半導體裝置，其中所述多個圖案更包括靠近第二N型金屬氧化物半導體結構佈置的第二P型金屬氧化物半導體結構，所述第二P型金屬氧化物半導體結構包括與至少一個P型摻雜的源極/汲極結構接觸的至少一個N型摻雜的主動結構，所述第二N型金屬氧化物半導體結構包括與至少一個N型摻雜的源極/汲極結構接觸的至少一個P型摻雜的主動結構。
  15. 如請求項11所述的半導體裝置，其中所述多個圖案的各主動結構包括設置於所述晶圓的所述表面上的一或多個相互平行的鰭。
  16. 如請求項15所述的半導體裝置，其中所述多個圖案更包括與所述鰭交叉且垂直定向的閘極線。
  17. 如請求項11所述的半導體裝置，更包括： 多個積體電路晶粒的陣列，設置於所述晶圓的所述表面上，且所述多個圖案在所述多個積體電路晶粒之間設置於所述晶圓的所述表面上。
  18. 一種半導體製造方法，包括： 在半導體基底上提供多個圖案，其中所述多個圖案包括靠近P +/P阱結構佈置的第一P型金屬氧化物半導體結構，所述第一P型金屬氧化物半導體結構包括與至少一個P型摻雜的源極/汲極結構接觸的至少一個N型摻雜的主動結構，所述P +/P阱結構包括與至少一個P型摻雜的源極/汲極結構接觸的至少一個P型摻雜的主動結構； 藉由向所述多個圖案施加電子束來接收多個影像；以及 若不存在根據所述多個圖案的預定影像對比性質的影像轉換，則將所述半導體基底轉移至下一製程步驟。
  19. 如請求項18所述的半導體製造方法，其中提供所述電子束包括以具有對於生成負模式電壓對比而言有效的入射能量來提供所述電子束，且所述多個影像包括至少一個負模式電壓對比電子束檢驗影像。
  20. 如請求項18所述的半導體製造方法，其中所述多個圖案更包括靠近N型金屬氧化物半導體結構佈置的第二P型金屬氧化物半導體結構，所述第二P型金屬氧化物半導體結構包括與至少一個P型摻雜的源極/汲極結構接觸的至少一個N型摻雜的主動結構，所述N型金屬氧化物半導體結構包括與至少一個N型摻雜的源極/汲極結構接觸的至少一個P型摻雜的主動結構。
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