TW202349566A - 半導體裝置及其形成方法 - Google Patents

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張家豪
楊士億
朱家宏
張博欽
梁順鑫
廖峻宏
鄭宇婷
黃鴻儀
瑞宏 簡
斌彥 林
王菘豊
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台灣積體電路製造股份有限公司
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Abstract

本案提供了多個導電接觸件及形成該些導電接觸件的方法。所述方法包括：在介電材料中及結構上形成下導電接觸件，其中所述下導電接觸件具有彼此相對的側壁，所述側壁延伸至、終止於一頂表面。所述方法更包括：將每個側壁的上部與介電材料隔開，以及在每個側壁的上部及介電材料之間設置阻障材料。再者，所述方法包括在下導電接觸件之上形成上導電接觸件。

Description

半導體裝置及其形成方法
本揭露實施例是關於半導體技術，特別是關於一種具有多個導電接觸件的半導體裝置及其形成方法。
半導體積體電路（integrated circuit, IC）產業經歷了指數性成長。積體電路材料及設計的技術進展已產生數個積體電路世代，且每個世代相較於前一世代具有更小及複雜的電路。積體電路演進期間，功能密度（例如，單位晶片面積的互連裝置數目）通常會增加而幾何尺寸（例如，即可使用製程生產的最小元件（或線））卻減少。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。
伴隨裝置的微縮化，業界已開始使用嶄新且不同的材料及／或材料的組合，以促進裝置的微縮化。單獨微縮化或組合嶄新且不同材料的微縮化，也導致在前幾世代之較大幾何尺寸下所未曾展現的挑戰。
本揭露實施例提供一種半導體裝置的形成方法，包括：形成下導電接觸件於介電材料中及基板之上，所述下導電接觸件具有彼此相對的側壁，該些側壁延伸至、終止於一頂表面；將每個側壁的上部與介電材料隔開；設置阻障材料於每個側壁的上部與介電材料之間；以及形成上導電接觸件於下導電接觸件之上。
本揭露另一實施例提供一種半導體裝置的形成方法，包括：形成導電結構於基板之上，所述導電結構具有在第一接點與頂表面相交的第一側壁，以及在第二接點與所述頂表面相交的第二側壁；形成鄰近於第一側壁的第一袋部（pocket），以及鄰近於第二側壁的第二袋部，各袋部自頂表面向下延伸；以及形成阻障層於導電結構之上，所述阻障層包括：沿著第一側壁向下延伸至第一袋部的第一凸部；沿著第二側壁向下延伸至第二袋部的第二凸部；以及位於頂表面之上且與第一凸部及第二凸部互連的橫向橋部（lateral bridge portion）。
本揭露實施例更包括一種半導體裝置，包括：位於基板上的導電結構，所述導電結構具有：頂表面、在第一接點與頂表面相交的第一側壁、以及在第二接點與頂表面相交的第二側壁；以及位於導電結構之上的阻障層，所述阻障層包括：沿著第一側壁向下延伸的第一凸部、沿著第二側壁向下延伸的第二凸部、以及在頂表面之上且與第一凸部及第二凸部互連的橫向橋部。
以下揭露提供了許多的實施例或範例，用於實施本揭露之不同元件。各元件和其配置的具體範例描述如下，以簡化本揭露實施例之說明。當然，這些僅僅是範例，並非用以限定。舉例而言，敘述中若提及第一元件形成在第二元件上或之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本揭露實施例可能在各種範例中重複參考數字以及／或字母。如此重複是為了簡明和清晰之目的，而非用以表示所討論的不同實施例及／或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「之上」、「位於…上」、「上方」、「較高的」、「頂」、「之下」、「在…下方」、「位於…下」、「下」、「較低的」、「底」、「側」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
當空間相關用詞（如：上文所例示者）用於描述第一元件與相關之第二元件時，第一元件可為直接在其他元件上，或可存在中間元件或膜層。當指涉一元件或膜層在另一元件或膜層「上」，其係直接在其他元件或膜層上且與之接觸。
在本文某些實施例中，「材料層（materail layer）」係包括至少50wt%所指材料的膜層，例如：包括至少60wt%所指材料、至少75wt%所指材料、或至少90wt%所指材料；以及稱為「材料（materaial）」的膜層包括至少50wt%所指材料，例如：包括至少60wt%所指材料、至少75wt%所指材料、或至少90wt%所指材料。舉例而言，在某些實施例中，各個氮化鈦層及氮化鈦的膜層，係包括至少50wt%、至少60wt%、至少75wt%、或至少90wt%的氮化鈦。
為了簡化，本文可能不會詳細描述關於常規半導體裝置製造的常規技術。再者，本文所描述之各種操作及製程，可併入本文所未詳細描述之具有附加功能之更全面的流程或製程中。尤其是，半導體裝置製造中的各種製程皆為習知，故為了簡化，本文針對許多常規製程，將僅簡短提及或完全省略而不提供習知製程之細節。如所屬技術領域中具有通常知識者在完整閱讀本揭露後可輕易明白地，本文揭露之結構可與各種技術一起應用，且可併入各種半導體裝置及產品。再者，須注意的是，半導體裝置結構包括數量可變的組件，故所繪示的單一組件可代表多個組件。
根據一些實施例，本揭露提供了在互連結構中的導電結構（如：導電接觸件、插塞、線、及金屬層）及其形成方法。在某些實施例中，導電結構係形成為具有被阻障層覆蓋的頂表面。再者，導電結構形成為具有被阻障層環繞的側壁及上部分。因此，相較於常規製程只有頂表面與阻障層接觸，本揭露實施例提升了導電結構與阻障層接觸的總表面積。在某些實施例中，此結構防止了導電材料的擴散。
在某些實施例中，提供了下述方法：在介電層中的開口（opening）或空腔（cavity）中形成導電結構、在導電結構與介電層之間的界面形成袋部（pocket）、以及接著在袋部中設置阻障材料。因此，所述結構可形成具有類似於「虎牙（tiger teeth）」輪廓的阻障層，即：所述結構包括透過橫向橋部（lateral bridge）互連的兩個向下凸部（downward projection）。
在例示的實施例中，阻障材料鑲嵌或環繞導電結構的上接點（joint）或邊角（corner），從而建立了從各個上邊角至非阻障材料間的最小距離。換言之，在傳統垂直方向及水平方向、以及各種橫向方向上，阻障材料皆具有環繞導電結構之各個上邊角的最小厚度。因此，降低或消除了導電結構材料的擴散。
在例示的實施例中，形成導電結構的材料包括具有頂端晶界（top grain boundary）的多個晶粒。在例示的實施例中，頂端晶界位於導電結構頂表面之下的邊界深度（boundary depth）處。再者，在此些實施例中，位於導電結構上的阻障層包括延伸至大於邊界深度之深度的向下凸部。
第1圖是根據本揭露的實施例，繪示出一方法的流程圖。第1圖係結合第2-11圖而描述，第2-11圖是根據方法1100之本揭露的一些實施例，繪示出在各種製造階段中的半導體裝置40。第2圖是半導體裝置40的側視圖，其繪示出鰭片58與源極／汲極區54的配置且未繪示形成導電部件的製程。第3-11圖是根據一些實施例，繪示出形成半導體裝置之導電部件及互連結構之中間步驟的剖面圖（如：沿著第2圖之線3－3截取）。雖然圖式可能將互連結構之導電線及／或金屬層（包括金屬線及導孔）的形成繪示為使用單鑲嵌（single damascne）製程，但本揭露也考慮到雙鑲嵌（dual damascene）製程。
方法400為示例，且不意圖將本揭露作出除了請求項中明確記載範圍之外的限制。可在方法1100之前、之中、及之後提供額外的步驟，且為了方法1100額外的實施例，一些所描述的步驟可被取代、刪除、或搬移。可在圖式所繪示之半導體裝置中加入額外的部件，且一些下文所描述的部件在半導體裝置的其他實施例中可被取代、修改、或消除。
如第1圖所示，方法1100包括在步驟1121形成基板之上的半導體裝置。第3圖是根據一些實施例，繪示出在晶圓或基板50（例如：半導體基板）之上的半導體裝置40的剖面圖，其中各種電子裝置可形成在基板50之上。在後續的圖式中，可在各種電子裝置及基板50之上形成多層的互連系統（multilevel interconnect system）。一般而言，如將於下文更詳細描述地，第3圖繪示出形成在基板50上的鰭式場效電晶體（fin field-effect transistor, FinFET）裝置60，且具有在之後圖式中形成於其上的多個互連層。然而，平面式（planar）電晶體、全繞式閘極（gate-all-around, GAA）電晶體、及其他種類的裝置，亦在本揭露所考慮的範圍內。
一般而言，第3圖中繪示的基板50可包括塊體半導體（bulk semiconductor）基板或絕緣層上半導體（semiconductor-on-insulator, SOI）基板。SOI基板包括在薄半導體層下的絕緣層，所述半導體層係SOI基板的主動層。主動層的半導體及塊體半導體一般包括結晶半導體材料矽，但可包括一或多種其他半導體材料，如：鍺、矽－鍺合金、化合物半導體（例如： GaAs、AlAs、InAs、GaN、MN、及及類似物）、或所述之合金（例如：Ga xAl 1-xAs、Ga xAl 1-xN、In xGa 1-xAs、及其類似物）、氧化物半導體（例如：ZnO、SnO 2、TiO 2、Ga 2O 3、及其類似物） 、或上述之組合。所述半導體材料可經摻雜或未經摻雜。其他基板也可被使用，包括：多層（multi-layered）基板、梯度（gradient）基板、或混合定向（hybrid orientation）基板。
第2-3圖中繪示之FinFET裝置60，係形成稱作鰭片58之鰭條狀半導體突起的三維金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect semiconductor, MOSFET）結構。第3圖所示之剖面係沿著鰭片的縱軸方向，且與源極／汲極區54之間電流方向平行的方向截取，例如沿著第2圖之線3－3。可透過利用微影及蝕刻技術圖案化基板來形成鰭片58。 舉例而言，可利用間隔物圖像轉移（spacer image transfer, SIT）圖案化技術。在此方法中，犧牲層形成在基板上，並透過利用合適的微影及蝕刻製程將其圖案化以形成心軸（mandrel）。利用自對準製程（self-aligned process）沿著心軸形成間隔物。接著，透過合適的選擇性蝕刻製程移除犧牲層。每個剩餘的間隔物可接著用作硬遮罩，以透過蝕刻出至基板50的溝槽（如：利用反應離子蝕刻（reactive ion etching, RIE））來圖案化各鰭片58。雖然基板50可包括任何數量的鰭片，但第3圖係繪示出單個鰭片58。
第3圖繪示出沿著鰭片58彼此相對的側壁形成鰭片隔離區62。可透過沉積一或多種介電材料（如：氧化矽）以完全填充鰭片周圍的溝槽，接著凹蝕介電材料的頂表面，以形成鰭片隔離區62。可利用下述方式沉積鰭片隔離區62的介電材料：高密度電漿化學氣相沉積（high-density plasma chemical vapor deposition, HDP-CVD）、低壓化學氣相沉積（low-pressure CVD, LPCVD）、次大氣壓化學氣相沉積（sub-atmospheric CVD, SACVD）、流動式化學氣相沉積（flowable CVD, FCVD）、旋轉塗佈（spin-on）、及／或其類似方法、或上述之組合。沉積後，可進行退火製程或固化製程。在一些情形中，鰭片隔離區62可包括襯層，例如：透過將矽表面氧化而成長的熱氧化襯層。所述凹蝕製程可例如為：先利用平坦化製程（如：化學機械拋光（chemical mechanical polish, CMP），再透過可凹蝕鰭片隔離區62中的介電材料之頂表面的選擇性蝕刻製程（例如：濕蝕刻、乾蝕刻、或上述之組合），使得鰭片58的上部自周圍之絕緣的鰭片隔離區62突起。在一些情形中，亦可透過平坦化製程移除用於形成鰭片58之圖案化的硬遮罩。
在一些實施例中，第3圖繪示之FinFET裝置60的閘極結構68，係可利用後閘極製程流程（gate-last process flow）形成之高k、金屬閘極的（high-k, metal gate, HKMG）閘極結構。在後閘極製程流程中，在形成鰭片隔離區62後，形成犧牲虛設閘極結構（未繪示）。所述虛設閘極結構可包括：虛設閘極介電層、虛設閘電極、及硬遮罩。首先，可沉積虛設閘極介電材料（例如：氧化矽、氮化矽、氮氧化矽、或其類似物）。接著，可在虛設閘極介電層之上沉積虛設閘極材料（例如：非晶矽、多晶矽、或其類似物），之後進行平坦化（例如：藉由CMP）。可在虛設閘極材料之上沉積硬遮罩（例如：氮化矽、碳化矽、或其類似物）。接著，透過利用合適之微影及蝕刻技術圖案化硬遮罩且將圖案轉移至虛設閘極介電層及虛設閘極材料，從而形成虛設閘極結構。虛設閘極結構可沿著突起之鰭片58的多個側邊延伸，並在鰭片隔離區62的表面之上以及鰭片58之間延伸。如下文所討論的更多細節，虛設閘極結構可被第3圖繪示之閘極結構68替換。第3圖繪示之閘極結構68（可見於鰭片58的頂部）係主動閘極結構的一個範例，閘極結構68可例如沿著突起於鰭片隔離區62上方之部分鰭片58的側壁及其上延伸。可透過利用任何合適之方法沉積用於形成虛設閘極結構及硬遮罩的材料，如： CVD、電漿增強CVD（plasma-enhanced CVD, PECVD）、原子層沉積（atomic layer deposition, ALD）、電漿增強ALD（plasma-enhanced ALD, PEALD）、或其類似方法；或透過熱半導體表面的熱氧化；或上述之組合。
如第3圖所繪示，形成FinFET裝置60的源極／汲極區54及間隔物72，且其例如為自對準至虛設閘極結構。虛設閘極的圖案化完成後，可透過進行間隔物介電層的沉積及非等向性蝕刻（anisotropic etch）形成間隔物72。間隔物介電層可包括一或多種介電質，如：氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、其類似物、或上述之組合。所述非等向性蝕刻製程將間隔物介電層從虛設閘極結構的頂部上移除，留下沿著虛設閘極結構的側壁橫向延伸至鰭片58的部分表面上的間隔物72（如第3圖所繪示）。
源極／汲極區54係與鰭片58接觸的半導體區。在一些實施例中，源極／汲極區54可包括重摻雜區（heavily doped region）及相對淡摻雜的汲極（lightly doped drain, LDD）延伸部。一般而言，利用間隔物72間隔重摻雜區與虛設閘極結構，而LDD區則在形成間隔物72之前形成，因此其延伸於間隔物72之下，且在一些實施例中，進一步延伸至虛設閘極結構下方的部分半導體層。可透過利用離子佈植製程（ion implantation process）植入摻質（例如：As、P、B、In、或其類似物）以形成LDD區。
源極／汲極區54可包括磊晶成長區。例如，形成LDD區之後可形成間隔物72，且隨後可形成自對準間隔物72的重摻雜源極及汲極區。尤其是，如第3圖所示，可透過下述方法形成重摻雜源極及汲極區：先蝕刻鰭片以形成凹槽，接著透過選擇性磊晶成長（selective epitaxial growth, SEG）製程在凹槽中沉積結晶半導體材料，所述半導體材料可填充凹槽且通常延伸超過鰭片的原表面並在其上方延伸，以形成升高的（raised）源極－汲極結構。結晶半導體材料可為元素（例如：Si、或 Ge、或其類似物）、或合金（例如：Si 1-xC x、Si 1-xGe x、Si 1-x-yGe xC y、或其類似物）。可利用任何合適之磊晶成長方法進行SEG製程，如：氣／固／液相磊晶（vapor/solid/liquid phase epitaxy; VPE, SPE, LPE）、有機金屬CVD（metal-organic CVD, MOCVD）、或分子束磊晶（molecular beam epitaxy, MBE）、或其類似方法。將高劑量的摻質導入重摻雜源極／汲極區54，可為SEG期間的原位（in situ）摻雜、或在SEG後進行離子佈植、或上述之組合。可透過其他製程形成源極／汲極區54，如：摻質的離子佈植、及其類似方法。
如第3圖所示，第一層間介電（interlayer dielectric, ILD）層76沉積於所述結構之上。在一些實施例中，可在沉積ILD材料之前，沉積合適介電質（例如：氮化矽、碳化矽、或其類似物、或上述之組合）的接觸蝕刻停止層（contact etch stop layer, CESL）（未繪示）。可進行平坦化製程（例如：CMP）以將多餘的ILD材料與任何剩餘的硬遮罩材料從虛設閘極的表面移除，從而形成一頂表面，其中虛設閘極材料的頂表面被露出且與第一層間介電層76的頂表面實質上共平面。
如第3圖所繪示，可接著透過下述方式形成HKMG閘極結構68。先利用一或多種蝕刻技術移除虛設閘極結構，從而形成各間隔物72之間的凹槽。接著，可沉積包括一或多種介電質的替換閘極介電層66，再沉積包括一或多種導電材料的替換導電閘極層64，以完全填充凹槽。閘極介電層66可例如包括：如金屬氧化物及 ／或金屬矽化物的高k介電材料（例如：Hf、Al、Zr、La、Mg、Ba、Ti、及其他金屬的氧化物及／或矽化物）、氮化矽、氧化矽、及其類似物、上述之組合、或上述之多層。在一些實施例中，導電閘極層64可為多層的金屬閘堆疊（metal gate stack），並包括依序形成在閘極介電層66頂部上的阻障層、功函數層、及閘極填充層（gate-fill layer）。阻障層的範例材料包括：TiN、TaN、Ti、Ta、TiSiN、TaSiN、或其類似物、或上述之多層。功函數層可包括用於p型FET之TiN、TaN、Ru、Mo、Al，以及用於n型FET之Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr。可利用其他合適之功函數材料、或上述之組合、或上述之多層。 填充凹槽剩餘部分的閘極填充材料可包括如Cu、Al、W、Co、Ru的金屬、或其類似物、或上述之組合、或上述之多層。可透過任何合適之方法沉積用於形成閘極結構的材料，例如：CVD、PECVD、物理氣相沉積（physical vapor deposition, PVD）、ALD、PEALD、電化學電鍍（electrochemical plating, ECP）、無電電鍍（electroless plating）及／或其類似方法。可將導電閘極層64及閘極介電層66的多餘部分從第一層間介電層76的頂表面之上移除，例如利用CMP製程。如第3圖所繪示，所得的結構可為實質上共平面的表面，並包括：第一層間介電層76、間隔物72、以及鑲嵌（inlaid）於各間隔物72之間的HKMG閘極層的剩餘部分 （即：導電閘極層64及閘極介電層66）所露出的頂表面。
在第1圖中，方法1100的步驟1122包括在下方的裝置之上形成介電層。如第3圖所示，在第一層間介電層76之上沉積第二層間介電層78。在一些實施例中，形成第一層間介電層76及第二層間介電層78的絕緣材料包可包括：氧化矽、磷矽酸鹽玻璃（phospho-silicate glass, PSG）、硼矽酸鹽玻璃（boro-silicate glass, BSG）、硼摻雜矽酸鹽玻璃（boron-doped phospho-silicate glass, BPSG）、無摻雜矽酸鹽玻璃（undoped silicate glass, USG）、如氟矽酸鹽玻璃（fluorosilicate glass, FSG）之低介電常數（低k）介電質、碳氧化矽（SiOCH）、碳摻雜氧化物（carbon-doped oxide, CDO）、流動式氧化物（flowable oxide）、或多孔氧化物（porous oxide）（例如：乾凝膠（xerogel）／氣凝膠（aerogel））、或其類似物、或上述之組合。可透過任何合適之方法沉積用於形成第一層間介電層76及第二層間介電層78的介電材料，如： CVD、PVD、ALD、PEALD、PECVD、SACVD、FCVD、旋轉塗佈、及／或其類似方法、或上述之組合。在一些實施例中，亦可在所繪示之層間介電層的上方及／或下方的結構之上，形成一或多個蝕刻停止層（未具體繪示）。
在第1圖中，方法1100的步驟1123包括形成穿過介電層的導電結構。如第3圖所繪示，形成穿過中間介電層的導電互連件（conductive connector）（例如：下導電結構（接觸結構或插塞）74）。可在通稱中端製程（middle end-of-line, MEOL）的期間，形成包括導電結構（接觸結構）74的互連層（intterconnect level）。在某些實施例中，基板50中電子裝置的電極可電性連接至（後續形成的）第一或較低之互連層的導電部件。
在第3圖所繪示之範例中，導電結構（接觸插塞）74創造了至FinFET裝置60之源極／汲極區54的電性連接。一般會在鰭片隔離區62之上形成至閘電極的導電結構（接觸插塞）74。可利用微影技術形成導電結構（接觸插塞）74。例如，可在第二層間介電層78之上形成圖案化遮罩，並利用其蝕刻出延伸穿過第二層間介電層78的開口，並露出鰭片隔離區62之上的部分導電閘極層（閘電極）64；以及在鰭片58之上蝕刻進一步延伸穿過第一層間介電層76及其下方的接觸蝕刻停止層（襯層）（未繪示）之開口，並露出部分源極／汲極區54。在一些實施例中，可利用非等向性蝕刻製程，且其為接續進行兩步驟的蝕刻製程。相對於用於導電閘極層64及接觸蝕刻停止層的材料，使用於第一步驟的蝕刻劑（etchant）對於第一及第二層間介電層76、78的材料具有較高的蝕刻速率，所述接觸蝕刻停止層可襯於（lining）源極／汲極區54之重摻雜區的頂表面。一旦所述蝕刻製程的第一步驟露出接觸蝕刻停止層，即可進行所述蝕刻製程的第二步驟，並可轉換為選擇性移除接觸蝕刻停止層的蝕刻劑。雖然只有繪示出兩個層間介電層（例如：第一層間介電層76及第二層間介電層78），只具有單一層間介電層、或具有三或更多層間介電層的實施例，亦在本揭露所考慮的範圍內。
在繪示之實施例中，導電結構（接觸插塞）74形成為與周圍的第二層間介電層78直接接觸，且圍繞接觸蝕刻停止層（如果有）。 在一些實施例中，可在第一層間介電層76及第二層間介電層78中的開口中形成導電襯層。接著，以導電填充材料填充開口。例示之襯層包括阻障金屬（barrier metal），其用於減少導電材料從導電結構（接觸插塞）74向外擴散（out-diffusion）至周圍介電材料。在一些實施例中，所述襯層可包括二個阻障金屬層。所述介電插塞可透過下述方式形成：沉積與源極／汲極區54中的半導體材料接觸的接觸金屬，接著將接觸金屬與源極／汲極區54中的重摻雜半導體進行化學反應，並可在移除未反應的金屬後形成低阻抗的歐姆接觸（ohmic contact）。例如，若源極／汲極區54中的重摻雜半導體為矽或矽－鍺合金，則第一阻障金屬可包括：Ti、Ni、Pt、Co、其他合適之金屬、或上述之合金。在上方之導電襯層的阻障金屬層可包括其他金屬（例如：TiN、TaN、Ta、或其他合適之金屬、或上述之合金）。可利用任何可接受的沉積技術（例如：CVD、ALD、PEALD、PECVD、PVD、ECP、無電電鍍、其類似方法、或上述之任何組合）在導電襯層之上沉積導電填充材料（例如：W、Al、Cu、Ru、Ni、Co、上述之合金、或其類似物、或上述之任何組合），以填充接觸開口。接著，可利用平坦化製程（例如：CMP）從第二層間介電層78的表面上移除所有導電材料的多餘部分。如第3圖所繪示，所得的導電插塞延伸至第一及第二層間介電層76、78，且構成的導電結構（接觸插塞）74創造了至電子裝置（如：三閘極（tri-gate）FinFET裝置）之電極的物理及電性連接。在此範例中，係利用相同製程步驟同時形成至鰭片隔離區62之上的電極之接觸件，以及至鰭片58之上的電極之接觸件。然而，在其他實施例中，可分別形成此兩種接觸件。
方法1100可繼續至步驟1124，包括在導電結構（接觸插塞）74之上形成介電層或膜層。如第4圖所示，步驟1124包括在FinFET裝置60及其他電子裝置、第二層間介電層78、及導電結構（接觸插塞）74之上形成蝕刻停止層108。蝕刻停止層108可形成自：碳化矽、氮化矽、氮氧化矽、氮碳化矽、或其他類似物。可透過下述方式形成蝕刻停止層108：化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、旋塗式介電質（spin-on-dielctric）製程、或上述之組合。
繼續參照第4圖，步驟1124包括在蝕刻停止層108之上形成金屬間介電（inter-metal dielectric, IMD）層110。金屬間介電層110可由低k介電材料所形成的膜層，所述材料具有小於約3.0的k值。金屬間介電層110可由超低k（extra-low-k, ELK）介電材料所形成，所述材料具有小於約2.5的k值。在一些實施例中，金屬間介電層110可由含氧及／或含碳低k介電材料所形成，所述材料包括：氫倍半矽氧烷（Hydrogen SilsesQuioxane, HSQ）、甲基倍半矽氧烷（MethylSilsesQuioxane, MSQ）、或其類似物。蝕刻停止層108的材料對於金屬間介電層110具有高蝕刻選擇性， 因此蝕刻停止層108在後續製程步驟中，可用於停止金屬間介電層110的蝕刻。
在一些實施例中，金屬間介電層110係由多孔材料所形成，如：SiOCN、SiCN、SiOC、SiOCH、或其類似物，且可透過一開始先在蝕刻停止層108之上形成前驅物層來形成金屬間介電層110。前驅物層可包括基質材料（matrix material）及散佈於（intersperese）基底材料內的成孔劑（porogen）、或可替代地包括不含成孔劑的基底材料。在一些實施例中，可例如透過共沉積（co-deposition）基底及成孔劑來形成前驅物層，其係利用如電漿增強化學氣相沉積（PECVD）同時沉積基底材料與成孔劑，從而形成具有混合在一起的基底材料與成孔劑的前驅物層。然而，如所屬技術領域中具有通常知識者將理解的，利用同步（simultaneous）PECVD製程之共沉積並非用於形成前驅物層的惟一製程。任何合適的製程皆可被使用，例如：將作為液體之基底材料與成孔劑材料預混合，接著將混合物旋轉塗佈至蝕刻停止層108上。
可利用如PECVD之製程形成基底材料或基底介電材料，雖然亦可替代地利用任何合適之製程，如：CVD、PVD、或甚至旋轉塗佈。PECVD製程可利用如甲基二乙氧基矽烷（methyldiethoxysilane, DEMS）之前驅物，雖然可替代地利用其他前驅物，如：其他矽烷、烷基矽烷（例如：三甲基矽烷及四甲基矽烷）、烷氧基矽烷（例如：甲基三乙氧基矽烷（methyltriethoxysilane, MTEOS）、甲基三甲氧基矽烷（methyltrimethoxysilane, MTMOS）、甲基二甲氧基矽烷（methyldimethoxysilane, MDMOS）、三甲基甲氧基矽烷（trimethylmethoxysilane, TMMOS）、及二甲基二甲氧基矽烷（dimethyldimethoxysilane, DMDMOS））、直鏈矽氧烷（linear siloxane）及環狀矽氧烷（cyclic siloxanes）（例如：八甲基環四矽氧烷（octamethylcyclotetrasiloxane, OMCTS）及四甲基環四矽氧烷（tetramethylcyclotetrasiloxane, TMCTS））、上述之組合、或其類似物。然而，如所屬技術領域中具有通常知識者將理解的，本文所列出的材料及製程僅為例示而非意圖限制本揭露，故可替代地使用任何其他合適之基底前驅物。
成孔劑可為基底材料設置後可從基底材料中移除的分子，以在基底內形成孔洞（pore）從而降低金屬間介電層110之介電常數的總值。成孔劑可為大到足以形成孔洞的材料，且亦保持足夠小以使單獨孔洞的尺寸不會過度置換基底材料。因此，成孔劑可包括有機分子，如：α-萜品烯（alpha-terpinene, ATRP）（1-異丙基-4-甲基-1,3-環己二烯）、或環辛烷（船型）、或1,2-雙(三乙氧基矽烷基)乙烷矽（1,2-bis(triethoxysilyl) ethane silicon）。
形成具有散佈於基底材料內的成孔劑之前驅物層後，從基底材料移除成孔劑以在基底材料內形成孔洞。在一實施例中，透過退火製程進行成孔劑的移除，所述退火製程可分解及氣化成孔劑材料，從而允許成孔劑材料擴散及離開基底材料，並留下作為金屬層間介電層110之結構上無損的（structually intact）多孔介電材料。例如，可利用溫度範圍為約200°C至約500° C（如：約400°C）、時間範圍為約10秒至約600秒（如：約200秒）的退火製程。另外，可利用其他合適之製程移除成孔劑，如：以紫外線（UV）照射成孔劑以將其分解或利用微波分解成孔劑。
方法1100的步驟1125包括在接觸件結構之上的介電層中形成空腔（cavity）。例如，在第5圖中，可在金屬間介電層110之上形成薄膜堆疊（film stack）。根據一些實施例，薄膜堆疊用於形成電性連接至導電結構（接觸插塞）74及基板50的導線（conductive line）。薄膜堆疊包括緩衝層（buffer layer）124及遮罩層126。在一些實施例中，薄膜堆疊包括多於一個緩衝層及遮罩層，且可形成為交替的形式（alternating fashion）。
緩衝層124形成在金屬間介電層110之上，且遮罩層126形成在緩衝層124之上。緩衝層124可由介電材料（如：氧化矽）所形成，且可透過CVD、PVD、ALD、旋轉塗佈介電質製程、或其類似方法來形成。遮罩層126可由包括金屬的材料所形成，如： 氮化鈦、鈦、氮化鉭、鉭、或其類似物，且可透過下列方法形成：PVD、射頻PVD（radio frequency PVD, REPVD）、ALD、或其類似方法。在後續製程步驟中，圖案形成在遮罩層126上。遮罩層126接著用作蝕刻遮罩，且遮罩層126的圖案係用於蝕刻金屬間介電層110。在金屬間介電層110與遮罩層126之間，緩衝層124提供了應力縮減（stress reduction）。
在第5圖中，開口130形成在遮罩層126中。開口130的形成，可包括進行微影製程而蝕刻遮罩層126以形成最初的開口。 所述微影製程可包括在遮罩層126之上形成光阻（未具體繪示）、圖案化具有對應於開口130之開口的光阻、將開口延伸穿過遮罩層126、以及接著移除光阻。
如第6圖所示，開口130延伸穿過緩衝層124、金屬間介電層110、及蝕刻停止層108，以形成位於各導電結構（接觸插塞）74上的空腔140。可利用可接受的蝕刻技術延伸開口130。在一實施例中，先透過非等向性乾蝕刻製程延伸開口130。例如，所述蝕刻製程，包括利用選擇性蝕刻金屬間介電層110但不顯著地蝕刻遮罩層126之反應氣體的乾蝕刻製程。所述蝕刻製程進行至開口130露出蝕刻停止層108為止。例如，所述蝕刻製程可包括利用電漿而從蝕刻氣體形成反應物種（reactive species）。在一些實施例中，所述電漿可為遠程電漿。蝕刻氣體可包括碳氟化合物，如： C 4F 6/CF 4/C 5F及NF 3/O 2/N 2/Ar/H 3/H 2、其類似物、或上述之組合。在一些實施例中，利用碳氟化合物之蝕刻劑具有O 2或Ar做為載送氣體（carrier gas）。
其後，將部分蝕刻停止層108從空腔140移除，並露出其下的目標導電結構（接觸插塞）74。可利用非等向性濕蝕刻或乾蝕刻移除蝕刻停止層108，所述蝕刻對於蝕刻停止層108的材料具有選擇性。例如，可利用將例如H 2O 2用作蝕刻劑反應物質之非等向性濕蝕刻移除蝕刻停止層108。用於移除蝕刻停止層108的蝕刻製程，可與用於蝕刻緩衝層124及金屬層間介電層110以延伸開口130的蝕刻製程不同（例如：可使用不同的蝕刻劑及／或蝕刻製程的參數）。如第6圖所示，可移除遮罩層126及緩衝層124。
如第1圖所示，步驟1121至1125形成了製程1120，製程1120用於提供預備形成導電結構之半導體裝置40。 完成製程1120後，可開始形成導電結構。
方法1100的步驟1131包括在空腔中形成導電結構。例如，第7圖繪示出在利用穿過中間介電層所形成之導電連接件（例如：中間接觸結構或插塞150）來形成第二或中間互連層（將於之後形成）的導電部件之進一步製程期間，所選之第6圖的下導電結構74的重點剖面圖。須注意的是，第7圖繪示之下導電結構74包括襯層或阻障層75。
如所示，在空腔140中沉積導電材料，並將其平坦化以形成具有頂表面154的中間導電結構150a，頂表面154與介電層（材料）110的頂表面114共平面。在繪示的實施例中，導電結構150係形成為直接接觸周圍的介電層110及周圍的接觸蝕刻停止層1008。在一些實施例中，在導電填充材料填充空腔140之前，可在空腔140中沿著空腔側邊及空腔底部形成襯層。範例的襯層包括用於減少導電材料從導電結構150向外擴散至周圍介電材料之阻障金屬，且可根據上文針對下金屬層所描述的方法形成所述襯層。
如第7圖所示，導電結構150具有彼此相對的側壁，其包括第一側壁151及第二側壁152，且每個側壁從底表面153延伸至頂表面154。導電接觸件中的底表面153接觸下方的導電結構74。
須注意的是，可從第3-12圖之剖面圖考慮到相對的側壁151及152。例如，導電結構150的上視圖可指出導電結構具有圓形（circular）或其他圓（round）的剖面形狀，例如可由單一連續的圓弧壁所形成。如本文所使用，「相對的側壁」151及152可以是同一連續圓形壁的一部分。這些相對的側壁151和152存在於相同平面內，例如：第3-13圖所繪示的的平面，且可以在具有包括由單個連續圓形壁形成的圓柱（cylindrical）或圓錐（conical）形導電結構150的垂直剖面的上下文中考慮。
在繪示的實施例中，每個側壁151、152皆沿著各自的界面161、162接觸蝕刻停止層108及介電層110。具體而言，每個側壁151、152的下部皆與蝕刻停止層108接觸，且每個側壁151、152的上部皆與介電層110接觸。如所示，每個側壁151、152在各自的接點（joint）或邊角（corner）157、158與頂表面154相交，每個邊角157、158雖皆繪示為有角的（angular）邊緣，但其亦可為圓角的（rounded）。
方法1100繼續至步驟1132，其包括將每個側壁的上部與介電材料隔開。
在例示的實施例中，可透過進行化學機械平坦化製程將側壁151、152的上部與介電層（材料）110隔開。例如，可透過選擇下列材料而形成CMP漿料（slurry）組合物：磨料（abrasive）、氧化劑、螯合劑（chelator）、pH調整劑、及界面活性劑。例示的CMP漿料組合物具有4至12的ph值。在例示的實施例中，漿料組合物包括小於6 wt%的磨料及小於3 wt%的其他化學物質。例示的CMP漿料組合物包括：選自TiO 2、SiO 2、CeO 2、ZrO 2、及Al 2O 3的磨料；選自H 2O 2、H 5IO 6、及FeNO 3的氧化劑；選自NH 3、EDTA、「胺螯合劑（amine chelator）：NH 3及EDTA」、「胺螯合劑：NH 3、EDTA、及胺類」的螯合劑；選自KOH、檸檬酸（C 6H 8O 7）、醋酸、及NH 4OH的pH調整劑；以及選自有機酸、醇類、EDTA、醋酸的界面活性劑。在例示的實施例中，當拋光墊（polishing pad）相對於頂表面114及154旋轉時，漿料分配在頂表面114及154之上。
漿料可沿著界面161及162蝕刻介電層（材料）110及導電結構150。在例示的實施例中，漿料在脆弱的界面具有高蝕刻速率，如：釕／介電質（ruthenium/dielectric）界面。一般而言，相對於蝕刻導電結構150，漿料以較高的蝕刻速率蝕刻介電層（材料）110。在某些實施例中，CMP製程在界面161及162蝕刻介電層（材料）110，或在界面161及162蝕刻介電層（材料）110及導電結構150。
如第8圖所示，將每個側壁的上部與介電材料隔開的步驟，可包括：形成鄰近於第一側壁151的第一空隙（void）或袋部（pocket）165，以及鄰近於第二側壁152的第二空隙或袋部166。如所示，每個袋部165、166皆從頂表面154向下延伸。
方法1100繼續至步驟1133，其在第8圖的結構之上形成蝕刻停止層。如第9圖所示，蝕刻停止層170形成在介電層110及導電結構150之上。蝕刻停止層170可透過類似於上文針對蝕刻停止層108所描述的材料及製程來形成。在例示的實施例中，蝕刻停止層170填充袋部165及166。
方法1100繼續至步驟1134，其在蝕刻停止層170之上形成介電層。如第9圖所示，介電層180（如：金屬間介電層）形成在蝕刻停止層170之上。介電層180可透過類似於上文針對金屬間介電層110所描述的材料及製程來形成。蝕刻停止層170的材料對於金屬間介電層180具有高蝕刻選擇性，因此蝕刻停止層170在後續製程步驟中可用於停止金屬間介電層180的蝕刻。
方法1100在步驟1135包括蝕刻介電層及蝕刻停止層以形成位於導電結構上的空腔。如第10圖所示，空腔190形成在導電結構150之上。
步驟1135可包括在金屬間介電層180之上形成薄膜堆疊（未繪示）。這些薄膜堆疊可用於形成電性連接至導電結構及導線的金屬線及導孔。所述薄膜堆疊可包括緩衝層及遮罩層。在一些實施例中，薄膜堆疊包括一或多個緩衝層及遮罩層，且可形成為交替的形式。緩衝層及遮罩層可透過類似於上文針對緩衝層及遮罩層所描述的材料及製程來形成。可在遮罩層中形成多個開口，且所述開口延伸穿過緩衝層、金屬間介電層180、及蝕刻停止層170以形成空腔190。可透過上文針對開口130所描述之可接受的蝕刻製程及蝕刻劑，形成及延伸所述開口。空腔190露出了其下的導電結構150。可透過利用非等向性濕蝕刻或乾蝕刻來移除蝕刻停止層170，且所述蝕刻對於蝕刻停止層170的材料具有選擇性。例如，可利用乾蝕刻移除蝕刻停止層170。用於移除蝕刻停止層170的蝕刻製程，可與用於移除開口130的蝕刻製程不同（例如：可使用不同的蝕刻劑及／或蝕刻製程的參數）。
如第10圖所示，空腔190以空腔側壁191、192及空腔底部193為其邊界。空腔側壁191及192係形成自蝕刻停止層170及介電層180。空腔底部193係由介電層180、導電結構150、以及留在袋部165及166中的部分蝕刻停止層170所形成。
方法1100繼續至步驟1136，其在導電結構之上形成阻障材料。例如，阻障材料形成在晶圓的露出表面上及空腔190中。如第11圖所示，可在第10圖的結構之上（包括：空腔190中）沉積阻障材料200的膜層。阻障材料200填充袋部165及166的剩餘部分。  因此，步驟1136包括將阻障材料200設置於介電層（材料）110之間、以及導電結構150的每個側壁151及152的上部之間。在例示的實施例中，阻障材料200係TiN或TaN。
可透過PVD製程、ALD製程、或上述之組合形成阻障材料200的膜層。在一些例示的沉積製程中，將Ar導入至個別的沉積腔室（deposition chamber）中，且將基板（晶圓）50放置於其中，以從用於PVD之個別靶材（target）（未繪示）濺鍍（sputter）金屬離子（如：鈦（Ti +）或鉭（Ta +））或未帶電的金屬原子（如：鈦（Ti）或鉭（Ta））。可在製程氣體中加入氮氣。濺鍍之金屬離子沉積在基板（晶圓）50上，並形成導電之阻障材料200的膜層。在阻障材料200的沉積中，可適用直流（DC）電源及／或射頻（RF）電源。沉積後，阻障材料200覆蓋了空腔側壁及空腔底部。具體而言，部分阻障材料200直接位於導電結構150的頂表面154上、袋部165及166中的導電結構150的側壁上、袋部165及166中的蝕刻停止層170上、袋部165及166中的介電層110的側壁上、介電層110的頂表面114上、以及由蝕刻停止層170及介電層180所形成的空腔側壁191及192上。
方法1100繼續至步驟1137，其在阻障材料之上形成襯層。如第11圖所示，襯層210沉積在阻障材料200之上（包括空腔190中）。例示的襯層210為鈷，雖然襯層可形成自：釕、鉬、銠、或其類似物。
在方法1100中，襯層210形成在晶圓的露出表面上及空腔190中。可透過沉積製程形成襯層210，如：CVD、PVD、ALD、其類似方法、或上述之組合。根據一些實施例，可透過CVD製程形成襯層210，所述CVD製程流送（flow）一分子，所述分子包含與鈷結合之一或多個烷基、一或多個羰基、一或多個其他官能基、或上述之組合。
方法1100可包括步驟1138，其在襯層之上沉積導電材料。在方法1100中，導電材料（填充物）220形成在晶圓的露出表面上及空腔190中。例示的導電材料220為金屬材料，包括金屬或金屬合金，如：銅、銀、金、鎢、鈷、鋁、或上述之合金。在例示的實施例中，導電材料220為銅。
在第11圖中，導電材料220在襯層210之上填充空腔190的剩餘部分。也可以沿著襯層210的頂表面形成多餘的導電材料220。在一些實施例中，導電材料220的形成包括：沉積薄的晶種層（seed layer）（可包括：銅或銅合金），以及透過CVD、PVD、ALD、ECP（如：高壓ECP）、或無電電鍍等方法填充其餘的開口130。
根據一些實施例，可利用沉積製程（如：PVD）在空腔190中形成導電材料220。例如，可在室溫下進行銅的第一沉積製程，之後在150°C至約300°C下進行約1分至約5分的迴焊（reflow）製程。一或多個銅沉積及迴焊製程可遵循所述第一循環。總的來說，可能會有一至五次或更多次沉積及迴焊製程的交替循環。
在第11圖中，可進行平坦化製程以移除多餘的導電材料220、襯層210、及阻障材料200，從而在空腔190中形成導電結構230。再者，所述平坦化製程可移除遮罩層及緩衝層的剩餘部分，從而露出金屬間介電層180。所述平坦化製程可為研磨（grinding）或CMP，且可使導電材料220、襯層210、阻障材料200、及金屬間介電層180的表面為同高或實質上同高。導電結構230包括導電材料220、襯層210、及阻障材料200的剩餘部分，因此導電結構230與其下的導電結構74在物理上及電性上連接。導電結構230可視為上導電結構230，且其下的導電結構74可視為相對於上導電結構230的中間導電結構74、或下導電結構74。
方法1100可繼續至步驟1139，以進一步處理第11圖所示的結構。例如，可在第11圖之結構上沉積及圖案化蓋層。再者，可利用類似於上文所描述之材料或方法，形成額外的金屬及介電層及導孔。此外，可利用與先前所描述之製程不同的材料及／或製程，形成一或多個具有導孔的額外金屬線。
如所示，第11圖之結構提供了上導電結構230至下導電結構150的電性互連，所述下導電結構150與其下的導電結構74電性互連，並使下導電結構150經過介電層110及蝕刻停止層108。
另外，如第12圖及交互參照第3-6圖所示，下導電結構150可電性連接至下方結構240，如：在源極／汲極區54或閘極結構68之上的矽化物層。因此，下導電結構150可延伸穿過介電層110、蝕刻停止層108、介電層78、及可能的下層。
不論是任何下互連結構之設計，在第7-11圖及第12圖的結構以及在第1圖的方法1100中，在袋部中設置阻障材料200以形成向下凸部201及202，皆有助於在裝置中互連導電結構，使裝置具有高產率及更高的性能可靠度。在這些下導電結構150及上導電結構230（相對於另一個）之間互連的實施例中，下導電結構150包括被阻障材料200覆蓋的頂表面154。再者，下導電結構150的頂表面154在側邊或橫向的邊角被阻障材料200環繞。具體而言，上導電結構230的向下凸部201及202環繞導電結構150的頂表面154。因此，由於阻障材料200及導電結構150之間的接觸面積增加，因此防止或減少了往周圍材料的金屬擴散，此係由於所述結構之間沿著頂表面154及沿著側壁151、152的上部接觸。
現參照第13圖，其係根據一些實施例提供了方法1200的另一實施例，所述實施例形成包括導電結構之間互連的半導體裝置。
第13圖是結合第3-6圖所描述的流程圖，其根據本揭露方法1200的一些實施例繪示出半導體裝置40之各種製造階段，且可搭配根據一些實施例而繪示出形成半導體裝置之互連結構及導電部件的中間階段的第14-17圖。雖然圖式可能將互連結構之導電線及／或金屬層（包括金屬線及導孔）的形成繪示為使用單鑲嵌製程，但本揭露也考慮到雙鑲嵌製程。
如第13圖所示，方法1200包括製程1120，以提供預備用於形成導電結構（如上文針對第1突及第3-6圖所描述）的半導體裝置40。完成製程1120後，可開始形成導電結構。
方法1200的步驟1201包括在空腔中形成導電結構。例如，第14圖是所選之第6圖的下導電結構74在進一步製程期間的重點圖，例如：在通稱後段製程（back end-of-line, BEOL）期間，利用穿過中間介電層而形成的導電連接件（例如：導電結構（中間接觸結構或插塞）150），形成第二或中間互連層（之後形成）的導電部件。須注意的是，第14圖繪示出包括襯層或阻障層75的下導電結構74。
如所示，在方法1200中，步驟1201包括先在空腔140中形成襯層148。襯層148可為用於強化之後沉積的導電材料與空腔之黏接的黏著層，及／或包括用於減少導電材料從導電結構150向外擴散至周圍介電材料的阻障金屬。可根據上文針對下金屬層之描述形成襯層148。在某些實施例中，襯層148可為TaN或TaN。
再者，步驟1201包括在襯層148之上形成導電材料149。如所示，導電材料149沉積於空腔140中。平坦化導電材料149及襯層148以形成具有頂表面154的中間導電結構150，且頂表面154與介電層（材料）110的頂表面114共平面。在繪示之實施例中，導電結構150的襯層148形成為與周圍的介電層110及接觸蝕刻停止層108直接接觸。
如第14圖所示，導電結構150具有第一側壁151及第二側壁152，且每個第一側壁151及第二側壁152皆從底表面153延伸至頂表面154。底表面153導電接觸其下的導電結構74。
在繪示的實施例中，每個側壁151及152皆沿著各自的界面161、162而直接接觸蝕刻停止層108及介電層110。具體而言，每個側壁151、152的下部皆與蝕刻停止層108直接接觸，且每個側壁151、152的上部皆與介電層110直接接觸。如所示，每個側壁151、152在各自的接點或邊角157、158與頂表面154相交，每個邊角157、158雖皆繪示為有角的邊緣，但其亦可為圓角的（rounded）。
方法1200繼續至步驟1202，其在第14圖的結構之上形成蝕刻停止層。如第15圖所示，蝕刻停止層170形成在介電層110及導電結構150之上。可透過類似於上文針對方法1100所討論的材料及製程形成蝕刻停止層170。
方法1200繼續至步驟1203，其在蝕刻停止層170之上形成介電層。如第15圖所示，介電層180（如：金屬間介電層）形成在蝕刻停止層170之上。可透過類似於上文所描述的材料及製程形成介電層180。
在方法1100的1204中，包括蝕刻介電層及蝕刻停止層以形成位於導電結構上的空腔。如第16圖所示，空腔190形成在導電結構150之上。
步驟1204可包括形成膜層堆疊（未繪示），如上文所描述，圖案化膜層堆疊及延伸圖案化於膜層堆疊中的開口，使開口延伸穿過金屬間介電層180及蝕刻停止層170，以形成空腔190。空腔190露出了其下的導電結構150。可利用非等向性濕蝕刻或乾蝕刻移除蝕刻停止層170，所述蝕刻對於蝕刻停止層170的材料有選擇性。在例示的實施例中，相較於蝕刻介電層（材料）110，所述乾蝕刻對於蝕刻停止層170具有選擇性。
方法1200更包括步驟1205，其將導電結構與介電層隔開。在方法1200中，可同時進行步驟1205及步驟1204。具體而言，蝕刻蝕刻停止層170可包括蝕刻導電結構150的襯層148的上部。在某些實施例中，亦可沿著側壁蝕刻部分導電材料149。因此，從周圍的介電層（材料）110凹蝕側壁151及152的上部。因此，空隙或袋部165、166形成在導電結構150之凹蝕的側壁151及152與周圍的介電層（材料）110之間。如所示，每個袋部165、166皆從頂表面154向下延伸。
如第16圖所示，空腔190以空腔側壁191、192及空腔底部193為其邊界。空腔側壁191、192係形成自蝕刻蝕刻停止層170及介電層180。空腔底部193係形成自：介電層110、袋部165、166中的導電結構150之露出的部分側壁151、152、以及導電結構150的頂表面154。
方法1100繼續至步驟1206，其在導電結構之上形成阻障材料。例如，阻障材料形成在晶圓的露出表面上以及空腔190中。如第17圖所示，阻障材料200的膜層沉積在第16圖之結構之上（包括空腔190中）。阻障材料200填充袋部165及166的剩餘部分。因此，步驟1136包括在介電層（材料）110與導電結構150的每個側壁151、152的上部之間設置阻障材料200。在例示的實施例中，阻障材料200為TiN或TaN。
如以上針對方法1100所描述的，形成阻障材料200的膜層。沉積後，阻障材料200覆蓋空腔側壁及空腔底部。具體而言，部分阻障材料200直接位於導電結構150的頂表面154上、袋部165及166中之導電結構150的側壁上、袋部165及166中的襯層148上、袋部165及166中之介電層110的側壁上、介電層110的頂表面114上、以及由蝕刻停止層170及介電層180所形成的空腔側壁191及192上。
方法1200繼續至步驟1207，其在阻障材料之上形成襯層。如第17圖所示，襯層210沉積在阻障材料200之上（包括空腔190）。例示的襯層210為鈷，雖然襯層210可形成自：釕、鉬、銠、或其類似物。
在方法1200中，襯層210形成在晶圓的露出表面上及空腔190中。可透過沉積製程形成襯層210，如：CVD、PVD、ALD、其類似方法、或上述之組合。根據一些實施例，可透過CVD製程形成襯層210，所述CVD製程流送一分子，所述分子包含與鈷結合之一或多個烷基、一或多個羰基、一或多個其他官能基、或上述之組合。
方法1100可繼續至步驟1208，其在襯層之上沉積導電材料。在方法1200中，導電材料220形成在晶圓的露出表面上及空腔190中。例示的導電材料220為金屬材料，包括金屬或金屬合金，如：銅、銀、金、鎢、鈷、鋁、或上述之合金。在例示的實施例中，導電材料220為銅。
在第17圖中，導電材料220在襯層210之上填充空腔190的剩餘部分。也可以沿著襯層210的頂表面形成多餘的導電材料220。在一些實施例中，導電材料220的形成包括：沉積包括薄的晶種層（未繪示）（可包括銅或銅合金），以及透過CVD、PVD、ALD、ECP（如：高壓ECP）、或無電電鍍等方法填充其餘的開口130。
根據一些實施例，可利用沉積製程（如：PVD）在空腔190中形成導電材料220。例如，可在室溫下進行銅的第一沉積製程，之後在150°C至約300°C下進行約1分至約5分的迴焊製程。一或多個銅沉積及迴焊製程可遵循所述第一循環。總的來說，可能會有一至五次或更多次沉積及迴焊製程的交替循環。
在第17圖中，可進行平坦化製程以移除多餘的導電材料220、襯層210、及阻障材料200，從而在空腔190中形成導電結構230。再者，所述平坦化製程可移除遮罩層及緩衝層的剩餘部分，從而露出金屬間介電層180。所述平坦化製程可為研磨或CMP，且可使導電材料220、襯層210、阻障材料200、及金屬間介電層180的表面為同高或實質上同高。導電結構230包括導電材料220、襯層210、及阻障材料200的剩餘部分，因此導電結構230與其下的導電結構74在物理上及電性上連接。導電結構230可視為上導電結構230，且其下的導電結構74可視為相對於上導電結構230的中間導電結構74、或下導電結構74。
方法1200可繼續至步驟1209，以進一步處理第17圖所示的結構。例如，可在第17圖之結構上沉積及圖案化蓋層。再者，可利用類似於上文所描述之材料或方法，形成額外的金屬及介電層及導孔。此外，可利用與先前所描述之製程不同的材料及／或製程，形成一或多個具有導孔的額外金屬線。
如所示，第17圖之結構提供了上導電結構230至下導電結構150的電性互連，所述下導電結構150與其下的導電結構74電性互連，並使下導電結構150經過介電層110及蝕刻停止層108。
另外，如第18圖及交互參照第3-6圖所示，下導電結構150可電性連接至下方結構240，如：在源極／汲極區54或閘極結構68之上的矽化物層。因此，下導電結構150可延伸穿過介電層110、蝕刻停止層108、介電層78、及可能的下層。
不論是任何下互連結構之設計，在第13-17圖及第18圖的結構以及在第13圖的方法1200中，在袋部中設置阻障材料200以形成向下凸部201及202，皆有助於在裝置中互連導電結構，使裝置具有高產率及更高的性能可靠度。在這些下導電結構150及上導電結構230（相對於另一個）之間互連的實施例中，下導電結構150包括被阻障材料200覆蓋的頂表面154。再者，下導電結構150的頂表面154在側邊或橫向的邊角被阻障材料200環繞。具體而言，上導電結構230的向下凸部201及202環繞導電結構150的頂表面154。因此，由於阻障材料200及導電結構150之間的接觸面積增加，因此防止或減少了往周圍材料的金屬擴散，此係由於所述結構之間沿著頂表面154及沿著側壁151、152的上部接觸。
第19圖提供了在例示半導體裝置40中的多個電性互連之更全面的圖式。第20圖繪示出第19圖之部件的各種尺寸。
如第19圖所示，介電層180在蝕刻停止層170之上；蝕刻停止層170在介電層110之上；介電層110在蝕刻停止層108之上、蝕刻停止層108在自對準接觸（self-aligned contact, SAC）層107之上，且閘極結構68a及68b形成於SAC層中；以及SAC層107在基板50之上，且各種其他結構或裝置可形成在此。每個介電層、蝕刻停止層、及SAC層可選自：LaO、AlO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、LaO、ZrN、ZrAlO、TiO、TaO、ZrO、HfO、SiN、HfSi、AlON、SiO、SiC、及／或ZnO。
在第19圖中，第一導電結構150a及第二導電結構150c形成在基板50（包括形成在其上的下方結構）之上。例示的第一導電結構150a及第二導電結構150c為或包括金屬或選自下列的金屬：W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、Cu、TaN、及／或Co。例示的第一導電結構150a具有5至80奈米（nm）的高度H1。
例示的導電結構150可包括或不包括襯層148。如所示，第二導電結構150c包括襯層148。例示的襯層148可選自： Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、Cu、TaN、TiO、ZnO、及AlO。例示的襯層148具有1至30埃（Å）的厚度。例示的第二導電結構150c延伸穿過介電層（材料）110及蝕刻停止層108以接觸其下的導電結構74c。
如所示，第一導電結構150a延伸穿過介電層（材料）110、蝕刻停止層108、及SAC層（材料）107以接觸閘極結構68，且具體地接觸閘極結構68的閘極蓋（gate cap）69。
例示的閘極蓋69係選自：鎢、鈷、釕、及／或氮化鈦。例示的閘極蓋69具有1至10nm的厚度H2。例示的閘極結構68具有2至50nm的寬度W1。
例示的SAC層（材料）107具有在其下的閘極結構68（包括閘極蓋69）之上的高度H3，高度H3為1至50nm。
例示的蝕刻停止層108具有3至40nm的厚度H4。
例示的介電層（材料）110具有3至50nm的高度H5。
如所示，間隔物72圍繞閘極結構68。例示的間隔物72可具有0至50nm的高度H6。再者，間隔物72可與其下的蝕刻停止層108具有0至30nm的距離H7。須注意的是，在同一實施例中，H6及H7不可同時為0，即：H3不可為0nm。
在第19圖中，每個導電結構230包括阻障材料200的膜層、襯層210、及導電材料220。
例示的阻障材料200係選自：Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、Cu、及／或TaN。例示的阻障材料200各自獨立地為1至30埃（Å）的側壁厚度及底部厚度。
例示的襯層210係選自：Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、Cu、及／或TaN。例示的襯層210具有0至30Å的厚度，如：1至30Å。換言之，導電結構230可不包括襯層210。
例示的導電（填充）材料220係選自：W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、Cu、TaN、及／或Co。
如所示，凸部201及202從導電結構150a及150c的頂表面向下延伸高度H8。在例示的實施例中，凸部201及202可視為只由阻障材料200所形成，在其他例示的實施例中，凸部201及202可視為由袋部中的阻障材料200及蝕刻停止層170所形成。在例示的實施例中，高度H8為0.5至10 nm。
現參照第21圖， 此圖描述了阻障材料200的部件及其與其他部件的關係。如所示，阻障材料200包括向下凸部201及202。第21圖顯示凸部201及202終止於阻障材料200的最低部，即：凸部201及202不包括袋部中之蝕刻停止層170的部分171、172。在其他實施例中，蝕刻停止層的部分171及172可視為凸部201 及202的一部分。
向下凸部201及202透過在橫向或水平上延伸的橫向橋部204互連。橫向橋部204從第一向上延伸的側壁205延伸至第二向上延伸的側壁206。在某些實施例中，橫向橋部204終止於第一向上延伸的側壁205及第二向上延伸的側壁206。
如第21圖所示，導電結構150的頂表面154在上接點或邊角157、158之間延伸且終止於所述接點或邊角157、158，其中各個側壁151、152在頂表面154相交。邊角157與介電層（材料）110的最近部分111隔開（即：有距離）。邊角158與介電層（材料）110的最近部分112隔開（即：有距離）。最小距離D1建立於每個邊角157、158與介電層（材料）110的各最近部分111、112之間。在例示的實施例中，最小距離D1沿著相對基板的橫向或水平方向存在。在例示的實施例中，最小距離D1為0.5至10nm。
在例示的實施例中，下導電結構150係由晶粒（grain）所形成。頂端晶界159定義在從下導電結構（接觸件）150的頂表面154之一段距離處。例如，晶粒的單層可位於頂表面154及頂端晶界159之間。如第21圖所示，頂端晶界159位於凸部201及202之深度的上方，即：頂端晶界159的深度小於凸部201及202的高度H8。在例示的實施例中，導電結構150的頂端晶界159自頂表面154的距離小於0.5至10nm，如：自頂表面154的距離小於0.5nm。
根據一些實施例，本揭露提供了一種半導體裝置的形成方法，包括：形成下導電接觸件於介電材料中及基板之上，所述下導電接觸件具有彼此相對的側壁，該些側壁延伸至、終止於一頂表面；將每個側壁的上部與介電材料隔開；設置阻障材料於每個側壁的上部與介電材料之間；以及形成上導電接觸件於下導電接觸件之上。
在某些實施例中，其中形成上導電接觸件於下導電接觸件之上的步驟，包括：形成介電層於下導電接觸件之上；蝕刻介電層以形成位於下導電接觸件上的空腔，其中所述空腔係以多個空腔側壁及一空腔底部為其邊界；以及沉積阻障材料於所述空腔側壁及空腔底部之上；其中，設置阻障材料於各側壁的上部與介電材料之間的步驟，包括沉積阻障材料於空腔側壁及空腔底部之上。在這些實施例中，形成上導電接觸件於下導電接觸件之上的步驟，更包括：沉積襯層於阻障材料之上；以及沉積金屬層於襯層之上。再者，在這些實施例中，下導電接觸件包括釕、阻障材料包括金屬氮化物、襯層包括鈷、以及金屬層包括銅。
在某些實施例中，所述方法更包括設置蝕刻停止材料於每一側壁的上部與介電材料之間，其中阻障材料係位於蝕刻停止材料上。
在某些實施例中，將每一側壁的上部與介電材料隔開的步驟，包括蝕刻介電材料或蝕刻介電材料的側壁的一部分以及導電接觸件。
在某些實施例中，將每一側壁的上部與介電材料隔開的步驟，包括在下導電接觸件的頂表面上進行化學機械平坦化製程。
在某些實施例中，黏著層位於下導電接觸件與介電材料之間，且其中將每一側壁的上部與介電材料隔開的步驟，包括：蝕刻黏著層；或蝕刻黏著層以及介電材料；或蝕刻黏著層、介電材料、以及下導電接觸件。
根據其他實施例，本揭露提供了一種半導體裝置的形成方法，包括：形成導電結構於基板之上，所述導電結構具有在第一接點與頂表面相交的第一側壁，以及在第二接點與所述頂表面相交的第二側壁；形成鄰近於第一側壁的第一袋部，以及鄰近於第二側壁的第二袋部，各袋部自頂表面向下延伸；以及形成阻障層於導電結構之上，所述阻障層包括：沿著第一側壁向下延伸至第一袋部的第一凸部；沿著第二側壁向下延伸至第二袋部的第二凸部；以及位於頂表面之上且與第一凸部及第二凸部互連的橫向橋部。
在某些實施例中，形成導電結構於基板之上的步驟，包括形成導電結構於介電材料中；以及形成第一袋部及第二袋部的步驟，包括移除導電結構的第一側壁的一部分與導電結構的第二凸部的一部分，及／或移除鄰近於第一側壁及第二側壁的介電材料的一部分。
在某些實施例中，形成導電結構於基板之上的步驟，包括：形成導電結構於介電材料中，並平坦化介電材料與導電結構至介電材料的頂表面及導電結構的頂表面；以及形成蝕刻停止層的第一部分於第一袋部中，以及蝕刻停止層的第二部分於第二袋部中的步驟，包括：形成蝕刻停止層於介電材料的頂表面以及導電結構的頂表面之上，以及第一袋部及第二袋部之內。在這些實施例中，平坦化介電材料與導電結構至介電材料的頂表面及導電結構的頂表面的步驟，包括形成鄰近於第一側壁的第一袋部，以及鄰近於第二側壁的第二袋部。
在某些實施例中，形成導電結構於基板之上的步驟，包括：形成空腔於介電材料中；形成黏著層於空腔之上；以及沉積導電材料於空腔中的黏著層之上；且所述方法更包括：形成蝕刻停止層於介電材料及導電結構之上；形成介電層於蝕刻停止層之上；以及進行蝕刻製程以於導電結構之上形成開口，所述蝕刻製程形成第一袋部及第二袋部。
本揭露更提供一種半導體裝置，包括：位於基板上的導電結構，所述導電結構具有：頂表面、在第一接點與頂表面相交的第一側壁、以及在第二接點與頂表面相交的第二側壁；以及位於導電結構之上的阻障層，所述阻障層包括：沿著第一側壁向下延伸的第一凸部、沿著第二側壁向下延伸的第二凸部、以及在頂表面之上且與第一凸部及第二凸部互連的橫向橋部。
在某些實施例中，導電結構包括：多個晶粒且具有頂端晶界；所述頂端晶界位於頂表面下方的邊界深度；第一凸部延伸至第一深度，第一深度大於邊界深度；以及第二凸部延伸至第二深度，第二深度大於邊界深度。
在某些實施例中，所述裝置更包括：位於蝕刻停止層上的介電材料，且導電結構位於介電材料及蝕刻停止層中，第一接點及第二接點各自距離介電材料在水平方向上延伸之最小距離。
在某些實施例中，所述裝置更包括：位於蝕刻停止層上的介電材料，其中導電結構位於介電材料及蝕刻停止層中，且導電結構的下部直接接觸介電材料或蝕刻停止層，或與介電材料或蝕刻停止層隔開的厚度小於30埃（Å）。
在某些實施例中，上述橫向橋部延伸超過第一凸部及第二凸部，且延伸至向上延伸的第一壁及第二壁，且所述裝置更包括：位於橫向橋部之上且在第一壁與第二壁之間的導電接觸件。
在某些實施例中，所述裝置更包括：位於阻障層的橫向橋部之上的導電接觸件，以及位於導電接觸件與阻障層之間的襯層，所述導電結構包括釕、阻障層包括金屬氮化物、襯層包括鈷、以及導電接觸件包括銅。
以上概述數個實施例之部件，以便在本揭露所屬技術領域中具有通常知識者可更易理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。
3－3:線 40:半導體裝置 50:基板 54:源極／汲極區 58:鰭片 60:鰭式場效電晶體（FinFET）裝置 62:鰭片隔離區 64:導電閘極層 66:閘極介電層 68, 68a, 68b:閘極結構 69:閘極蓋 72:間隔物 74, 74b, 74c:導電結構 75:阻障層 76:第一層間介電（interlayer dielectric）層 78:第二層間介電層 107:自對準接觸（self-aligned contact, SAC）層 108:蝕刻停止層 110:介電層 111, 112:最近部分 114:頂表面 124:緩衝層 126:遮罩層 130:開口 140:空腔 148:襯層 149:導電材料 150, 150a, 150c:導電結構 151, 152:側壁 153:底表面 154:頂表面 157, 158:邊角 159:頂端晶界（top grain boundary） 161, 162:界面 165, 166:袋部（pocket） 170:蝕刻停止層 171, 172:部分 180:介電層 190:空腔 191, 192:空腔側壁 193:空腔底部 200:阻障材料 201, 202:凸部 204:橫向橋部 205:第一向上延伸的側壁 206:第二向上延伸的側壁 210:襯層 220:導電材料 230:導電結構 240:下方結構 1100, 1200:方法 1120:製程 1121, 1122, 1123, 1124, 1125, 1131, 1132, 1133, 1134, 1135, 1136, 1137, 1138, 1139,1201, 1202, 1203, 1204, 1205, 1206, 1207, 1208, 1209:步驟 D1:最小距離 H1, H3, H5, H6, H8:高度 H2, H4:厚度 H7:距離 W1:寬度
配合所附圖式及以下之詳細描述，可以最好地理解本揭露之各個方面。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，為了討論上的清晰，各種特徵之尺寸可任意地放大或縮小。 第1圖是根據一些實施例，繪示出用於形成一半導體裝置之方法的流程圖，所述半導體裝置包括導電結構之間的互連線（interconnection）。 第2圖是根據一些實施例，繪示出一半導體裝置的側視圖。 第3-6圖是根據一些實施例，繪示出形成一半導體裝置之中間步驟的剖面圖（如：沿著線3－3截取），所述半導體裝置包括導電結構之間的互連線。 第7-11圖是根據一些實施例，繪示出第6圖之互連結構在進一步製程中的重點（focused）剖面圖。 第12圖是根據一些實施例，繪示出類似於第11圖之結構的替代互連結構的重點剖面圖。 第13圖是根據一些實施例，繪示出用於形成一半導體裝置之方法的流程圖，所述半導體裝置包括導電結構之間的互連線。 第14-17圖是根據一些實施例，繪示出另一第6圖之互連結構在進一步製程中的重點剖面圖。 第18圖是根據一些實施例，繪示出類似於第17圖之結構的另一互連結構的重點剖面圖。 第19圖是根據一些實施例，繪示出兩個互連結構及它們之間的部件的剖面圖。 第20圖是根據一些實施例，繪示出第18圖之重點部分剖面圖的各種尺寸的圖式。 第21圖是根據一些實施例，繪示出第19圖之重點部分的剖面圖之阻障材料的特徵的圖式。
110:介電層
111,112:最近部分
114:頂表面
150:導電結構
151,152:側壁
154:頂表面
157,158:邊角
159:頂端晶界(top grain boundary)
170:蝕刻停止層
171,172:部分
180:介電層
200:阻障材料
201,202:凸部
204:橫向橋部
205:第一向上延伸的側壁
206:第二向上延伸的側壁
210:襯層
220:導電材料
230:導電結構
D1:最小距離
H8:高度

Claims (20)

  1. 一種半導體裝置的形成方法，包括： 形成一下導電接觸件於一介電材料中及一基板之上，其中該下導電接觸件具有彼此相對的側壁，該些側壁延伸至一頂表面且終止於該頂表面； 將每個側壁的一上部與該介電材料隔開； 設置一阻障材料於每個側壁的該上部與該介電材料之間；以及 形成一上導電接觸件於該下導電接觸件之上。
  2. 如請求項1之半導體裝置的形成方法，其中該阻障材料包括金屬氮化物。
  3. 如請求項1之半導體裝置的形成方法，其中形成該上導電接觸件於該下導電接觸件之上的步驟，包括： 形成一介電層於該下導電接觸件之上； 蝕刻該介電層以形成位於該下導電接觸件上的一空腔，其中該空腔係以多個空腔側壁及一空腔底部為其邊界；以及 沉積該阻障材料於該些空腔側壁及該空腔底部之上； 其中，設置該阻障材料於各該側壁的該上部與該介電材料之間的步驟，包括沉積該阻障材料於該些空腔側壁及該空腔底部之上。
  4. 如請求項3之半導體裝置的形成方法，其中形成該上導電接觸件於該下導電接觸件之上的步驟，更包括： 沉積一襯層於該阻障材料之上；以及 沉積一金屬層於該襯層之上。
  5. 如請求項4之半導體裝置的形成方法，其中： 該下導電接觸件包括釕； 該阻障材料包括金屬氮化物； 該襯層包括鈷；以及 該金屬層包括銅。
  6. 如請求項1之半導體裝置的形成方法，更包括設置一蝕刻停止材料於每一側壁的該上部與該介電材料之間，其中該阻障材料係位於該蝕刻停止材料上。
  7. 如請求項1之半導體裝置的形成方法，其中將每一側壁的該上部與該介電材料隔開的步驟，包括蝕刻該介電材料或蝕刻該介電材料的該側壁的一部分以及該導電接觸件。
  8. 如請求項1之半導體裝置的形成方法，其中將每一側壁的該上部與該介電材料隔開的步驟，包括在該下導電接觸件的該頂表面上進行一化學機械平坦化製程。
  9. 如請求項1之半導體裝置的形成方法，其中一黏著層位於該下導電接觸件與該介電材料之間，且其中將每一側壁的該上部與該介電材料隔開的步驟，包括： 蝕刻該黏著層；或 蝕刻該黏著層以及該介電材料；或 蝕刻該黏著層、該介電材料、以及該下導電接觸件。
  10. 一種半導體裝置的形成方法，包括： 形成一導電結構於一基板之上，其中該導電結構具有在一第一接點（joint）與一頂表面相交的一第一側壁，以及在一第二接點與該頂表面相交的一第二側壁； 形成鄰近於該第一側壁的一第一袋部（pocket），以及鄰近於該第二側壁的一第二袋部，其中各該袋部自該頂表面向下延伸；以及 形成一阻障層於該導電結構之上，其中該阻障層包括：一第一凸部，沿著該第一側壁向下延伸至該第一袋部；一第二凸部，沿著該第二側壁向下延伸至該第二袋部；以及一橫向橋部（lateral bridge portion），該橫向橋部位於該頂表面之上且與該第一凸部及該第二凸部互連。
  11. 如請求項10之半導體裝置的形成方法，其中形成該導電結構於該基板之上的步驟，包括形成該導電結構於一介電材料中；以及其中形成該第一袋部及該第二袋部的步驟，包括移除該導電結構的該第一側壁的一部分與該導電結構的該第二凸部的一部分，及／或移除鄰近於該第一側壁及該第二側壁的該介電材料的一部分。
  12. 如請求項10之半導體裝置的形成方法，更包括形成一蝕刻停止層的一第一部分於該第一袋部中，以及該蝕刻停止層的一第二部分於該第二袋部中。
  13. 如請求項12之半導體裝置的形成方法，其中 形成該導電結構於該基板之上的步驟，包括：形成該導電結構於一介電材料中，並平坦化該介電材料與該導電結構至該介電材料的一頂表面及該導電結構的該頂表面；以及 形成該蝕刻停止層的該第一部分於該第一袋部中，以及該蝕刻停止層的該第二部分於該第二袋部中的步驟，包括： 形成該蝕刻停止層於該介電材料的該頂表面以及該導電結構的該頂表面之上，以及該第一袋部及該第二袋部之內。
  14. 如請求項13之半導體裝置的形成方法，其中平坦化該介電材料與該導電結構至該介電材料的該頂表面及該導電結構的該頂表面的步驟，包括形成鄰近於該第一側壁的該第一袋部，以及鄰近於該第二側壁的該第二袋部。
  15. 一種半導體裝置，包括： 一導電結構，位於一基板上，其中該導電結構具有：一頂表面、在一第一接點與該頂表面相交的一第一側壁、以及在一第二接點與該頂表面相交的一第二側壁；以及 一阻障層，位於該導電結構之上，其中該阻障層包括：沿著該第一側壁向下延伸的一第一凸部、沿著該第二側壁向下延伸的一第二凸部、以及在該頂表面之上的一橫向橋部，其中該橫向橋部與該第一凸部及該第二凸部互連。
  16. 如請求項15之半導體裝置，其中： 該導電結構包括多個晶粒（grains）且具有一頂端晶界（top grain boundary）； 該頂端晶界位於該頂表面下方的一邊界深度； 該第一凸部延伸至一第一深度，該第一深度大於該邊界深度；以及 該第二凸部延伸至一第二深度，該第二深度大於該邊界深度。
  17. 如請求項15之半導體裝置，更包括： 一介電材料，位於一蝕刻停止層上，其中該導電結構位於該介電材料及該蝕刻停止層中，其中該第一接點及該第二接點各自距離該介電材料一最小距離，以及其中該最小距離在一水平方向上延伸。
  18. 如請求項15之半導體裝置，更包括：一介電材料，位於一蝕刻停止層上，其中該導電結構位於該介電材料及該蝕刻停止層中，以及其中該導電結構的一下部直接接觸該介電材料或該蝕刻停止層，或與該介電材料或該蝕刻停止層隔開的厚度小於30埃（Å）。
  19. 如請求項15之半導體裝置，其中： 該橫向橋部延伸超過該第一凸部，並延伸至向上延伸的一第一壁； 該橫向橋部延伸超過該第二凸部，並延伸至向上延伸的一第二壁；以及 該半導體裝置更包括：一導電接觸件，位於該橫向橋部之上且在該第一壁與該第二壁之間。
  20. 如請求項15之半導體裝置，更包括： 一導電接觸件，位於該阻障層的該橫向橋部之上；以及 一襯層，位於該導電接觸件與該阻障層之間， 其中該導電結構包括釕、該阻障層包括金屬氮化物、該襯層包括鈷、以及該導電接觸件包括銅。
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