TW202345250A - 基於用例功率預測之漏電篩檢 - Google Patents
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Abstract
本文件闡述用於基於功率預測之漏電篩檢之技術及系統。特定而言，該等所闡述系統及技術在一矽製造製程期間估計用例功率(例如，低功率、周圍環境功率、高功率、遊戲功率)以針對一部件(例如，一晶片封裝)應用漏電篩檢。在某些態樣中，可針對用例功率預測使用可量測矽參數(例如，漏電值、分級格值、處理器感測器值)。使用該等所闡述技術，無論一個別軌道漏電或電壓分級格指派如何，皆可判定一最大可允許預測用例功率並用於漏電篩檢。
Description
本文件闡述用於基於功率預測之漏電篩檢之技術及系統。特定而言，所闡述系統及技術在一矽製造製程期間估計用例功率(例如，低功率、周圍環境功率、高功率、遊戲功率)以基於一多軌道測試針對一部件(例如，一晶片封裝)應用漏電篩檢，該多軌道測試彙總地測試晶片封裝之軌道以判定部件之一最終分級格。在某些態樣中，可針對用例功率預測使用可量測矽參數(例如，漏電值、分級格值、處理器感測器值)。使用所闡述技術，無論一個別軌道漏電或電壓分級格指派如何，皆可判定一最大可允許預測用例功率並用於漏電篩檢。
因此，此等技術相對於習用篩檢系統提供經增強篩檢，該等習用篩檢系統基於未能滿足一個別軌道臨限值限制之單一個別軌道漏電將部件歸類。此外，儘管一或多個個別軌道可能未能滿足一漏電臨限值，但晶片封裝中之其他軌道可做出補償，使得彙總地，晶片封裝可滿足一總體效能等級(例如，全域限制，諸如功率或溫度)。並且，其中其軌道各自勉強通過一習用篩檢測試之一部件可彙總地超過該部件之全域限制(例如，一操作溫度臨限值)，但藉由本文中所闡述之漏電篩檢技術將此一部件歸類。
提供此發明內容以引入基於功率預測之漏電篩檢之簡化概念，下文中在具體實施方案中進一步闡述基於功率預測之漏電篩檢。此發明內容並不意欲識別所主張標的物之基本特徵，亦不意欲用於判定所主張標的物之範疇。
相關申請案
本申請案依據35 U.S.C. § 119(e)主張於2022年5月10日提出申請之美國臨時專利申請案63/364,487之優先權，該臨時專利申請案以其全文引用方式併入本文中。
概述
本文件闡述用於基於功率預測之漏電篩檢之技術及系統。特定而言，所闡述系統及技術在一矽製造製程期間估計用例功率(例如，低功率、周圍環境功率、高功率、遊戲功率)以基於一多軌道測試針對一部件(例如，一晶片封裝)應用漏電篩檢，該多軌道測試彙總地測試晶片封裝之軌道以判定部件之一最終分級格。在某些態樣中，可針對用例功率預測使用可量測矽參數(例如，漏電值、分級格值、處理器感測器值)。使用所闡述技術，無論一個別軌道漏電或電壓分級格指派如何，皆可判定一最大可允許預測用例功率並用於漏電篩檢。
因此，此等技術相對於習用篩檢系統提供經增強篩檢，該等習用篩檢系統基於未能滿足一個別軌道臨限值限制之單一個別軌道漏電將部件歸類。此外，儘管一或多個個別軌道可能未能滿足一漏電臨限值，但晶片封裝中之其他軌道可做出補償，使得彙總地，晶片封裝可滿足一總體效能等級(例如，全域限制，諸如功率或溫度)。並且，其中其軌道各自勉強通過一習用篩檢測試之一部件可彙總地超過該部件之全域限制(例如，一操作溫度臨限值)，但藉由本文中所闡述之漏電篩檢技術將此一部件歸類。
在各態樣中，揭露一種由一測試系統執行之方法。該方法包含接收一晶片封裝，該晶片封裝已進行了晶圓測試、晶粒切割、封裝及分級，其中該晶片封裝具有複數個軌道，且該複數個軌道中之每一軌道基於一適應性供應電壓值被指派給複數個電壓分級格中之一對應電壓分級格。該方法亦包含獲得與該晶片封裝相關聯之一或多個矽參數，其中該一或多個矽參數係在該晶片封裝之晶圓級測試期間判定且包含每一軌道之至少一漏電流值。另外，該方法包含對該晶片封裝之該複數個軌道執行一多軌道測試以提供跨越該複數個電壓分級格之每軌道結果，其中該複數個軌道中之每一軌道係基於一對應漏電流值及該對應電壓分級格之該適應性供應電壓值來測試。並且，該方法包含基於跨越該複數個電壓分級格該等每軌道結果之一彙總判定一彙總值。該方法進一步包含基於該彙總值將該晶片封裝分類。
雖然用於基於功率預測之漏電篩檢之所闡述技術之特徵及概念可在任何數目個不同環境中實施，但在以下實例之內容脈絡中闡述各態樣。
實例實施方案
圖1圖解說明根據本文中所闡述之技術之一矽製造製程之一實例流程圖100。在一矽製造製程期間，在矽晶圓層級下執行漏電篩檢102。舉例而言，應用一晶圓測試104以去除高度漏電部件以便限制不同情境下之功率消耗。通常，將篩檢限制設定為在一實施階段期間使用自矽鑄造模型導出之最差情況估計預測之最差情況漏電值。測試每一晶圓以判定與晶圓上之每一晶粒相關聯之電流漏電值(稱為自汲極(D)至源極(S)之電流(I)，IDS)。在晶圓層級下量測之另一參數包含晶圓上之每一晶粒之適應性供應電壓(ASV)。
在106處，系統針對晶圓上之每一晶粒基於彼晶粒之對應IDS判定其是否滿足規格。將晶圓上具有滿足一對應規格臨限值之一相關聯IDS之晶粒標記為例如「良好」，且將具有未能滿足對應規格臨限值之一相關聯IDS之晶粒標記為例如「不良」。然後，自晶圓切割晶粒。舉例而言，將晶圓切割成包含經標記晶粒之複數個晶粒或晶片。標記為「不良」之晶粒或晶片可被捨棄或回收。單一芯片可包含標記為「良好」之晶粒中之一或多者。
在108處，封裝良好晶粒或晶片，從而形成晶片封裝。由於矽製造製程中之變化及瑕疵，某些晶粒可趨向於更漏電但仍可在較低電壓下操作，而其他晶粒可因可需要較高電壓來操作而趨向於較不漏電。漏電隨電壓指數地增加。
在110處，將電壓分級應用於晶片封裝以判定使部件安全地操作之最小電壓。通常，較快(及較漏電)部件可在一較低電壓下操作且較緩慢(及較不漏電)部件需要較高電壓來操作。當應用電壓分級時，可將各部件歸類至各自具有唯一漏電限制之若干分級格中。此稱為每分級格漏電篩檢。通常，在製造流程期間，在將一部件分級(例如，判定使該部件安全地操作之最小電壓)之後，應用基於經指派分級格之一漏電篩檢。在各態樣中，基於晶片封裝中之晶粒之每一供應軌道(例如，電壓域)之對應AVS值為其指派一分級格值(例如，分級格電壓指派)。
習用系統在指派給晶片封裝之每一供應軌道之分級格值之一分級格電壓下測試彼軌道。然後將晶片封裝分類成不同ASV類別112 (例如，ASV-1 112-1、ASV-2 112-2、ASV-3 112-3、…、ASV-n 112-n)。根據使用逐軌道實施之一每ASV-分級格漏電篩檢之習用篩檢技術，若任一單個軌道不合格，則整個部件可因其不滿足規格而被降級或被捨棄。舉例而言，若一單個軌道未能滿足其經指派分級格之分級格電壓，則整個部件由於彼一個軌道而被移動至一不同分級格(例如，具有一較低電壓限制)。在測試額外軌道時，每當一軌道未能通過測試時，部件可被進一步降級。
然而，本文中所闡述之技術使得能夠基於彙總地測試軌道且與單一經按比例縮放數相比較而將晶片封裝分類114 (例如，IDS＜規格-1 114-1、IDS＜規格-2 114-2、IDS＜規格-3 114-3、…、IDS＜規格-n 114-n)。舉例而言，使用在晶圓層級下獲得之IDS值及ASV值對晶片封裝之軌道(例如，所有供應軌道)執行一多軌道測試，以跨越分級格(例如，指派給晶片封裝之軌道之所有分級格)提供每軌道結果。將每軌道結果輸入至一彙總函數中以判定一彙總值(例如，彙總功率值、彙總溫度值)。然後比較彙總值與一目標度量值(例如，目標功率值、目標溫度值、全域限制)以預測晶片封裝相對於一特定度量(例如，功率、溫度)之效能。
在一實例中，目標度量值可係電池壽命，且多軌道測試使用軌道之IDS值及ASV值來判定部件是否將持續例如23小時。若部件係較不漏電之一較緩慢部件，則其可持續例如24小時。因此，在此實例中，多軌道測試可接受滿足最少23小時之部件且拒絕低於23小時(例如，由於較快及較漏電)之部件。在另一實例中，目標度量值可係溫度且部件係針對一手持式遊戲裝置。在此情況中，多軌道測試可在一溫度函數中使用軌道之IDS值及ASV值以接受基於部件之功率輸出量未超過一溫度限制之部件且拒絕超過該溫度限制之部件。
基於彙總值與目標度量值之間的比較，部件可被移動至一不同分級格(例如，一較低分級格、一較高分級格)或維持在當前指派之分級格處。分級格與分級格間電壓差可係任何適合電壓，包含例如5毫伏(mV)、10 mV、20 mV、25 mV及諸如此類之一差。在一實例中，若預期一特定頻率之一中央處理單元(CPU)軌道在一標稱分級格(例如，一分佈之中心處之分級格)處在例如0.75 mV下操作，則一個較高分級格可處於例如0.7 mV，此可使得部件能夠在一較低電壓下操作以節省功率，但該部件可能更加漏電。由於部件已在晶圓層級下通過漏電篩檢102，因此部件發生災難性故障之可能性在此時基本可忽略，因此假設部件不可能「失效」使得將需要捨棄部件係合理的。然而，部件可能更佳適合於一不同分級格，但此係基於軌道之彙總而非單一軌道。
本文中所闡述之彙總技術相對於習用每軌道篩檢技術提高良率，此乃因某些軌道可補償其他軌道(例如，一個軌道可能高於一漏電限制但可能不影響晶片封裝之有效功率度量)。此等技術亦相對於習用每軌道篩檢技術(對照每一軌道自身之漏電限制測試每一軌道)減少測試時間，此乃因軌道係全部以一彙總方式測試且彙總結果係與單一值相比較。
流程圖100係展示為一組方塊，該組方塊規定所執行操作但不必限於經展示用於藉由各別方塊執行該等操作之次序或組合。此外，該等操作中之一或多者中之任一者可重複、組合、重新組織或聯合以提供各種各樣的額外及/或替代方法。在以下論述之部分中，可參考圖1之實例流程圖100或參考圖2及圖3中詳細說明之實體或實施方案，對其等之參考僅以實例方式作出。技術不限於由在一個裝置上操作之一個實體或多個實體執行。而是，流程圖100中之該組方塊可由單一裝置或由多個不同裝置執行。在某些實施方案中，一不同裝置可執行流程圖100之每一方塊。
圖2圖解說明每ASV分級格漏電目標之一實例實施方案200。在所圖解說明實例中，可假設晶片封裝之所有軌道被指派給同一分級格。使用一演算法模型(例如，一隨機森林回歸模型)來估計一用例功率或功率限制(例如，低功率、周圍環境功率、高功率、遊戲功率)以在矽製造製程期間針對一部件應用漏電篩檢。儘管本文中之實例係相對於功率闡述，但該模型可經調適以估計任何適合參數，包含功率、溫度、電池壽命、電池欠壓，及諸如此類。因此，該模型可被調適為一功率模型、一熱模型、一電池壽命模型、一電池欠壓模型，及諸如此類。演算法模型可係一機器學習型模型、一曲線擬合模型，或用於基於一部件之軌道之IDS值及ASV值之一彙總估計該部件之一所要參數之任何其他適合模型。
舉例而言，將一功率度量202投射至一ASV分級格(例如，ASV分級格204)。測試系統每軌道量測且分裂動態功率(例如，P
dyn)與實際漏電功率(例如，P
lkg)。漏電係基於每軌道目標漏電流(IDS
TT)。跨越所有分級格針對功率度量建立全域限制(P
limit) (也稱為一目標彙總臨限值或功率限制)。然後，使用IDS作為輸入，使用IDS作為向演算法模型之輸入判定一彙總值(例如，彙總功率值)且將其與全域限制P
limit相比較，該演算法模型可基於以下方程式：
方程式1
根據方程式1，將動態功率P
dyn連同漏電流IDS乘實際漏電功率P
lkg對目標漏電流IDS
TT之一因數之彙總與部件之全域限制P
limit(例如，功率限制)相比較。如所展示，方程式1係使用一部件(例如，晶片封裝)之所有軌道之ASV值及IDS值導出之二次多項式方程式。針對一大型資料集(例如，約30,000個多產品半導體部件)，該模型可使用該資料集中之最頂部(例如，前10個、前25個) ASV特徵及IDS特徵。應注意，方程式1 (及下文方程式2)係一常數項及線性項與平方項之和之一組合(例如，不存在交叉項)。此外，該模型可基於預測使用天數(DoU)之一第99百分位數限制而提供一報告良率，該第99百分位數限制係使用利用預測DoU與估計DoU之對比繪製之一圖表來估計。此一模型可經實施用於其中關注熱量之一高功率用例，諸如不具有冷卻扇之一行動裝置。
圖3圖解說明每部件漏電目標之一實例實施方案300。在所圖解說明實例中，一給定部件上之一或多個軌道可相比於該部件上之至少一個其他軌道處於一不同ASV分級格中。在某些態樣中，部件上之每一軌道可處於一不同ASV分級格中。在此一情況中，測試系統可自不同軌道選擇一ASV-分級格對。針對此情境，方程式1可調適為以下方程式：
方程式2
測試系統可針對每部件漏電目標使用方程式2。將ASV-分級格對之彙總功率與部件之功率限制(例如，全域限制P
limit、目標功率值)相比較以判定部件之一最終分級格。
方程式1及2使得測試系統能夠預測一晶片封裝之操作所需之功率且根據其經預測功率將晶片封裝歸類。如所提及，全域限制P
limit可為對應於一特定用例情境(諸如低功率、周圍環境功率、高功率、遊戲功率，及諸如此類)之任何適合限制。
儘管此等技術在測試系統處實施一額外運算，但與使用每軌道篩檢之習用漏電篩檢技術相比，此等技術提高矽製造製程之準確率及最佳良率-功率折衷。此外，此等技術提高藉由矽製造製程生產之產品總量之可靠性。
另外，本文中所闡述之技術可由具有一或多個處理器以及電腦可讀儲存媒體(CRM)之一運算裝置系統執行。處理器可包含由各種材料(諸如矽、多晶矽、高K介電質、銅及諸如此類)組成之一單核心處理器或一多核心處理器。
系統之CRM可係不包含暫時性信號或載波之一基於硬體之儲存媒體。作為一實例，CRM可包含一唯讀記憶體(ROM)、一快閃記憶體、一動態隨機存取記憶體(DRAM)、一靜態隨機存取記憶體(SRAM)中之一或多者及諸如此類。CRM包含一多軌道測試管理器應用程式之可執行程式碼或指令。運算裝置(或測試系統)之處理器執行儲存於CRM中之指令以引導運算裝置(或測試系統)之操作元件實施多軌道測試管理器應用程式以便執行基於功率預測之漏電篩檢。
結論
儘管已以特定於某些特徵及/或方法之語言闡述用於基於功率預測之漏電篩檢之實施方案，但隨附申請專利範圍之標的物未必限於所闡述之特定特徵或方法。而是，特定特徵及方法係經揭露作為用於基於功率預測之漏電篩檢之實例實施方案，且其他等效特徵及方法意欲在隨附申請專利範圍之範疇內。此外，闡述各項不同態樣，且應瞭解，每一所闡述態樣可獨立地或結合一或多個其他所闡述態樣來實施。舉例而言，此等技術可使用圖1至圖3中所展示之實體或組件中之一或多者來實現，該等實體或組件可被進一步劃分、組合及進行類似操作。因此，此等圖圖解說明能夠採用所闡述技術之許多可能系統或設備中之某些。
100:實例流程圖/流程圖
102:漏電篩檢
104:晶圓測試
106:系統針對晶圓上之每一晶粒基於彼晶粒之對應自汲極至源極之電流判定其是否滿足規格
108:封裝
110:電壓分級
112-1至112-n:適應性供應電壓類別
114:分類
202:功率度量
204:適應性供應電壓分級格
300:實例實施方案
本文件中參考以下圖式闡述基於功率預測之漏電篩檢之一或多項態樣之細節。遍及圖式使用相同符號來參考類似特徵及組件：
圖1圖解說明根據本文中所闡述之技術之一矽製造製程之一實例流程圖；
圖2圖解說明每ASV分級格漏電目標之一實例實施方案；及
圖3圖解說明每部件漏電目標之一實例實施方案。
100:實例流程圖/流程圖
102:漏電篩檢
104:晶圓測試
106:系統針對晶圓上之每一晶粒基於彼晶粒之對應自汲極至源極之電流判定其是否滿足規格
108:封裝
110:電壓分級
112-1至112-n:適應性供應電壓類別
114:分類
Claims (7)
- 一種用於基於功率預測之漏電篩檢之方法，該方法包括： 接收一晶片封裝，該晶片封裝已進行了晶圓測試、晶粒切割、封裝及分級，該晶片封裝具有複數個軌道，該複數個軌道中之每一軌道基於一適應性供應電壓值被指派給複數個電壓分級格中之一對應電壓分級格； 獲得與該晶片封裝相關聯之一或多個矽參數，該一或多個矽參數係在該晶片封裝之晶圓級測試期間判定且包含每一軌道之至少一漏電流值； 對該晶片封裝之該複數個軌道執行一多軌道測試以提供跨越該複數個電壓分級格之每軌道結果，該複數個軌道中之每一軌道係基於一對應漏電流值及該對應電壓分級格之該適應性供應電壓值來測試； 基於跨越該複數個電壓分級格該等每軌道結果之一彙總判定一彙總值；及 基於該彙總值將該晶片封裝分類。
- 如請求項1之方法，其中將該晶片封裝分類包含基於該彙總值將該晶片封裝指派給一最終分級格。
- 如請求項2之方法，其中該複數個軌道中之該等軌道中之至少一者不滿足與該最終分級格相關聯之一個別軌道臨限值但該彙總值滿足與該最終分級格相關聯之一全域限制。
- 如請求項1之方法，其中： 該彙總值係一彙總功率值；且 該晶片封裝之該分類係基於該彙總功率值與一目標功率值之比較。
- 如請求項1之方法，其中基於一彙總功率值與一目標功率值之一比較將該晶片封裝分類。
- 如請求項1之方法，其進一步包括： 測試一晶圓以判定該漏電流值； 將該晶圓切割成複數個晶粒； 封裝該複數個晶粒中之至少一個晶粒以提供一或多個晶片封裝；及 將電壓分級應用於該一或多個晶片封裝以判定該一或多個晶片封裝上之每一軌道之一適應性供應電壓。
- 如請求項1之方法，其中該方法係由一測試系統之一處理器執行，該處理器執行儲存於該測試系統之一記憶體中之指令。
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