TW202344950A - 記憶體裝置及其操作方法 - Google Patents

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Abstract

本發明提供一種記憶體裝置，包含：DC轉換電路，接收具有各自自多相位時脈的第一相位信號的上升邊緣延伸至多相位時脈的第二相位信號的後續上升邊緣的第一脈衝的第一邊緣觸發相位信號及具有各自自第二相位信號的上升邊緣延伸至第一相位信號的後續上升邊緣的第二脈衝的第二邊緣觸發相位信號，且輸出對應於第一邊緣觸發相位信號的第一電壓及對應於第二邊緣觸發相位信號的第二電壓；比較器，將第一電壓與第二電壓進行比較；邏輯控制，產生對應於來自比較器的輸出值的控制碼；以及延遲單元，根據控制碼延遲第二相位信號。

Description

記憶體裝置及其操作方法
本揭露大體上是關於採用多相位時脈的記憶體裝置、具有所述記憶體裝置的記憶體系統以及其操作方法。 [相關申請案的交叉參考]
本申請案主張2022年5月10日在韓國智慧財產局申請的韓國專利申請案第10-2022-0057058號的優先權益，所述申請案的揭露內容以全文引用的方式併入本文中。
在本文中，多相位時脈信號是指理想地具有相同時脈頻率但彼此偏移預定相位的多個時脈信號。大體而言，記憶體裝置可使用多相位時脈信號來串列化或解串列化資料信號以達成高速讀取/寫入操作。然而，若時脈信號中的一或多者的時序斷開（導致偏斜誤差），則應採取校正措施以防止記憶體系統效能劣化。
本發明概念的態樣是提供一種提供多相位間隔誤差偵測及校正的記憶體裝置、具有所述記憶體裝置的記憶體系統以及操作所述記憶體裝置的方法。
根據本發明概念的態樣，一種記憶體裝置包含：DC轉換電路，接收具有各自自多相位時脈的第一相位信號的上升邊緣延伸至多相位時脈的第二相位信號的後續上升邊緣的第一脈衝的第一邊緣觸發相位信號及具有各自自第二相位信號的上升邊緣延伸至第一相位信號的後續上升邊緣的第二脈衝的第二邊緣觸發相位信號，且輸出對應於第一邊緣觸發相位信號的第一電壓及對應於第二邊緣觸發相位信號的第二電壓；比較器，將第一電壓與第二電壓進行比較；邏輯控制，產生對應於來自比較器的輸出值的控制碼；以及延遲電路，根據控制碼延遲第二相位信號。
根據本發明概念的另一態樣，一種記憶體裝置包含：多個DC轉換電路，各自輸出對應於多個相位信號當中的兩個相位信號的間隔誤差的第一電壓及第二電壓；多工器，回應於選擇碼而自多個DC轉換電路中的各者依次輸出第一電壓及第二電壓；比較器，將自多工器輸出的第一電壓與第二電壓進行比較；控制邏輯，產生對應於來自比較器的輸出值的控制碼；以及解多工器，回應於選擇碼而將控制碼輸出至多個延遲電路當中的對應延遲電路。
根據本發明概念的另一態樣，一種記憶體裝置的操作方法包含：基於具有相同週期的第一相位信號及第二相位信號產生第一邊緣觸發相位信號及第二邊緣觸發相位信號；使用各別低通濾波器自第一邊緣觸發相位信號及第二邊緣觸發相位信號中的各者提取DC電壓；將所提取DC電壓中的各者位準移位至電源電壓的大約一半；比較經位準移位的電壓；以及根據比較結果控制對應於第二相位信號的延遲電路。
根據本發明概念的另一態樣，一種記憶體系統包含：記憶體裝置，接收時脈信號及命令/位址信號；以及控制器，將時脈信號及命令/位址信號輸出至記憶體裝置以將資料信號傳輸至記憶體裝置及自所述記憶體裝置接收所述資料信號，其中記憶體裝置包含偵測及校正對應於時脈信號的多相位時脈信號的間隔誤差的多相位間隔偏斜調整器。
根據本發明概念的另一態樣，一種控制器的操作方法包含：將4相位時脈傳輸至記憶體裝置；自記憶體裝置請求四元偏斜訓練；自記憶體裝置接收對應於四元偏斜訓練的偏斜資訊；以及使用偏斜資訊調整4相位時脈，其中四元偏斜訓練包含使用低通濾波器偵測4相位時脈的間隔誤差且儲存對應於間隔誤差的偏斜資訊。
在下文中，將參考隨附圖式描述本發明概念的實例實施例。
在本文中，術語「相位信號」是指多相位時脈的多個時脈信號（各自具有相同頻率）當中的時脈信號。相位信號具有與多相位時脈的另一（一些）時脈信號的時序不同的時序（相位）。
在本文中，「邊緣觸發相位信號」是指其中各脈衝可由多相位時脈的時脈信號的邊緣觸發的脈衝串信號。各脈衝可自多相位時脈的第一時脈信號的上升邊緣延伸至多相位時脈的第二時脈信號的後續（例如，下一）上升邊緣。因此，各脈衝可具有與第一時脈信號的上升邊緣對準的上升邊緣及與第二時脈信號的後續（例如下一）上升邊緣對準的下降邊緣。
根據本發明概念的實施例的記憶體裝置、具有所述記憶體裝置的記憶體系統以及其操作方法可經由邊緣觸發相位信號的比較而將多相位時脈的時脈信號之間的間隔誤差（或偏斜）轉換成誤差電壓。誤差電壓可經由使用DC轉換器來偵測，所述DC轉換器使用低通濾波器及包含電阻器的位準移位器來獲得DC電壓，所述DC電壓各自表示或對應於邊緣觸發相位信號中的一者的DC位準（例如，與工作循環成比例）。可由比較器比較對應於兩個邊緣觸發相位信號的DC電壓以獲得偵測到的誤差電壓，且可基於誤差電壓而校正間隔誤差。
圖1為示出根據本發明概念的實施例的記憶體系統的圖。參考圖1，記憶體系統10可包含記憶體裝置（memory device；MEM）100及記憶體控制器（memory controller；CTRL）200。
記憶體系統10可實施為包含在個人電腦（personal computer；PC）或行動電子裝置中。行動電子裝置包含膝上型電腦、行動電話、智慧型手機、平板PC、個人數位助理（personal digital assistant；PDA）、企業數位助理（enterprise digital assistant；EDA）、數位靜態相機、數位視訊相機以及可攜式多媒體播放器（portable multimedia player；PMP）、個人導航裝置或可攜式導航裝置（personal navigation device/portable navigation device；PND）、手持式遊戲控制台、行動網際網路裝置（mobile Internet device；MID）、隨身電腦、物聯網（Internet of things；IoT）裝置、萬物聯網（Internet of everything；IoE）裝置或無人機。
記憶體裝置（MEM）100可實施為揮發性記憶體裝置。揮發性記憶體裝置可實施為隨機存取記憶體（random access memory；RAM）、動態RAM（dynamic RAM；DRAM）、靜態RAM（static RAM；SRAM）或低功率雙倍資料速率（low power double data rate；LPDDR）DRAM。在另一實施例中，記憶體裝置100可實施為非揮發性記憶體裝置。非揮發性記憶體裝置包含電可擦除可程式化唯讀記憶體（electrically erasable programmable read-only memory；EEPROM）、NOR快閃記憶體、NAND快閃記憶體、磁阻式隨機存取記憶體（magnetoresistive random access memory；MRAM）、自旋轉移力矩（spin transfer torque；STT）-MRAM、鐵電RAM（ferroelectric RAM；FeRAM）以及相變RAM（phase change RAM；PRAM）、電阻式RAM（resistive RAM；RRAM）、奈米管RRAM、聚合物RAM（PoRAM）、奈米浮動閘極記憶體（nano-floating gate memory；NFGM）、全像記憶體、分子電子記憶體裝置或絕緣體電阻改變記憶體。
此外，記憶體裝置100可實施為包含多個排的多排。此處，排是指藉由使用一個模組中的部分或全部記憶體晶片產生的一個資料區塊或區。在實施例中，記憶體裝置100可經由通道自控制器200接收時脈（CK[K:0]，K為正整數）。
此外，記憶體裝置100可包含偵測及校正多相位信號的空間偏斜的多相位空間偏斜調整器110。此處，多相位信號可為時脈（CK[K:0]）或可使用時脈（CK[K:0]）產生。多相位空間偏斜調整器110可偵測多相位時脈的相位信號中的至少兩者之間的偏斜。此處，可藉由由低通濾波器及包含電阻器的位準移位器改變成電壓來偵測偏斜。
記憶體控制器200可實施為積體電路、系統晶片（system-on-chip；SoC）、應用處理器（application processor；AP）、行動AP、晶片組或晶片集合。記憶體控制器200可包含隨機存取記憶體（RAM）、中央處理單元（central processing unit；CPU）、圖形處理單元（graphics processing unit；GPU）、類神經處理單元（neural processing unit；NPU）或數據機。在實施例中，記憶體控制器200可執行數據機的功能及AP的功能。
此外，記憶體控制器200可實施為控制記憶體裝置100讀取儲存在記憶體裝置100中的資料或將資料寫入至記憶體裝置100。記憶體控制器200可藉由與時脈CK[K:0]同步地向記憶體裝置100提供命令CMD及位址ADD而控制關於記憶體裝置100的寫入操作或讀取操作。此外，可與資料傳輸時脈（例如，WCK）同步地在記憶體控制器200與記憶體裝置100之間傳輸及接收資料DQ。
通用記憶體系統使用多相位時脈信號串列化/解串列化資料信號以達成高速讀取/寫入操作。在此情況下，多相位時脈信號的時序或工作循環可能不正確，從而降低信號品質。同時，根據本發明概念的實施例的記憶體系統包含具有多相位空間偏斜調整器110的記憶體裝置100，使得可保證高速信號的品質。
同時，根據本發明概念的實施例的多相位信號可為正交相位信號。
圖2為示出根據本發明概念的實施例的正交相位信號的實施例的圖。在圖2中，示出正交時脈信號CK0、正交時脈信號CK1、正交時脈信號CK2以及正交時脈信號CK3。此處，四個時脈信號CK0、時脈信號CK1、時脈信號CK2以及時脈信號CK3彼此具有90°的相位差。舉例而言，第一時脈信號CK0（Phase I（同相位））與第二時脈信號CK1（Phase Q（正交相位））的上升邊緣具有90°的相位差，第二時脈信號CK1與第三時脈信號CK2（Phase IB（反相同相位））的上升邊緣具有90°的相位差，且第三時脈信號CK2與第四時脈信號CK3（Phase QB（反相正交相位）的上升邊緣具有90°的相位差。
圖2示出多相位時脈信號CK0、時脈信號CK1、時脈信號CK2以及時脈信號CK3具有最理想的相位差。然而，歸因於記憶體裝置100內的各種雜訊，時脈信號（CK0、CK1、CK2以及CK3）之間的相位差可能不維持在90°。
在實施例中，可使用時脈信號及反相時脈信號在記憶體裝置100（參考圖1）內產生正交相位信號。在另一實施例中，可直接自控制器200（參考圖1）接收正交相位信號。
圖3為示出根據本發明概念的實施例的產生正交相位信號的間隔信號的程序的圖。如圖3中所示出，正交相位信號的週期為T。參考圖3，可根據四個正交相位信號產生六個邊緣觸發相位信號。
此外，可產生第一邊緣觸發相位信號（Phase I,Q）以具有自同相位信號（Phase I）的邊緣至正交信號（Phase Q）的邊緣的第一間隔（(1/4)*T）。可產生第二邊緣觸發相位信號（Phase Q,I）以具有自正交信號（Phase Q）的邊緣至同相位信號（Phase I）的邊緣的第二間隔（(3/4))*T）。可產生第三邊緣觸發相位信號（Phase I,IB）以具有自同相位信號（Phase I）的邊緣至反相同相位信號（Phase IB）的邊緣的第三間隔（(2/4)*T）。可產生第四邊緣觸發相位信號（Phase IB,I）以具有自反相同相位信號（Phase IB）的邊緣至同相位信號（Phase I）的邊緣的第四間隔（(2/4))*T）。可產生第五邊緣觸發相位信號（Phase I,QB）以具有自同相位信號（Phase I）的邊緣至反相正交信號（Phase QB）的邊緣的第五間隔（(3/4)*T）。可產生第六邊緣觸發相位信號（Phase QB,I）以具有自反相正交信號（Phase QB）的邊緣至同相位信號（Phase I）的邊緣的第六間隔（(1/4))*T）。
圖4為示出根據本發明概念的實施例的多相位空間偏斜調整器（在下文中，稱為「時序調整器」或「偏斜校正器」）110的圖。時序調整器110可包含DC轉換單元111-1、DC轉換單元111-2及DC轉換單元111-3、比較器112-1、比較器112-2及比較器112-3、控制邏輯113-1、控制邏輯113-2及控制邏輯113-3以及延遲單元114-1、延遲單元114-2及延遲單元114-3。
第一DC轉換單元111-1可經組態以接收第一邊緣觸發相位信號（Phase I,Q）及第二邊緣觸發相位信號（Phase Q,I），且將各信號轉換成DC電壓。
第一比較器112-1可經組態以將來自第一DC轉換單元111-1的第一DC電壓與第二DC電壓進行比較。此處，第一DC電壓為對應於第一邊緣觸發相位信號（Phase I,Q）的電壓，且第二DC電壓為對應於第二邊緣觸發相位信號（Phase Q,I）的電壓。如圖4中所示出，可在比較器111-1中比較通過DC轉換單元111-1的兩個電壓位準。可根據比較結果判定誤差是大於還是小於0。此處，若誤差為0，則其指示理想的相位間隔。若誤差大於0，則其指示相位間隔較大。若誤差小於0，則其指示相位間隔較小。在實施例中，第一比較器112-1可屬於同步類型或連續類型。
第一控制邏輯113-1可經組態以根據來自第一比較器112-1的輸出值來產生第一延遲碼。第一控制邏輯113-1可以數位濾波器的形式進行組態。第一控制邏輯113-1可控制更新時間。第一控制邏輯111-1可自第一比較器111-2接收結果且可根據接收到的結果根據延遲單元114-1的位元數目產生控制碼（或控制信號）。
第一延遲單元111-4可經組態以藉由將正交相位信號Phase Q延遲對應於第一延遲碼的量來輸出正交相位信號Phase Q_Out。因此，可根據第一間隔偏斜校正正交相位信號Phase Q。應注意，在本文中，當稱相位信號由延遲單元或類似者延遲時，延遲可為相對於另一相位信號的正延遲（相位延滯）或負延遲（相位超前）。可藉由將信號延遲多於一個時脈週期來實現負延遲。
第二DC轉換單元111-2可經組態以接收第三邊緣觸發相位信號Phase I,IB及第四邊緣觸發相位信號Phase IB,I，且將其各自轉換成DC電壓。第二比較器112-2可經組態以將來自第二DC轉換單元111-2的第一DC電壓與第二DC電壓進行比較。此處，第一DC電壓為對應於第三邊緣觸發相位信號Phase I,IB的電壓，且第二DC電壓為對應於第四邊緣觸發相位信號Phase IB,I的電壓。第二控制邏輯113-2可經組態以根據來自第二比較器112-2的輸出值來產生第二延遲碼。第二控制邏輯113-2可控制更新時間。第二控制邏輯113-2可自第二比較器112-2接收結果且可根據接收到的結果根據第二延遲單元114-2的位元數目產生信號。第二延遲單元114-2可經組態以藉由將反相同相位信號Phase IB延遲對應於第二延遲碼的量來輸出反相同相位信號Phase IB_Out。因此，可根據第二空間偏斜來校正反相同相位信號Phase IB。
第三DC轉換單元111-3可經組態以接收第五邊緣觸發相位信號Phase I, QB及第六邊緣觸發相位信號Phase QB, I，且將其各自轉換成DC電壓。第三比較器112-3可經組態以將來自第三DC轉換單元111-3的第一DC電壓與第二DC電壓進行比較。此處，第一DC電壓為對應於第五邊緣觸發相位信號（Phase I,QB）的電壓，且第二DC電壓為對應於第六邊緣觸發相位信號Phase QB,I的電壓。第三控制邏輯113-3可經組態以根據來自第三比較器112-3的輸出值來產生第三延遲碼。第三控制邏輯113-3可控制更新時間。第三控制邏輯113-3可接收來自第三比較器112-3的結果，且可根據接收到的結果根據第三延遲單元114-3的位元數目產生信號。第三延遲單元114-3可經組態以藉由將反相正交相位信號Phase QB延遲對應於第三延遲碼的量而輸出反相正交相位信號Phase QB_Out。因此，可根據第三空間偏斜校正反相正交相位信號Phase QB。
此外，延遲單元114-0可藉由將同相位信號Phase I延遲對應於固定碼的量而輸出同相位信號Phase I_Out。
如上文所描述，多相位空間偏斜調整器110可校正多相位時脈信號的兩個相位信號之間的空間偏斜，使得兩個相位信號的相位經校正至目標相位（例如，90度或具有相同週期的Phase I與Phase Q信號之間的時脈循環週期的¼）。
圖5為示出根據本發明概念的實施例的直流轉換單元（DCU）的圖。DC轉換單元DCU可包含第一電路部分501及第二電路部分502。第一電路部分501及第二電路部分502可各自包含第一電阻器R1、第二電阻器R2以及兩個電容器C。DC轉換單元DCU可使用經組態有第一電阻器R1及電容器C中的一者的低通濾波器以及將電源電壓VDD劃分至第二電阻器R2的位準移位器來分別產生對應於輸入電壓INP及輸入電壓INN的輸出電壓OUTP及輸出電壓OUTN。（電阻器R1及電阻器R2理解為具有各別電阻值R1及電阻值R2。）此處，輸入電壓INP及輸入電壓INN可為邊緣觸發相位信號（例如，分別為Phase I,Q及Phase Q,I）的電壓。第二電阻器R2滿足以下等式。
[等式1]
此處，β為當兩個相位信號相對於彼此具有目標（理想）相對相位時使得由低通濾波器（low-pass filter；LPF）濾波的電壓等於VDD/2，且當相對相位接近目標時使得所述電壓大約等於VDD/2的值。β可視所選擇的相鄰相位信號而變化。舉例而言，當相鄰相位信號為「Phase 0, α」時，β = (1-1/2)/(1/2-α/N)，其中N為多相位信號的數目。然而，當α = (1/2)∙N時，β=0。因此，當兩個相位信號之間的相對時序理想時，歸因於電阻器R1兩端的電壓降，R2可判定為藉由乘以使第一電壓及第二電壓當中的對應電壓等於VDD/2所需的因數β而獲得的值。
如圖5中所繪示，DC轉換單元DCU可包含第一電路部分501，所述第一電路部分包含自第一輸入節點N1接收第一邊緣觸發相位信號INP且將第一電壓OUTP輸出至第一輸出節點N2的第一電阻器R1及連接在電源端子VDD與第一輸出節點N2之間的第二電阻器R2。第二電路部分502可包含自第二輸入節點N3接收第二邊緣觸發相位信號INN且將第二電壓OUTN輸出至第二輸出節點N4的第三電阻器（亦標記為R1）及連接至第二輸出節點N4的第四電阻器（亦標記為R2）。第一電路部分501可包含連接在第一輸出節點N2與電源端子VDD之間的第一電容器C及連接在第一輸出節點N2與接地端子GND之間的第二電容器C。第二電路部分502可包含連接在第二輸出節點N4與接地端子GND之間的第三電容器C，及連接在第二輸出節點N4與電源端子VDD之間的第四電容器。在實施例中，第一電阻器及第三電阻器中的各者的電阻值可為R1，且第二電阻器及第四電阻器中的各者的電阻值可為R2。在實施例中，第一電容器至第四電容器中的各者的電容值可為C。
同時，根據本發明概念的實施例的DC轉換單元（DCU）可以級聯形式配置（例如，在圖6的實施例中）以便加速穩定時間同時最小化低通濾波器的波紋。
圖6為示出根據本發明概念的另一實施例的DC轉換單元DCUa的圖。DC轉換單元DCUa可包含以級聯形式實施的低通濾波器LPF，在多個級中的各者中具有多個電阻器及電容器對。開關SW_0至開關SW_N可具有相同初始電壓，藉此加速穩定時間。各級的開關SW_i（i = 0至N中的任一者）可以可變地安置，且可激活電阻器與電容器對中的兩者。（多個開關可激活多個電阻器及電容器對中的各者。）
根據本發明概念的實施例的多相位空間偏斜調整器（如接下來論述的圖7中）可經組態以依序接收及比較多個DC轉換單元的輸出值。
圖7為示出根據本發明概念的另一實施例的多相位空間偏斜調整器（可互換地，「時序調整器」或「偏斜校正器」）310的圖。偏斜校正器310可包含DC轉換單元311-1、DC轉換單元311-2及DC轉換單元311-3、3:1多工器（multiplexer；MUX）312、比較器313、控制邏輯314、1:3解多工器（demultiplexer；DEMUX）315以及延遲單元（電路）316-1、延遲單元316-2及延遲單元316-3。
DC轉換單元311-1至DC轉換單元311-3中的各者可組態為與圖5中所示出的DC轉換單元DCU相同。多工器312可回應於選擇碼SCD而選擇DC轉換單元311-1至DC轉換單元311-3中的一者的輸出值。比較器313可組態為與圖4中所示出的比較器CMP 112-1至比較器CMP 112-3中的任一者相同。控制邏輯314可組態為與圖4中所示出的控制邏輯相同。解多工器DEMUX 315可根據選擇碼SCD將輸出值自控制邏輯314提供至延遲單元316-1、延遲單元316-2以及延遲單元316-3當中的對應延遲單元。
延遲單元316-1、延遲單元316-2以及延遲單元316-3中的各者可回應於自解多工器315接收到的控制碼而延遲對應相位信號。此外，延遲單元316-0可藉由將同相位信號Phase I延遲對應於固定碼的量而輸出同相位信號Phase I_Out。
如以上所描述，根據本發明概念的實施例的多相位空間偏斜調整器可產生脈衝串對（例如，圖3的信號Phase I,Q及Phase Q,I），其中一對中的各脈衝串是基於多相位信號中的兩個相位信號（例如，圖3的信號Phase I及Phase Q）的上升邊緣；在脈衝串對通過各別低通濾波器（例如，圖5的電路部分501及電路部分502的LPF）之後提取DC電壓，使用電阻器執行位準移位以使得兩個所提取DC電壓彼此大約相等，且比較經移位的電壓。低通濾波器可以獨立形式（如在圖5中）或以級聯形式（如在圖6中）實施。
同時，在圖3至圖7中，所示出的多相位信號為正交相位信號。然而，應理解，本發明概念的多相位信號的相位的數目不限於此。
圖8為示出根據本發明概念的另一實施例的產生邊緣觸發多相位信號的程序的圖。參考圖8，與圖3中所示出的程序相比，產生邊緣觸發多相位信號的程序擴展至N（N為大於或等於2的整數）。如圖8中所示出，示出N個多相位信號。多相位信號中的各者與相鄰相位信號具有T/N的相位差。
第一邊緣觸發多相位信號Phase 0,1的第一間隔（(1/N)*T +誤差）與第二邊緣觸發多相位信號（Phase 1,0）的第二間隔（((N-1)/N)*T –誤差）的總和為多相位信號的週期T。第三邊緣觸發多相位信號（Phase 0,2）的第三間隔（(2/N)*T +誤差）與第四邊緣觸發多相位信號（Phase 2,0）的第二間隔的總和為多相位信號的週期T。類似地，第（2N-1）邊緣觸發多相位信號Phase 0,N-1的第（2N-1）間隔（((N-1)/N)*T +誤差)）與第2N邊緣觸發多相位信號Phase N-1,0的第2N間隔（(1/N)*T –誤差）的總和為多相位信號的週期T。
圖9為示出根據本發明概念的另一實施例的多相位空間偏斜調整器（可互換地，僅為「時序調整器」或「偏斜校正器」）410的圖。與圖4中所示出的多相位空間偏斜調整器110相比，時序調整器410具有擴展至N個相位的結構。舉例而言，多個DCU中的各者可接收對應邊緣觸發多相位信號且輸出對應於間隔誤差或空間偏斜的DC電壓。
圖10A為示出根據本發明概念的另一實施例的多相位空間偏斜調整器510的圖。與圖7中所示出的多相位時序調整器310相比，時序調整器510具有擴展至N個相位的結構。時序調整器510可包含多個DC轉換單元（DCU 0至DCU N-1）、N:1 MUX 511、比較器512、控制邏輯513、1:N MUX 514以及多個延遲單元（延遲電路）。如圖10中所示出，選擇碼SCD可為N位元資料。N:1 MUX 511可根據選擇碼SCD將來自DC轉換單元DCU的各別輸出電壓依序輸出至比較器。1:N MUX 514可根據選擇碼SCD將控制邏輯的輸出值輸出至對應延遲單元。
同時，在另一實例中，根據本發明概念的實施例的多相位空間偏斜調整器可經組態以具有共用一個DC轉換單元的結構。
圖10B為示出根據本發明概念的另一實施例的多相位空間偏斜調整器610的圖。時序調整器610包含第一N:1 MUX 611、第二N:1 MUX 612、邊緣觸發產生器613、DC轉換單元614、比較器615、控制邏輯616、1:N MUX 617以及多個延遲單元。
第一N:1 MUX 611可回應於選擇碼SCD而輸出多個相位信號Phase 0至Phase N-1中的一者。第二N:1 MUX 612可回應於選擇碼SCD而輸出多個相位信號Phase 0至Phase N-1中的一者。此處，第一N:1 MUX 611及第二N:1 MUX 612中的各者可回應於選擇碼SCD而選擇及輸出不同相位信號。
邊緣觸發產生器613可使用自第一N:1 MUX 611及第二N:1 MUX 612選出的相位信號產生如圖3或圖8中所繪示的兩個邊緣觸發多相位信號。
DC轉換單元614可接收接收邊緣觸發多相位信號且將其轉換成DC電壓。比較器615可比較經轉換DC電壓。控制邏輯616可根據來自比較器615的比較結果產生控制碼。1:N MUX 617可回應於選擇碼SCD而將控制碼自控制邏輯616輸出至對應延遲單元。延遲單元中的各者可藉由回應於控制碼而延遲相位信號來調整相位信號的時序（校正偏斜）。
圖11為示出根據本發明概念的實施例的記憶體裝置的操作方法的流程圖。參考圖1至圖11，根據本發明概念的實施例的記憶體裝置可操作如下。
記憶體裝置100可產生第一邊緣觸發相位信號及第二邊緣觸發相位信號（S110）。記憶體裝置100可使用低通濾波器（LPF)自第一邊緣觸發相位信號及第二邊緣觸發相位信號提取對應於工作循環的DC電壓（S120）。記憶體裝置100可使用位準移位器將所提取DC電壓轉換為VDD/2（S130）。記憶體裝置100可比較經轉換電壓（S140）。記憶體裝置100可根據比較結果控制延遲單元以便校正多相位時脈（S150）。
在實施例中，相鄰相位的間隔與其餘相位的間隔的總和為多相位信號的週期。在實施例中，可使用電阻器將DC電壓中的各者位準移位至VDD/2。在實施例中，同步類型或連續類型比較器可判定經位準移位的電壓之間的差是否大於0。在實施例中，數位濾波器類型控制邏輯可藉由根據比較結果控制更新時間來根據延遲單元的位元數目產生控制碼。
圖12為示出根據本發明概念的實施例的記憶體系統的時脈訓練程序的階梯圖。參考圖1至圖12，可如下執行記憶體系統的時脈的訓練程序。
控制器SoC（參考圖1）200可將正交相位時脈傳輸至記憶體裝置MEM（參考圖1）100（S10）。控制器SoC可自記憶體裝置MEM請求對正交相位時脈進行訓練（S11）。記憶體裝置MEM可回應於對正交相位時脈的訓練請求而藉由使用低通濾波器（LPF）來偵測4相位時脈的空間偏斜（S12）。此處，可由DC轉換單元（DCU）使用LPF及基於電阻的位準移位器來偵測空間偏斜。記憶體裝置MEM可根據偵測到的空間偏斜調整四元偏斜（S13）。同時，記憶體裝置MEM可儲存對應於正交相位時脈的偏斜的資訊（S14）。控制器SoC可自記憶體裝置MEM讀取偏斜資訊（S15）。控制器SoC可使用偏斜資訊調整正交相位時脈（S16）。控制器SoC可將經調整正交相位時脈輸出至記憶體裝置MEM（S17）。
圖13為示出根據本發明概念的實施例的記憶體模組1000的圖。參考圖13，記憶體模組1000可包含各自包含記憶體單元陣列的多個記憶體晶片（DRAM）、用於與記憶體控制器一起路由傳輸/接收信號或管理記憶體晶片的記憶體操作的緩衝晶片（buffer chip；RCD）以及功率管理晶片（power management chip；PMIC）。RCD可在記憶體控制器的控制下控制記憶體晶片（DRAM）及功率管理晶片（PMIC）。舉例而言，RCD可自記憶體控制器接收命令信號、控制信號以及時脈信號。
記憶體晶片DRAM可分別經由對應資料傳輸線連接至對應資料緩衝器DB，以傳輸/接收資料信號DQ及資料選通信號DQS。記憶體晶片DRAM可分別經由對應資料傳輸線連接至資料緩衝器DB，以傳輸/接收奇偶校驗資料及資料選通信號DQS。
SPD晶片(未繪示)可為電可擦除可程式化唯讀記憶體（EEPROM）。SPD晶片可包含記憶體模組1000的初始資訊或裝置資訊。舉例而言，SPD晶片580可包含記憶體模組500的初始資訊或裝置資訊，諸如模組類型、模組組態、儲存容量、模組類型以及執行環境。當包含記憶體模組1000的記憶體系統啟動時，記憶體控制器可自SPD晶片讀取裝置資訊且基於所讀取裝置資訊識別記憶體模組。
記憶體模組1000可包含多個排。在實施例中，多個排中的各者可包含八個記憶體組群組。記憶體組群組中的各者可包含四個記憶體組。在實施例中，記憶體晶片可劃分成僅第一通道記憶體晶片及僅第二通道記憶體晶片。
同時，多個排中的各者可經組態以接收多相位時脈，偵測空間偏斜，且根據偵測到的空間偏斜調整偏斜，如上文參考圖1至圖12所描述。
圖14為示出根據本發明概念的實施例的半導體封裝的圖。參考圖14，半導體封裝3000可為包含安裝於封裝基底3100（諸如印刷電路板）上的至少一個堆疊半導體晶片3300及系統晶片（SOC）3400的記憶體模組。中介層3200可選擇性地進一步設置於封裝基底3100上。堆疊半導體晶片3300可由晶片堆疊（chip-on-chip；CoC）形成。堆疊半導體晶片3300可包含如上文參考圖1至圖12所描述的接收多相位時脈、偵測空間偏斜以及調整空間偏斜的多相位空間偏斜調整器。
堆疊半導體晶片3300可包含堆疊於緩衝晶片3310（諸如邏輯晶片）上的至少一個記憶體晶片3320。緩衝晶片3310及至少一個記憶體晶片3320可藉由矽通孔（through-silicon via；TSV）彼此連接。緩衝晶片3310可對記憶體晶片3320執行訓練操作。堆疊半導體晶片3300可為例如500 吉比特/秒至1 太比特/秒或更大的高頻寬記憶體（high bandwidth memory；HBM）。
根據本發明概念的實施例的記憶體系統為與多相位時脈同步以交換資料的系統，且可包含輸出時脈的半導體裝置及接收時脈的半導體裝置。在實施例中，接收時脈的半導體裝置可包含用於偵測或監測多相位時脈的空間偏斜的電路。
根據本發明概念的實施例的記憶體裝置可藉由使用低通濾波器及使用電阻器的位準移位器將多相位時脈誤差轉換成電壓來偵測所述多相位時脈誤差。在根據本發明概念的實施例的記憶體裝置中，在藉由使用低通濾波器及包含電阻器的位準移位器來調整時脈誤差時可能僅出現微小暫存器失配。
雖然上文已示出及描述實例實施例，但對於所屬領域中具通常知識者將顯而易見的是，可在不脫離如由所附申請專利範圍定義的本發明概念的範疇的情況下進行修改及變化。
10:記憶體系統 100:記憶體裝置 110、310、410、510、610:調整器 111-1、111-2、111-3、311-1、311-2、311-3、614、DCU、DCUa:DC轉換單元 112-1、112-2、112-3、313、512、615:比較器 113-1、113-2、113-3、314、513、616:控制邏輯 114-0、114-1、114-2、114-3、316-0、316-1、316-2、316-3:延遲單元 200:控制器 312、511、514、611、612、617:多工器 315:解多工器 500、1000:記憶體模組 501:第一電路部分 502:第二電路部分 580:SPD晶片 613:邊緣觸發產生器 3000:半導體封裝 3100:基底 3200:中介層 3300:半導體晶片 3310:緩衝晶片 3320:記憶體晶片 3400:系統晶片 ADD:位址 C:電容器 CK0、CK1、CK2、CK3:時脈信號 CMD:命令 DB:資料緩衝器 DQ:資料信號 DQS:資料選通信號 GND:接地端子 INN、INP:輸入電壓 LPF:低通濾波器 N1:第一輸入節點 N2:第一輸出節點 N3:第二輸入節點 N4:第二輸出節點 OUTN、OUTP:輸出電壓 R1:第一電阻器/電阻值/第三電阻器 R2:第二電阻器/電阻值/第四電阻器 S10、S11、S12、S13、S14、S15、S16、S17、S110、S120、S130、S140、S150:步驟 SCD:選擇碼 SW_0、SW_i、SW_N:開關 VDD:電源電壓
自結合隨附圖式進行的以下詳細描述，將更清楚地理解本發明概念的上述及其他態樣、特徵以及優勢，在隨附圖式中： 圖1為示出根據本發明概念的實施例的記憶體系統的圖。 圖2為示出圖1中所示出的多相位信號CK[K:0]的實施例的圖。 圖3為示出根據本發明概念的實施例的產生正交相位信號的間隔信號的程序的圖。 圖4為示出根據本發明概念的實施例的多相位空間偏斜調整器的圖。 圖5為示出根據本發明概念的實施例的直流轉換單元（direct current conversion unit；DCU）的圖。 圖6為示出根據本發明概念的另一實施例的直流轉換單元（DCUa）的圖。 圖7為示出根據本發明概念的另一實施例的多相位空間偏斜調整器的圖。 圖8為示出根據本發明概念的另一實施例的產生邊緣觸發多相位信號的程序的圖。 圖9為示出根據本發明概念的另一實施例的多相位空間偏斜調整器的圖。 圖10A為示出根據本發明概念的另一實施例的多相位空間偏斜調整器的圖。 圖10B為示出根據本發明概念的另一實施例的多相位空間偏斜調整器的圖。 圖11為示出根據本發明概念的實施例的記憶體裝置的操作方法的流程圖。 圖12為示出根據本發明概念的實施例的記憶體系統的時脈訓練程序的階梯圖。 圖13為示出根據本發明概念的實施例的記憶體模組的圖。 圖14為示出根據本發明概念的實施例的半導體封裝的圖。
10:記憶體系統
100:記憶體裝置
110:調整器
200:控制器
ADD:位址
CK:時脈信號
CMD:命令
DQS:資料選通信號

Claims (10)

  1. 一種記憶體裝置，包括： DC轉換電路，經組態以接收第一邊緣觸發相位信號及第二邊緣觸發相位信號，所述第一邊緣觸發相位信號具有各自自多相位時脈的第一相位信號的上升邊緣延伸至所述多相位時脈的第二相位信號的後續上升邊緣的第一脈衝，所述第二邊緣觸發相位信號具有各自自所述第二相位信號的上升邊緣延伸至所述第一相位信號的後續上升邊緣的第二脈衝，且經組態以輸出對應於所述第一邊緣觸發相位信號的第一電壓及對應於所述第二邊緣觸發相位信號的第二電壓； 比較器，經組態以將所述第一電壓與所述第二電壓進行比較； 控制邏輯，經組態以產生對應於來自所述比較器的輸出值的控制碼；以及 延遲電路，經組態以根據所述控制碼延遲所述第二相位信號。
  2. 如請求項1所述的記憶體裝置，其中所述第一相位信號及所述第二相位信號中的各者的週期為T，且所述第一脈衝中的任一者的脈衝寬度與所述第二脈衝中的任一者的脈衝寬度的總和為T。
  3. 如請求項1所述的記憶體裝置，其中 所述第一相位信號為同相位信號，以及 所述第二相位信號為正交相位信號、反相同相位信號或反相正交信號中的一者。
  4. 如請求項1所述的記憶體裝置，其中所述DC轉換電路包含低通濾波器，所述低通濾波器各自經組態以自所述第一邊緣觸發相位信號及所述第二邊緣觸發相位信號中的一者提取DC電壓。
  5. 如請求項4所述的記憶體裝置，其中所述DC轉換電路更包含藉由改變自所述低通濾波器提取的所述DC電壓的位準來分別輸出所述第一電壓及所述第二電壓的第一位準移位器及第二位準移位器。
  6. 如請求項5所述的記憶體裝置，其中所述第一位準移位器及所述第二位準移位器中的各者基於電阻劃分而改變對應於電源電壓的一半的DC電壓的位準。
  7. 如請求項4所述的記憶體裝置，其中所述低通濾波器中的各者包含以級聯形式連接的多個電阻器及電容器對，且更包含激活所述多個電阻器及電容器對中的各者的多個開關。
  8. 如請求項1所述的記憶體裝置，其中 所述DC轉換電路包含： 第一電阻器，自第一輸入節點接收所述第一邊緣觸發相位信號且將所述第一電壓輸出至第一輸出節點； 第二電阻器，連接在電源端子與所述第一輸出節點之間； 第三電阻器，自第二輸入節點接收所述第二邊緣觸發相位信號且將所述第二電壓輸出至第二輸出節點； 第四電阻器，連接至所述第二輸出節點； 第一電容器，連接在所述第一輸出節點與所述電源端子之間； 第二電容器，連接在所述第一輸出節點與接地端子之間； 第三電容器，連接在所述第二輸出節點與所述電源端子之間；以及 第四電容器，連接在所述第二輸出節點與所述接地端子之間。
  9. 一種記憶體裝置，包括： 多個DC轉換電路，各自經組態以輸出對應於多個相位信號當中的兩個相位信號的間隔誤差的第一電壓及第二電壓； 多工器，經組態以回應於選擇碼而自所述多個DC轉換電路中的各者依次輸出所述第一電壓及所述第二電壓； 比較器，經組態以將自所述多工器輸出的所述第一電壓與所述第二電壓進行比較； 控制邏輯，經組態以產生對應於來自所述比較器的輸出值的控制碼；以及 解多工器，經組態以回應於所述選擇碼而將所述控制碼輸出至多個延遲電路當中的對應延遲電路。
  10. 一種記憶體裝置的操作方法，所述操作方法包括： 基於具有週期的第一相位信號及具有所述週期的第二相位信號產生第一邊緣觸發相位信號及第二邊緣觸發相位信號； 使用各別低通濾波器自所述第一邊緣觸發相位信號及所述第二邊緣觸發相位信號中的各者提取DC電壓； 將所提取的所述DC電壓中的各者位準移位至電源電壓的大約一半； 比較經位準移位的電壓；以及 根據比較結果控制延遲電路以延遲所述第二相位信號。
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