TW202341378A - 電子裝置 - Google Patents
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Abstract
本發明提供一種電子裝置，其包括基板、第一導電層、第一絕緣層、第二導電層、第二絕緣層、接合結構以及晶片。第一導電層設置於基板上。第一絕緣層設置於第一導電層上且具有第一通孔。第二導電層設置於第一絕緣層上，其中第二導電層通過第一通孔與第一導電層電性連接。第二絕緣層設置於第二導電層上且具有第二通孔。接合結構設置於第二絕緣層上，其中接合結構通過第二通孔與第二導電層電性連接。晶片設置於接合結構上。
Description
本發明是有關於一種電子裝置，且特別是有關於一種天線裝置。
在電子裝置中，會通過設置作為接墊部的導電層以將其例如應用於後段製程（BEOL）的接合製程；然而，此導電層與外接電子元件（例如晶片）之間會具有多層絕緣層，且該些絕緣層不包括相同的材料，因此，在對該些絕緣層進行蝕刻製程以形成用以使此導電層與外接電子元件電性連接的通孔時，易因其具有的相對大的厚度以及不同的材料特性而提升通孔產生缺陷的可能性，使得電子裝置的可靠度下降。
本揭露提供一種電子裝置，其可降低形成的通孔產生缺陷的可能性，使得本揭露的電子裝置的可靠度提升。
根據本揭露的一些實施例，電子裝置包括基板、第一導電層、第一絕緣層、第二導電層、第二絕緣層、接合結構以及晶片。第一導電層設置於基板上。第一絕緣層設置於第一導電層上且具有第一通孔。第二導電層設置於第一絕緣層上，其中第二導電層通過第一通孔與第一導電層電性連接。第二絕緣層設置於第二導電層上且具有第二通孔。接合結構設置於第二絕緣層上，其中接合結構通過第二通孔與第二導電層電性連接。晶片設置於接合結構上。
為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合附圖作詳細說明如下。
透過參考以下的詳細描述並同時結合附圖可以理解本揭露，須注意的是，為了使讀者能容易瞭解及圖式的簡潔，本揭露中的多張圖式只繪出電子裝置的一部分，且圖式中的特定元件並非依照實際比例繪圖。此外，圖中各元件的數量及尺寸僅作為示意，並非用來限制本揭露的範圍。
本揭露通篇說明書與後附的申請專利範圍中會使用某些詞彙來指稱特定元件。本領域技術人員應理解，電子裝置製造商可能會以不同的名稱來指稱相同的元件。本文並不意在區分那些功能相同但名稱不同的元件。在下文說明書與申請專利範圍中，「包括」、「含有」、「具有」等詞為開放式詞語，因此其應被解釋為「含有但不限定為…」之意。因此，當本揭露的描述中使用術語「包括」、「含有」及/或「具有」時，其指定了相應的特徵、區域、步驟、操作及/或構件的存在，但不排除一個或多個相應的特徵、區域、步驟、操作及/或構件的存在。
本文中所提到的方向用語，例如：「上」、「下」、「前」、「後」、「左」、「右」等，僅是參考附圖的方向。因此，使用的方向用語是用來說明，而並非用來限制本揭露。在附圖中，各圖式繪示的是特定實施例中所使用的方法、結構及/或材料的通常性特徵。然而，這些圖式不應被解釋為界定或限制由這些實施例所涵蓋的範圍或性質。舉例來說，為了清楚起見，各膜層、區域及/或結構的相對尺寸、厚度及位置可能縮小或放大。
當相應的構件（例如膜層或區域）被稱為「在另一個構件上」時，它可以直接在另一個構件上，或者兩者之間可存在有其他構件。另一方面，當構件被稱為「直接在另一個構件上」時，則兩者之間不存在任何構件。另外，當一構件被稱為「在另一個構件上」時，兩者在俯視方向上有上下關係，而此構件可在另一個構件的上方或下方，而此上下關係取決於裝置的取向（orientation）。
術語「大約」、「實質上」或「大致上」一般解釋為在所給定的值或範圍的10%以內，或解釋為在所給定的值或範圍的5%、3%、2%、1%或0.5%以內。
說明書與申請專利範圍中所使用的序數例如「第一」、「第二」等之用詞用以修飾元件，其本身並不意含及代表該（或該些）元件有任何之前的序數，也不代表某一元件與另一元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的元件得以和另一具有相同命名的元件能作出清楚區分。申請專利範圍與說明書中可不使用相同用詞，據此，說明書中的第一構件在申請專利範圍中可能為第二構件。
須知悉的是，以下所舉實施例可以在不脫離本揭露的精神下，可將數個不同實施例中的特徵進行替換、重組、混合以完成其他實施例。各實施例間特徵只要不違背發明精神或相衝突，均可任意混合搭配使用。
本揭露中所敘述之電性連接或耦接，皆可以指直接連接或間接連接，於直接連接的情況下，兩電路上元件的端點直接連接或以一導體線段互相連接，而於間接連接的情況下，兩電路上元件的端點之間具有開關、二極體、電容、電感、其他適合的元件，或上述元件的組合，但不限於此。
在本揭露中，厚度、長度與寬度的量測方式可以是採用光學顯微鏡量測而得，厚度則可以由電子顯微鏡中的剖面影像量測而得，但不以此為限。另外，任兩個用來比較的數值或方向，可存在著一定的誤差。若第一值等於第二值，其隱含著第一值與第二值之間可存在著約10%的誤差；若第一方向垂直於第二方向，則第一方向與第二方向之間的角度可介於80度至100度之間；若第一方向平行於第二方向，則第一方向與第二方向之間的角度可介於0度至10度之間。
本揭露的電子裝置可包括天線裝置、顯示裝置、感測裝置、發光裝置、或拼接裝置，但不以此為限。電子裝置可包括可彎折或可撓式電子裝置。電子裝置例如包括液晶（liquid crystal）層或發光二極體（Light Emitting Diode，LED）。電子裝置可包括電子元件。電子元件可包括被動元件與主動元件，例如電容、電阻、電感、可變電容、濾波器、二極體、電晶體（transistors）、感應器、微機電系統元件（MEMS)、液晶晶片（liquid crystal chip）等，但不限於此。二極體可包括發光二極體或光電二極體。發光二極體可例如包括有機發光二極體（organic light emitting diode，OLED）、次毫米發光二極體（mini LED）、微發光二極體（micro LED）、量子點發光二極體（quantum dot LED）、螢光（fluorescence）、磷光（phosphor）或其他適合之材料、或上述組合，但不以此為限。感應器可例如包括電容式感應器（capacitive sensors）、光學式感應器（optical sensors）、電磁式感應器（electromagnetic sensors）、指紋感應器（fingerprint sensor，FPS）、觸控感應器（touch sensor）、天線（antenna）、或觸控筆（pen sensor）等，但不限於此。
以下舉例本揭露的示範性實施例，其中以電子裝置為天線裝置來說明，且相同元件符號在圖式和描述中用來表示相同或相似部分。
圖1為本揭露第一實施例的電子裝置的剖面示意圖。
請參照圖1，本實施例的電子裝置10a包括基板SB、導電層M0、絕緣層IL1、導電層M1、絕緣層IL2、接合結構BS以及晶片CHIP。值得說明的是，本實施例的電子裝置10a可例如包括天線裝置、顯示裝置、感測裝置、發光裝置或拼接裝置，但本揭露不以此為限。在本實施例中，電子裝置10a為天線裝置。舉例而言，電子裝置10a可適用於通訊領域、雷達/光達領域、智慧超表面（Reconfigurable Intelligent Surface；RIS）技術或其餘合適的領域/技術，但本揭露不以此為限。在一些實施例中，電子裝置10a可為可彎折或可撓式電子裝置，但本揭露不以此為限。
基板SB的材料可例如是玻璃、塑膠或其組合。舉例而言，基板SB的材料可包括石英、藍寶石（sapphire）、矽（Si）、鍺（Ge）、碳化矽（SiC）、氮化鎵（GaN）、矽鍺（SiGe）、聚甲基丙烯酸甲酯（polymethyl methacrylate，PMMA）、聚碳酸酯（polycarbonate, PC）、聚醯亞胺（polyimide, PI）、聚對苯二甲酸乙二酯（polyethylene terephthalate，PET）或其他適合的材料或上述材料的組合，本揭露不以此為限。
導電層M0例如設置在基板SB上。在一些實施例中，導電層M0可作為電子裝置10a的接墊部。詳細地說，在本實施例中，導電層M0為用於例如使晶片CHIP與後續將介紹的驅動元件電性連接的接墊部，但本揭露不以此為限。在一些實施例中，導電層M0的材料可包括銅、鈦、銀、金、鋁、錫、鎳或其組合等阻抗低的材料。然而，導電層M0的材料亦可例如為其他適合的材料或上述材料的組合，本揭露不以此為限。另外，導電層M0可例如包括單層結構或多層結構。舉例而言，在一些實施例中，導電層M0可包括單層的銅層，但本揭露不以此為限。在另一些實施例中，導電層M0可包括彼此堆疊的疊層結構。舉例而言，導電層M0可為多層結構，其可例如是以此順序堆疊的氮化鈦層、銅層與氮化鈦層，但本揭露不以此為限。
絕緣層IL1例如設置於基板SB上。在本實施例中，絕緣層IL1設置於導電層M0上且部分地覆蓋導電層M0，即，絕緣層IL1具有暴露出部分的導電層M0的通孔VIA11以及通孔VIA12，但本揭露不以此為限。絕緣層IL1的材料可例如為無機材料（例如：氧化矽、氮化矽、氮氧化矽或上述至少二種材料的堆疊層）、有機材料（例如：聚醯亞胺系樹脂、環氧系樹脂或壓克力系樹脂）或上述之組合，但本揭露不以此為限。
導電層M1例如設置於基板SB上。在本實施例中，導電層M1設置於絕緣層IL1上，且通過通孔VIA11與導電層M0電性連接。在一些實施例中，導電層M1可包括單層結構，但本揭露不以此為限。在一些實施例中，導電層M1可為多層結構，但本揭露不以此為限。另外，導電層M1包括的材料與導電層M0包括的材料可相同或相似，於此不再贅述。
絕緣層IL2例如設置於基板SB上。在本實施例中，絕緣層IL2設置於導電層M1上且部分地覆蓋導電層M1，即，絕緣層IL2具有暴露出部分的導電層M1的通孔VIA21，但本揭露不以此為限。另外，絕緣層IL2還具有通孔VIA22，其中通孔VIA22與絕緣層IL1的通孔VIA12連通而一起暴露出部分的導電層M0。絕緣層IL2的材料可例如為無機材料（例如：氧化矽、氮化矽、氮氧化矽或上述至少二種材料的堆疊層）、有機材料（例如：聚醯亞胺系樹脂、環氧系樹脂或壓克力系樹脂）或上述之組合，但本揭露不以此為限。
接合結構BS例如設置於絕緣層IL2上。在本實施例中，接合結構BS可通過通孔VIA21與導電層M1電性連接。在本實施例中，接合結構BS包括有焊料BS1以及凸塊BS2，其中焊料BS1設置於凸塊BS2上，且部分的凸塊BS2設置於通孔VIA21中而與導電層M1電性連接，但本揭露不以此為限。在其他的實施例中，接合結構BS可包括焊球、導電柱等結構。凸塊BS2的材料可例如包括金屬或合金。舉例而言，凸塊BS2的材料可為金與鎳的合金，其可通過無電鍍鎳浸金(electroless nickel immersion gold，ENIG) 的技術形成，但本揭露不以此為限。
晶片CHIP例如設置於接合結構BS上。在一些實施例中，晶片CHIP可包括通訊元件。詳細地說，晶片CHIP可例如包括變容二極體（varactor）、可變電容、射頻輻射元件（radio frequency radiation element）、可變電阻、相移器、放大器、天線、生物辨識感測器、石墨烯感測器、其餘合適的元件或其組合。舉例而言，本實施例的晶片CHIP為電容調變元件，其包括有變容二極體。變容二極體可根據來自後續將介紹的驅動元件提供的訊號來提供不同的電容值，即，通過改變變容二極體兩端的電壓可改變變容二極體的電容值的大小。因此，通過調整變容二極體的電容值，可使得本實施例的電子裝置10a進行操作頻段的調整，但本揭露不以此為限。
在本實施例中，電子裝置10a還可包括有絕緣層IL0。
絕緣層IL0例如設置於基板SB上。在本實施例中，絕緣層IL0設置於基板SB與導電層M0之間。絕緣層IL0的材料可選用包括適當的熱膨脹係數的材料或者選用與導電層M0歷經加熱製程時產生的應力相反的材料，以減少在基板SB中產生的翹曲現象；或者，絕緣層IL0的材料可選用與導電層M0之間具有良好附著力的材料，本揭露不以此為限。絕緣層IL0的材料可例如為無機材料（例如：氧化矽、氮化矽、氮氧化矽或上述至少二種材料的堆疊層），但本揭露不以此為限。
在本實施例中，電子裝置10a還可包括有導電層M0’。
導電層M0’例如設置於基板SB上，且例如與導電層M0屬於同一層。導電層M0’可例如與導電層M0分離或連接，本揭露不以此為限。在一些實施例中，導電層M0’可環繞作為接墊部的導電層M0，但本揭露不以此為限。導電層M0’可例如作為電子裝置10a的接地板、靜電防護層、電磁干擾遮罩層、散熱層或者其餘具有其他用途的層，但本揭露不以此為限。在一些實施例中，導電層M0’可在基板SB的俯視方向n上佔據大於基板SB的85%的表面積，以用於遮蔽不欲接收的電磁波，但本揭露不以此為限。導電層M0’包括的材料及結構可與導電層M0包括的材料及結構相同或相似，於此不再贅述。另外，在本實施例中，絕緣層IL1亦設置於導電層M0’上且部分地覆蓋導電層M0’。即，絕緣層IL1具有暴露出部分的導電層M0’的通孔VIA1’，但本揭露不以此為限。
在本實施例中，電子裝置10a還可包括有驅動元件DC。
驅動元件DC例如設置於基板SB上，且與晶片CHIP電性連接。驅動元件DC可例如以陣列排列、交錯排列（例如pentile方式）或其他方式設置於基板SB上，本揭露不以此為限。在一些實施例中，驅動元件DC可包括主動元件、被動元件或其組合。在本實施例中，驅動元件DC為薄膜電晶體，但本揭露不以此為限。詳細地說，驅動元件DC可例如包括有閘極G、源極S、汲極D以及半導體層SE，其中閘極G例如與導電層M1屬於同一層，半導體層SE例如設置於導體層（閘極G）與另一導體層（源極S以及汲極D）之間，且與另一導體層（源極S以及汲極D）電性連接。閘極G、源極S以及汲極D中之一者可為導電層M1、後續將介紹的導電層M2或導電層M3中的至少一個導電圖案，但本揭露不以此為限。半導體層SE的材料可例如包括低溫多晶矽（low temperature polysilicon，LTPS）、金屬氧化物（metal oxide）、非晶矽（amorphous silicon，a-Si）或其組合，但本揭露不以此為限。舉例而言，半導體層SE的材料可包含但不限於非晶矽、多晶矽、鍺、化合物半導體（例如氮化鎵、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦）、合金半導體（例如SiGe合金、GaAsP合金、AlInAs合金、AlGaAs合金、GaInAs合金、GaInP合金、GaInAsP合金），或前述之組合。半導體層SE的材料亦可包含但不限於金屬氧化物，例如銦鎵鋅氧化物（IGZO）、銦鋅氧化物（IZO）、銦鎵鋅氧化物（IGZTO）、或包含多環芳香族化合物的有機半導體，或前述之組合。在本實施例中，半導體層SE的材料為非晶矽，但本揭露不以此為限。閘極G例如在基板SB的俯視方向n上至少部分地與半導體層SE重疊。源極S與汲極D例如彼此分離，且覆蓋至少部分的半導體層SE並與半導體層SE電性連接。值得說明的是，本實施例雖示出驅動元件DC可為本領域技術人員所周知的任一種底部閘極型薄膜電晶體，但本揭露不以此為限。在一些實施例中，導電層M0’在基板SB的俯視方向n上可至少部分重疊驅動元件DC。在本實施例中，導電層M0’在基板SB的俯視方向n上重疊驅動元件DC，但本揭露不以此為限。
在另一些實施例中，驅動元件DC可為電路晶片。舉例而言，驅動元件DC可包括有基底（未示出）以及設置於此基底上的驅動電路（未示出）或者其餘合適的元件，本揭露不以此為限。驅動元件DC可例如是以晶片設置在基板上的方式設置於基板SB上。詳細地說，驅動元件DC的基底可為可撓性基底、玻璃基底或其他適合的基底，驅動元件DC可例如是以晶片設置在基板上（chip on panel，COP）的方式設置於基板SB上，但本揭露不以此為限。
在本實施例中，電子裝置10a還可包括有走線CL。
走線CL例如設置於絕緣層IL2上，且例如與源極S以及汲極D屬於同一層。在本實施例中，走線CL的一端與源極S電性連接，且走線CL的另一端可通過彼此連通的通孔VIA12以及通孔VIA22與導電層M0電性連接。基於此，驅動元件DC可例如通過走線CL與作為接墊部的導電層M0電性連接，借此與晶片CHIP電性連接。
在本實施例中，電子裝置10a還可包括有掃描線SL以及資料線DL。
掃描線SL以及資料線DL例如設置於基板SB上。在本實施例中，掃描線SL以及資料線DL設置於導電層M0上（其中至少間隔有絕緣層IL1），其中掃描線SL例如與閘極G屬於同一層，且資料線DL例如與源極S、汲極D以及走線CL屬於同一層。在一些實施例中，掃描線SL與驅動元件DC的閘極G電性連接，且資料線DL與驅動元件DC的源極S電性連接，以用於操作驅動元件DC。
在本實施例中，電子裝置10a還可包括有儲存電容CST。
儲存電容CST例如設置於基板SB上且與驅動元件DC電性連接。詳細地說，在本實施例中，儲存電容CST由儲存電極SC1、儲存電極SC2以及設置於儲存電極SC1與儲存電極SC2之間的絕緣層IL2可構成，其中儲存電極SC1與閘極G以及掃描線SL屬於同一層，且儲存電極SC2與源極S、汲極D、資料線DL以及走線CL屬於同一層。儲存電極SC1可例如通過貫穿絕緣層IL1的通孔VIA1’與導電層M0’電性連接，且儲存電極SC2可例如與汲極D電性連接，但本揭露不以此為限。基於此，前述的儲存電極SC1、儲存電極SC2以及設置於儲存電極SC1與儲存電極SC2之間的絕緣層IL2可構成儲存電容CST。
在本實施例中，電子裝置10a還可包括有絕緣層IL3。
絕緣層IL3例如設置於基板SB上。在本實施例中，絕緣層IL3設置於導電層M1上且覆蓋導電層M1。另外，在本實施例中，絕緣層IL3具有通孔VIA31，其中通孔VIA31與絕緣層IL2具有的通孔VIA21連通而一起暴露出部分的導電層M1，但本揭露不以此為限。絕緣層IL3的材料可例如為無機材料（例如：氧化矽、氮化矽、氮氧化矽或上述至少二種材料的堆疊層）、有機材料（例如：聚醯亞胺系樹脂、環氧系樹脂或壓克力系樹脂）或上述之組合，但本揭露不以此為限。
在本實施例中，電子裝置10a還可包括有絕緣層IL4。
絕緣層IL4例如設置於基板SB上。在本實施例中，絕緣層IL4設置於絕緣層IL3上。另外，在本實施例中，絕緣層IL4具有通孔VIA4，其中通孔VIA4與絕緣層IL3具有的通孔VIA31以及絕緣層IL2具有的通孔VIA21連通而一起暴露出部分的導電層M1，但本揭露不以此為限。絕緣層IL4的材料可例如為無機材料（例如：氧化矽、氮化矽、氮氧化矽或上述至少二種材料的堆疊層）、有機材料（例如：聚醯亞胺系樹脂、環氧系樹脂或壓克力系樹脂）或上述之組合，但本揭露不以此為限。
基於此，在本實施例中，通孔VIA21、通孔VIA31以及通孔VIA4彼此連通而構成通孔V1，且晶片CHIP通過(1)通孔V1；以及(2)設置於絕緣層IL1與絕緣層IL2之間的導電層M1（導電層M1通過另一非與通孔V1連通的通孔VIA11與導電層M0連接），而與作為接墊部的導電層M0電性連接。通過在導電層M0與晶片CHIP之間設置有導電層M1的設計，導電層M1可通過不同的通孔而各自與導電層M0以及晶片CHIP電性連接以作為轉接的用途，因此，可避免晶片CHIP經由單一的通孔電性連結接墊部的導電層M0，也就是可避免單一的通孔貫穿眾多的絕緣層產生缺陷的可能性。利用多個通孔及導電層轉接，可使通孔貫穿的絕緣層的數量可相對減少，借此可降低通孔V1產生缺陷的可能性，使得本實施例的電子裝置10a的可靠度提升。
圖2為本揭露第二實施例的電子裝置的局部剖面示意圖，圖2的實施例可沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略相同技術內容的說明。
請參照圖2，本實施例的電子裝置10b與前述的電子裝置10a的主要差異在於：電子裝置10b還包括有導電層M2。在本實施例中，晶片CHIP與導電層M2電性連接，且導電層M2與導電層M1電性連接。另外，導電層M2例如與源極S、汲極D、資料線DL、走線CL以及儲存電極SC2屬於同一層。
詳細地說，本實施例的導電層M1設置於絕緣層IL1與導電層M2之間，本實施例的絕緣層IL2設置於導電層M1與導電層M2之間，且還包括通孔VIA23而未包括通孔VIA21，其中導電層M2通過通孔VIA23與導電層M1電性連接，且導電層M1是通過通孔VIA11與導電層M0電性連接。
另外，在本實施例中，半導體層SE設置於導電層M2（其與源極S以及汲極D屬於同一層）與導電層M1（其與閘極G屬於同一層）之間。或者，在本實施例中，半導體層SE設置於所述絕緣層IL2與導電層M2（其與源極S以及汲極D屬於同一層）之間。
基於此，在本實施例中，通孔VIA31以及通孔VIA4彼此連通而構成通孔V2，且晶片CHIP通過(1)通孔V2；(2)設置於絕緣層IL1與絕緣層IL2之間的導電層M1（導電層M1通過另一非與通孔V2連通的通孔VIA11與導電層M0連接）；以及(3)設置於絕緣層IL2與絕緣層IL3之間的導電層M2（導電層M2通過另一非與通孔V2連通的通孔VIA23與導電層M1連接），而與作為接墊部的導電層M0電性連接。通過在導電層M0與晶片CHIP之間設置有導電層M1以及導電層M2的設計，導電層M1及/或導電層M2可通過不同的通孔而各自與導電層M0以及晶片CHIP電性連接以作為轉接的用途，因此，可避免晶片CHIP經由單一的通孔電性連結接墊部的導電層M0，也就是可避免單一的通孔貫穿眾多的絕緣層產生缺陷的可能性。利用多個通孔及導電層轉接，可使通孔貫穿的絕緣層的數量可相對減少，借此可降低通孔產生缺陷的可能性，使得本實施例的電子裝置10b的可靠度提升。
圖3為本揭露第三實施例的電子裝置的局部剖面示意圖。須說明的是，圖3的實施例可沿用圖2的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略相同技術內容的說明。
請參照圖3，本實施例的電子裝置10c與前述的電子裝置10b的主要差異在於：電子裝置10c還包括有導電層M3。在本實施例中，晶片CHIP與導電層M3電性連接，導電層M3與導電層M2電性連接，導電層M2與導電層M1電性連接，且導電層M1與導電層M0電性連接。另外，驅動元件DC位於導電層M0與導電層M3之間。在一些實施例中，驅動元件DC可在基板SB的俯視方向n上與導電層M0以及導電層M3部分地重疊，但本揭露不以此為限。在另一些實施例中，驅動元件DC可在特定方向（與基板SB的俯視方向n之間具有非0度或非90度的夾角）上與導電層M0以及導電層M3部分地重疊，使得驅動元件DC與導電層M0及/或導電層M3在基板SB的俯視方向n上呈現錯位的情況。值得說明的是，位於導電層M0與導電層M3之間的構件除了驅動元件DC還可例如包括有其他膜層，本揭露不以此為限。
詳細地說，本實施例的導電層M2設置於絕緣層IL2（或者絕緣層IL1）與導電層M3之間，本實施例的絕緣層IL3設置於導電層M2與導電層M3之間，且還包括通孔VIA32而未包括通孔VIA31，其中導電層M3通過通孔VIA32與導電層M2電性連接。
基於此，在本實施例中，晶片CHIP通過(1)通孔V3(通孔VIA4)；(2)設置於絕緣層IL1與絕緣層IL2之間的導電層M1（導電層M1通過另一非與通孔V3連通的通孔VIA11與導電層M0連接）；以及(3)設置於絕緣層IL2與絕緣層IL3之間的導電層M2（導電層M2通過另一非與通孔V3連通的通孔VIA23與導電層M1連接）；以及(4)設置於絕緣層IL3與絕緣層IL4之間的導電層M3（導電層M3通過另一非與通孔V3連通的通孔VIA32與導電層M2連接），而與作為接墊部的導電層M0電性連接。通過在導電層M0與晶片CHIP之間設置有導電層M1、導電層M2以及導電層M3的設計，導電層M1、導電層M2及/或導電層M3可通過不同的通孔而各自與導電層M0以及晶片CHIP電性連接以作為轉接的用途，因此，可避免晶片CHIP經由單一的通孔電性連結接墊部的導電層M0，也就是可避免單一的通孔貫穿眾多的絕緣層產生缺陷的可能性。利用多個通孔及導電層轉接，可使通孔貫穿的絕緣層的數量可相對減少，借此可降低通孔產生缺陷的可能性，使得本實施例的電子裝置10c的可靠度提升。
圖4為本揭露第四實施例的電子裝置的局部剖面示意圖。須說明的是，圖4的實施例可沿用圖3的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略相同技術內容的說明。
請參照圖4，本實施例的電子裝置10d與前述的電子裝置10c的主要差異在於：電子裝置10d還包括有導電層M3’，其中導電層M3’與導電層M3屬於同一層，且導電層M3’在基板SB的俯視方向n上設置於絕緣層IL4與掃描線SL之間。在一些實施例中，導電層M3’可在基板SB的俯視方向n上與絕緣層IL4以及掃描線SL部分地重疊，但本揭露不以此為限。在另一些實施例中，導電層M3’可在特定方向（與基板SB的俯視方向n之間具有非0度或非90度的夾角）上與絕緣層IL4以及掃描線SL部分地重疊，使得導電層M3’與絕緣層IL4及/或掃描線SL在基板SB的俯視方向n上呈現錯位的情況。值得說明的是，位於絕緣層IL4與掃描線SL之間的構件除了導電層M3’還可例如包括有其他膜層，本揭露不以此為限。
在本實施例中，掃描線SL可通過貫穿絕緣層IL2與絕緣層IL3的通孔VIA3’與導電層M3’電性連接，由於導電層M3’設置地較掃描線SL遠離導電層M0’，因此，通過使掃描線SL與導電層M3’電性連接，可增加其與導電層M0’之間的距離，借此可降低掃描線SL產生的電容負載（電容負載與兩導電層之間的距離成反比），而可提升電子裝置10d的訊號傳遞品質。再者，通過使掃描線SL與導電層M3’電性連接，可增加掃描線SL的截面積，借此可降低掃描線SL產生的阻抗值（阻抗值與導電層的截面積成反比），而可提升電子裝置10d的訊號傳遞品質。
總的來說，通過使掃描線SL與導電層M3’電性連接的設計，可降低電子裝置10d的電阻電容負載(resistance-capacitance loading，RC loading) ，而可提升電子裝置10d的訊號傳遞品質。
值得說明的是，儘管圖式中未繪示出，本揭露的另一些實施例也可使資料線DL與導電層M3’電性連接，其亦可降低電子裝置10d的電阻電容負載。
基於此，在本實施例中，晶片CHIP通過(1)通孔V4(通孔VIA4)；(2)設置於絕緣層IL1與絕緣層IL2之間的導電層M1（導電層M1通過另一非與通孔V4連通的通孔VIA11與導電層M0連接）；以及(3)設置於絕緣層IL2與絕緣層IL3之間的導電層M2（導電層M2通過另一非與通孔V4連通的通孔VIA23與導電層M1連接）；以及(4)設置於絕緣層IL3與絕緣層IL4之間的導電層M3（導電層M3通過另一非與通孔V4連通的通孔VIA32與導電層M2連接），而與作為接墊部的導電層M0電性連接。通過在導電層M0與晶片CHIP之間設置有導電層M1、導電層M2以及導電層M3的設計，導電層M1、導電層M2及/或導電層M3可通過不同的通孔而各自與導電層M0以及晶片CHIP電性連接以作為轉接的用途，因此，可避免晶片CHIP經由單一的通孔電性連結接墊部的導電層M0，也就是可避免單一的通孔貫穿眾多的絕緣層產生缺陷的可能性。利用多個通孔及導電層轉接，可使通孔貫穿的絕緣層的數量可相對減少，借此可降低通孔產生缺陷的可能性，使得本實施例的電子裝置10d的可靠度提升。
圖5為本揭露第五實施例的電子裝置的局部剖面示意圖。須說明的是，圖5的實施例可沿用圖4的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略相同技術內容的說明。
請參照圖5，本實施例的電子裝置10e與前述的電子裝置10d的主要差異在於：電子裝置10e的導電層M0在基板SB的俯視方向n上不與晶片CHIP及/或接合結構BS重疊，其中晶片CHIP可通過導電層M3以及通孔VIA33而與驅動元件DC電性連接。在此設計下，可減少因設置導電層M0而造成的地形差異產生的影響。
基於此，在本實施例中，晶片CHIP通過(1)通孔V5 (通孔VIA4)；(2)設置於絕緣層IL1與絕緣層IL2之間的導電層M1（導電層M1通過另一非與通孔V5連通的通孔VIA11與導電層M0連接）；以及(3)設置於絕緣層IL2與絕緣層IL3之間的導電層M2（導電層M2通過另一非與通孔V5連通的通孔VIA23與導電層M1連接）；以及(4)設置於絕緣層IL3與絕緣層IL4之間的導電層M3（導電層M3通過另一非與通孔V5連通的通孔VIA32與導電層M2連接），而與作為接墊部的導電層M0電性連接。通過在導電層M0與晶片CHIP之間設置有導電層M1、導電層M2以及導電層M3的設計，導電層M1、導電層M2及/或導電層M3可通過不同的通孔而各自與導電層M0以及晶片CHIP電性連接以作為轉接的用途，因此，可避免晶片CHIP經由單一的通孔電性連結接墊部的導電層M0，也就是可避免單一的通孔貫穿眾多的絕緣層產生缺陷的可能性。利用多個通孔及導電層轉接，可使通孔貫穿的絕緣層的數量可相對減少，借此可降低通孔產生缺陷的可能性，使得本實施例的電子裝置10e的可靠度提升。
圖6為本揭露第六實施例的電子裝置的局部剖面示意圖。須說明的是，圖6的實施例可沿用圖3的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略相同技術內容的說明。
請參照圖6，本實施例的電子裝置20a與前述的電子裝置10c的主要差異在於：電子裝置20a包括的驅動元件DC’為一種頂部閘極型薄膜電晶體，其中驅動元件DC’中的半導體層SE的材料包括低溫多晶矽，且半導體層SE是設置於絕緣層IL1與導電層M2（其與源極S以及汲極D屬於同一層）之間。另外，驅動元件DC’位於導電層M0與導電層M3之間。在一些實施例中，驅動元件DC’可在基板SB的俯視方向n上與導電層M0以及導電層M3部分地重疊，但本揭露不以此為限。在另一些實施例中，驅動元件DC’可在特定方向（與基板SB的俯視方向n之間具有非0度或非90度的夾角）上與導電層M0以及導電層M3部分地重疊，使得驅動元件DC’與導電層M0及/或導電層M3在基板SB的俯視方向n上呈現錯位的情況。值得說明的是，位於導電層M0與導電層M3之間的構件除了驅動元件DC’還可例如包括有其他膜層，本揭露不以此為限。
在另一些實施例中，驅動元件DC’可為電路晶片。舉例而言，驅動元件DC’可包括有基底（未示出）以及設置於此基底上的驅動電路（未示出）或者其餘合適的元件，本揭露不以此為限。驅動元件DC’可例如是以晶片設置在基板上的方式設置於基板SB上。詳細地說，驅動元件DC’的基底可為可撓性基底、玻璃基底或其他適合的基底，驅動元件DC’可例如是以晶片設置在基板上（chip on panel，COP）的方式設置於基板SB上，但本揭露不以此為限。
詳細地說，本實施例的絕緣層IL2包括有絕緣層IL2a以及絕緣層IL2b且設置於半導體層SE上，其中絕緣層IL2b設置於絕緣層IL2a上。絕緣層IL2a以及絕緣層IL2b各自例如包括有通孔VIA2a以及通孔VIA2b，且通孔VIA2a與通孔VIA2b連通而一起暴露出部分的半導體層SE，而設置於絕緣層IL2b上的源極S以及汲極D可通過連通的通孔VIA2a與通孔VIA2b而與半導體層SE電性連接。
在本實施例中，電子裝置20a還可包括有遮光層BL。
遮光層BL例如設置於基板SB上。在本實施例中，遮光層BL設置於絕緣層IL1上且位於基板SB與半導體層SE的通道區之間，且遮光層BL在基板SB的俯視方向n上與半導體層SE的通道區至少部分重疊，借此可減少通道區因受外界的環境光照射而受影響劣化的情況。在一些實施例中，遮光層BL的材料可包括穿透率低於30%的材料，但本揭露不以此為限。
在本實施例中，電子裝置20a還可包括有緩衝層BF。
緩衝層BF例如設置於基板SB上。在本實施例中，緩衝層BF設置於絕緣層IL1上且覆蓋遮光層BL，但本揭露不以此為限。緩衝層BF的材料可例如為無機材料（例如：氧化矽、氮化矽、氮氧化矽或上述至少二種材料的堆疊層），但本揭露不以此為限。
另外，本實施例的儲存電容CST’例如設置於基板SB上。詳細地說，在本實施例中，電子裝置20a可包括有儲存電極SC1’以及儲存電極SC2’，其中儲存電極SC1’與遮光層BL屬於同一層，且儲存電極SC2’與半導體層SE屬於同一層。儲存電極SC1’可例如通過貫穿緩衝層BF以及絕緣層IL2a的通孔VSL與掃描線SL電性連接，且儲存電極SC2’可例如通過貫穿緩衝層IL2a以及絕緣層IL2b的通孔VDL與資料線DL電性連接，但本揭露不以此為限。基於此，前述的儲存電極SC1’、儲存電極SC2’以及設置於儲存電極SC1’與儲存電極SC2’之間的緩衝層BF可構成儲存電容CST’。
另外，在本實施例中，導電層M1通過貫穿絕緣層IL2a、緩衝層BF以及絕緣層IL1的通孔VIA13與導電層M0電性連接。
基於此，在本實施例中，晶片CHIP通過(1)通孔V6(通孔VIA4)；(2)設置於絕緣層IL1與絕緣層IL2b之間的導電層M1（導電層M1通過另一非與通孔V6連通的通孔VIA13與導電層M0連接）；以及(3)設置於絕緣層IL2與絕緣層IL3之間的導電層M2（導電層M2通過另一非與通孔V6連通的通孔VIA23與導電層M1連接）；以及(4)設置於絕緣層IL3與絕緣層IL4之間的導電層M3（導電層M3通過另一非與通孔V6連通的通孔VIA32與導電層M2連接），而與作為接墊部的導電層M0電性連接。通過在導電層M0與晶片CHIP之間設置有導電層M1、導電層M2以及導電層M3的設計，導電層M1、導電層M2及/或導電層M3可通過不同的通孔而各自與導電層M0以及晶片CHIP電性連接以作為轉接的用途，因此，通孔V6貫穿的絕緣層的數量可相對減少，借此可降低通孔V6產生缺陷的可能性，使得本實施例的電子裝置20a的可靠度提升。
圖7為本揭露第七實施例的電子裝置的局部剖面示意圖。須說明的是，圖7的實施例可沿用圖6的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略相同技術內容的說明。
請參照圖7，本實施例的電子裝置20b與前述的電子裝置20a的主要差異在於：電子裝置20b還包括有導電層M3’，其中導電層M3’與導電層M3屬於同一層。
在本實施例中，掃描線SL可通過貫穿絕緣層IL2b與絕緣層IL3的通孔VIA3’與導電層M3’電性連接，因此，由於導電層M3’設置地較掃描線SL遠離導電層M0’，因此，可通過使掃描線SL與導電層M3’電性連接，可增加其與導電層M0’之間的距離，借此可降低掃描線SL產生的電容負載（電容負載與兩導電層之間的距離成反比），而可提升電子裝置20b的訊號傳遞品質。再者，通過使掃描線SL與導電層M3’電性連接，可增加掃描線SL的截面積，借此可降低掃描線SL產生的阻抗值（阻抗值與導電層的截面積成反比），而可提升電子裝置20b的訊號傳遞品質。
總的來說，通過使掃描線SL與導電層M3’電性連接的設計，可降低電子裝置20b的電阻電容負載，而可提升電子裝置20b的訊號傳遞品質。另外，本實施例亦使閘極G與導電層M3’電性連接，其亦可降低電子裝置20b的電阻電容負載。
值得說明的是，儘管圖式中未繪示出，本揭露的另一些實施例也可使資料線DL與導電層M3’電性連接，其亦可降低電子裝置20b的電阻電容負載。
基於此，在本實施例中，晶片CHIP通過(1)通孔V7(通孔VIA4)；(2)設置於絕緣層IL1與絕緣層IL2b之間的導電層M1（導電層M1通過另一非與通孔V7連通的通孔VIA13與導電層M0連接）；以及(3)設置於絕緣層IL2與絕緣層IL3之間的導電層M2（導電層M2通過另一非與通孔V7連通的通孔VIA23與導電層M1連接）；以及(4)設置於絕緣層IL3與絕緣層IL4之間的導電層M3（導電層M3通過另一非與通孔V7連通的通孔VIA32與導電層M2連接），而與作為接墊部的導電層M0電性連接。通過在導電層M0與晶片CHIP之間設置有導電層M1、導電層M2以及導電層M3的設計，導電層M1、導電層M2及/或導電層M3可通過不同的通孔而各自與導電層M0以及晶片CHIP電性連接以作為轉接的用途，因此，通孔V7貫穿的絕緣層的數量可相對減少，借此可降低通孔V7產生缺陷的可能性，使得本實施例的電子裝置20b的可靠度提升。
根據上述，本揭露的一些實施例在接墊部與晶片之間設置有至少一層導電層，其中所述至少一導電層可各自通過不同的至少一通孔與接墊部以及晶片電性連接而作為轉接的用途，因此，所述至少一通孔貫穿的絕緣層的數量可相對減少，借此可降低形成的通孔產生缺陷的可能性，使得本揭露的電子裝置的可靠度提升。
另外，本揭露的另一些實施例通過使掃描線與位於其上方的導電層電性連接，由於此導電層相對於掃描線更遠離例如作為接地板的導電層，因此可降低本揭露的電子裝置的電阻電容負載，而可提升本揭露的電子裝置的訊號傳遞品質。
最後應說明的是：以上各實施例僅用以說明本揭露的技術方案，而非對其限制；儘管參照前述各實施例對本揭露進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分或者全部技術特徵進行等同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本揭露各實施例技術方案的範圍。各實施例間的特徵只要不違背發明精神或相衝突，均可任意混合搭配使用。
10a、10b、10c、10d、10e、20a、20b:電子裝置
BF:緩衝層
BL:遮光層
BS:接合結構
BS1:焊料
BS2:凸塊
CHIP:晶片
CL:走線
CST、CST’:儲存電容
D:汲極
DC、DC’:驅動元件
DL:資料線
G:閘極
IL0、IL1、IL2、IL2a、IL2b、IL3、IL4:絕緣層
M0、M0’、M1、M2、M3、M3’:導電層
n:基板的俯視方向
S:源極
SB:基板
SC1、SC1’、SC2、SC2’:儲存電極
SE:半導體層
SL:掃描線
V1、V2、V3、V4、V5、V6、V7、VIA1’、VIA11、VIA12、VIA13、VIA2a、VIA2b、VIA21、VIA22、VIA23、VIA3’、VIA31、VIA32、VIA33、VIA4、VDL、VSL:通孔
圖1為本揭露第一實施例的電子裝置的局部剖面示意圖。
圖2為本揭露第二實施例的電子裝置的局部剖面示意圖。
圖3為本揭露第三實施例的電子裝置的局部剖面示意圖。
圖4為本揭露第四實施例的電子裝置的局部剖面示意圖。
圖5為本揭露第五實施例的電子裝置的局部剖面示意圖。
圖6為本揭露第六實施例的電子裝置的局部剖面示意圖。
圖7為本揭露第七實施例的電子裝置的局部剖面示意圖。
10a:電子裝置
BS:接合結構
BS1:焊料
BS2:凸塊
CHIP:晶片
CL:走線
CST:儲存電容
D:汲極
DC:驅動元件
G:閘極
IL0、IL1、IL2、IL3、IL4:絕緣層
M0、M0’、M1:導電層
n:基板的俯視方向
S:源極
SB:基板
SC1、SC2:儲存電極
SE:半導體層
V1、VIA1’、VIA11、VIA12、VIA21、VIA22、VIA31、VIA4:通孔
Claims (12)
- 一種電子裝置，包括： 基板； 第一導電層，設置於所述基板上； 第一絕緣層，設置於所述第一導電層上； 第二導電層，設置於所述第一絕緣層上，其中所述第二導電層與所述第一導電層電性連接； 第二絕緣層，設置於所述第二導電層上且具有第二通孔； 接合結構，設置於所述第二絕緣層上，其中所述接合結構通過所述第二通孔與所述第二導電層電性連接；以及 晶片，設置於所述接合結構上。
- 如請求項1所述的電子裝置，其中所述第一導電層為多層結構。
- 如請求項2所述的電子裝置，其中所述第一導電層包括銅層。
- 如請求項1所述的電子裝置，其更包括： 第三導電層，設置於所述第一絕緣層與所述第二導電層之間；以及 第三絕緣層，設置於所述第三導電層與所述第二導電層之間且具有第三通孔， 其中所述第一絕緣層具有第一通孔，所述第二導電層通過所述第三通孔與所述第三導電層電性連接，且所述第三導電層通過所述第一通孔與所述第一導電層電性連接。
- 如請求項4所述的電子裝置，其更包括半導體層，所述半導體層設置於所述第二導電層與所述第三導電層之間。
- 如請求項1所述的電子裝置，其更包括： 第三導電層，設置於所述第一絕緣層與所述第二導電層之間； 第三絕緣層，設置於所述第三導電層與所述第二導電層之間且具有第三通孔， 第四導電層，設置於所述第三絕緣層與所述第二導電層之間；以及 第四絕緣層，設置於所述第四導電層與所述第二導電層之間且具有第四通孔， 其中所述第一絕緣層具有第一通孔，所述第二導電層通過所述第四通孔與所述第四導電層電性連接，且所述第四導電層通過所述第一通孔與所述第三導電層電性連接，且所述第三導電層通過所述第一通孔與所述第一導電層電性連接。
- 如請求項6所述的電子裝置，其更包括： 半導體層，設置於所述第一絕緣層與所述第四導電層之間。
- 如請求項1所述的電子裝置，其更包括： 驅動元件，設置於所述基板上，且包括閘極、源極、汲極以及半導體層，其中所述驅動元件與所述晶片電性連接；以及 儲存電容，設置於所述基板上且與所述驅動元件的所述汲極電性連接， 其中所述半導體層的材料包括非晶矽或低溫多晶矽。
- 如請求項8所述的電子裝置，其中所述第二導電層包括多個導電圖案，其中所述閘極、所述源極、所述汲極中的至少一者為所述多個導電圖案，且所述驅動元件位於所述第一導電層與所述第二導電層之間。
- 如請求項9所述的電子裝置，其更包括： 第五導電層，在所述基板的俯視方向上設置於所述第二絕緣層與掃描線之間，其中所述掃描線與所述閘極屬於同一層， 其中所述第五導電層與所述掃描線電性連接。
- 如請求項1所述的電子裝置，其中所述晶片為電容調變元件。
- 如請求項1所述的電子裝置，其更包括： 驅動元件，其中所述驅動元件為電路晶片。
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| US202263330319P | 2022-04-13 | 2022-04-13 | |
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|---|---|
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2023
- 2023-01-03 TW TW112100071A patent/TW202341378A/zh unknown
- 2023-01-03 CN CN202310002856.1A patent/CN116913902A/zh active Pending
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| Publication number | Publication date |
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| CN116913902A (zh) | 2023-10-20 |
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