TW202334662A - 測試故障的方法及電路 - Google Patents

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Abstract

一種測試集成時鐘門控（ICG）單元的故障的電路，該電路包括：觸發器，其中該觸發器的輸入時鐘信號是該ICG單元的輸出，其中該觸發器接收該觸發器的輸出的反相作為輸入資料信號並基於該觸發器的輸出確定該ICG單元的使能網絡是否具有固定在0故障。

Description

測試故障的方法及電路
本發明涉及故障檢測技術領域，特別地涉及測試集成時鐘門控（Integrated Clock Gating，ICG）單元的故障的電路和方法，以及執行跳變故障測試的電路及方法。
數位電路可以通過測試來評估缺陷（defect）。故障模型（fault model）可用於對缺陷進行建模。測試期間的高故障覆蓋率（fault coverage）是可取的，以便可以識別高百分比的缺陷。可以使用自動測試模式生成或自動測試模式生成器（Automatic Test Pattern Generation, or Automatic Test Pattern Generator，ATPG）來執行針對數位電路的邏輯的結構化測試（Structured testing），其測試電路被建模為故障的缺陷。最常用的故障模型包括固定在0/1故障模型（stuck-at-0/1 fault model）和跳變故障模型（transition fault model）。
本發明提供測試集成時鐘門控單元的故障的電路和方法，以及執行跳變故障測試的電路及方法。
本發明提供一種測試集成時鐘門控（ICG）單元的故障的電路，該電路包括：觸發器，其中該觸發器的輸入時鐘信號是該ICG單元的輸出，其中該觸發器接收該觸發器的輸出的反相作為輸入資料信號並基於該觸發器的輸出確定該ICG單元的使能網絡是否具有固定在0故障。
本發明提供一種測試集成時鐘門控（ICG）單元的故障的方法，該方法包括：基於耦合到該ICG單元的輸出的觸發器的輸出確定該ICG單元的使能網絡是否具有固定在0故障。
本發明提供一種執行跳變故障測試的方法，該方法包括：置入第一集成時鐘門控（ICG）單元的第一使能信號；響應於置入該第一使能信號，產生第一脈衝作為第一觸發器的時鐘信號輸出；將該第一觸發器的一個或複數個輸出值與一個或複數個預期值進行比較以產生比較結果；和基於該比較結果確定是否存在跳變故障。
本發明提供一種執行跳變故障測試的電路，該電路包括：第一集成時鐘門控（ICG）單元，耦合到第一觸發器，其中該第一ICG單元被配置為接收第一使能信號；和第二ICG單元，耦合到第二觸發器，其中該第二ICG單元被配置為接收第二使能信號，其中該第一ICG單元和該第二ICG單元被單獨控制，使得該第一觸發器和該第二觸發器在不同的時間產生脈衝。
本發明實施例可完成對ICG的使能網路的故障測試及可借助ICG單元完成跳變故障測試。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬技術領域具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及申請專利範圍當中所提及的“包含”及“包括”為一開放式的用語，故應解釋成“包含但不限定於”。“大體上”或“大約”是指在可接受的誤差範圍內，所屬技術領域具有通常知識者能夠在一定誤差範圍內解決所述技術問題，基本達到所述技術效果。此外，“耦接”或“耦合”一詞在此包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦接在一第二裝置，則代表該第一裝置可直接電性連接於該第二裝置，或通過其它裝置或連接手段間接地電性連接至該第二裝置。以下所述為實施本發明的較佳方式，目的在於說明本發明的精神而非用以限定本發明的保護範圍，本發明的保護範圍當視之後附的申請專利範圍所界定者為准。
接下面的描述為本發明預期的最優實施例。這些描述用於闡述本發明的大致原則而不應用於限制本發明。本發明的保護範圍應在參考本發明的申請專利範圍的基礎上進行認定。
如上所述，可以使用電子設計自動化方法和技術（例如 ATPG）來執行邏輯的結構化測試。
常見的故障模型包括固定在0/1故障模型（stuck-at-0/1 fault model）和跳變故障模型（transition fault model）。Stuck-at-0/1故障模型是故障模仿器（fault simulator）和自動測試模式生成（ATPG）工具使用的故障模型，用於模仿電路的製造過程中網絡（net）被短路至電源或地的缺陷。對於Stuck-at-0/1故障模型，將測試值（例如，一位（bit）或複數位）輸入到電路中，讀取輸出並將輸出與一個或複數個預期值（expected value）進行比較。如果輸出值不等於預期值，則電路可能存在一個或複數個Stuck-at-0/1故障。
延遲故障模型（Delay fault model），例如跳變故障模型，可以指示當電路以所需時鐘頻率（clock rate）或更高時鐘速率運行時可能導致電路故障的缺陷。因此，這些缺陷違反了時間規範（timing specification）。可以通過對門電路（gate）的輸入或輸出的延遲有影響的缺陷進行建模來建模延遲故障。
對於許多電路而說，一個電路中所有網絡的故障覆蓋率通常是不完全的（complete）（即，不是 100% 可測試的）。然而，一些網絡比其他網絡更重要，並且可能受益於高故障覆蓋率或完全故障覆蓋率。然而，ATPG 等電子設計自動化方法和技術無法為許多電路提供覆蓋，這些電路包括具有集成時鐘門控（ICG）單元的電路。雖然故障診斷是矽到生產流程（silicon to production flow）的重要部分，但診斷能力通常僅限於Q到D路徑中的故障，而時鐘路徑中的故障被認為是“隱含地被檢測”，或者為更糟的情況，即被忽略。
發明人已經認識到並且理解，可以通過配置為允許對ICG進行更完全的故障測試的技術和電路來改善這樣的系統和操作的性能，例如通過對ICG的使能網絡（enable nets）進行故障測試。發明人還認識到並意識到ICG可在跳變故障測試中使用。特別是，ICG 可以用來降低跳變故障測試中的捕獲功率（capture power），並且可以通過減少測試跳變時間（transition timing）所需的脈衝數量來提高測試效率。
圖1是結構化測試工具（例如ATPG）未能檢測到缺陷的示例性電路100的圖。電路100包括ICG 110和觸發器120。ICG 110接收包括使能信號EN 102和時鐘信號CK 104的輸入。ICG 110還可以包括測試使能信號TE 106，使得當TE 106置入（asserted）時，電路可以在測試模式下工作。ICG 110提供輸出信號Q 108。觸發器120接收包括資料信號D 122、時鐘信號CK 128、SI 124和SE 126的輸入。觸發器還提供輸出信號Q 129。根據一些實施例，觸發器120是D型觸發器。
圖1中的電路不是完全可測試的。ATPG 等電子設計自動化方法和技術無法針對每個故障測試每個網絡。具體而言，在電路100的例子中，ATPG可以測試圖1的所有網絡的Stuck-at-1故障。ATPG 還可以測試除 ICG 110 的 網絡EN 102之外的所有網絡的Stuck-at-0故障。由於無法測試 ICG 110 的使能網絡的Stuck-at-0故障，ATPG 將這些故障標記為“可能被檢測到”，並認為Stuck-at-0故障覆蓋率為 50%，這是由ATPG確定的理論概率。因此，當測試兩個故障（即，Stuck-at-0故障和Stuck-at-1故障）時，結構化測試工具標記檢測到2 個故障中的1.5個，並且確定故障覆蓋率為75%。
關於跳變故障測試，ATPG可以檢測ICG 110的輸入使能信號EN 102的上升跳變過慢（slow-to-rise）故障但不能檢測下降跳變過慢（slow-to-fall）故障。因此，電路 100 的跳變故障覆蓋率為 50%。
即使使用基於掃描的測試（scan based testing），在該方法中，工具（例如，ATPG 工具）初始化觸發器以允許觸發器充當激勵（stimulus）和觀測點（observation point），電路 100 也無法被完全測試，並且輸入使能信號的可測試性仍然不完全（即，少於 100% 或大體上不完全）。
如本文所述，可以將附加電路200添加到電路100以提供更高的故障覆蓋率或完全的故障覆蓋率。例如，圖2示出了具有示例性附加電路200的圖1的示例性電路100。
根據一些實施例，附加電路包括觀測觸發器210。觀測觸發器210可以接收諸如資料信號（D）212、SI 214、SE 216和時鐘信號CK 218的輸入。觀測觸發器210被配置為輸出信號Q 219。根據一些實施例，附加電路還可以包括反相器，例如非門（NOT gate）220。非門220可以被配置為接收輸出信號Q 219作為輸入並將輸出信號Q 219的值進行反相以將反相後的信號作為資料信號輸入D 212以輸入到觀測觸發器210。
在一些實施例中，觀測觸發器210接收ICG 110的輸出Q信號作為觀測觸發器210的輸入時鐘信號CK 218。在一些實施例中，觀測觸發器210接收觸發器210的輸出Q信號的反相信號作為輸入資料信號D。在一些示例中，可以使用反相電路（例如，非門220）來執行反相操作。觀測觸發器210對電路100的時序沒有影響。
如果ICG的輸出Q 118固定在0，觸發器的輸出Q 219處的值將保持相同的值。在使能信號EN 112沒有固定在0的情況下，觸發器210的輸出將自身反相。這可用於確保 ICG 110 產生脈衝。
在一些實施例中，可以利用ICG來降低跳變故障測試中的捕獲功率。跳變延遲是特定節點上的延遲，該延遲導致電路在可接受的時間段內不會產生預期的結果。為了驗證電路可以在其設計的速度（例如，電路運行的最大速度或稍低速度）下運行，可以將跳變故障建模為跳變延遲故障模型並執行測試。常見的跳變延遲故障模型，例如下降跳變過慢和上升跳變過慢，用於對在運行速度（例如，電路運行的最大速度，設計速度為操作等）下從低信號到高信號或從高信號到低信號的跳變的效應將不會在所需的時間段內傳播到輸出或掃描觸發器的故障進行建模。可以通過多種方式測試此類跳變故障，這些方式包括“launch on capture”和“launch on shift”方法。
圖3是可以測試跳變故障的示例性電路300的圖。電路300包括具有輸入信號350、360和輸出信號370的與門（AND gate）310。觸發器320接收包括資料信號D 321、時鐘信號CK 324、SI 322和SE 323的輸入。觸發器320還輸出一個輸出信號Q 325。觸發器330和340類似地分別接收輸入資料信號D 331和D 341、時鐘信號CK 334、CK 344、SI 332和SI 342以及SE 333和SE 343，並分別輸出信號Q 335和Q 345。
在考慮“launch on capture”方法時，預計至少所有“相關的”觸發器都會產生脈衝。例如，在對與門的輸入或輸出進行下降跳變過慢故障測試的情況下，觸發器320、330和340中的每一個在兩個捕獲週期期間脈衝兩次，由輸入時鐘信號 CK 324、CK 334 和 CK 344 的“P，P”表示，總共產生6個脈衝。
在圖3的例子中，當施加第一脈衝時，開始跳變。在下一個脈衝中，觀測值被捕獲。然後將觸發器的邏輯值從觸發器中串列地移出並進行分析。如果邏輯值不等於預期值，則可能表示跳變錯誤。
圖4是圖3的一些實施例的示例性電路圖，具有被配置為降低跳變故障測試中的捕獲功率的附加電路。可以在每個觸發器之前添加 ICG 來控制時鐘信號，以便在不使用信號時將相應信號移除。例如，在圖 4 中，添加ICG 410、420和430以分別控制觸發器320、330和340的時鐘信號CK 324、CK 334和CK 344。 ICG 410、420和430可以分別接收包括時鐘信號CK 411、CK 421和CK 423以及使能信號EN 412、EN 422和EN 423的輸入信號。ICG（例如，410、420和430）還可以包括測試使能（TE）信號（例如，TE 413、TE 423和TE 433），使得當TE置入時，電路可以在測試模式下運行。
由於可以使用每個 ICG 的使能信號單獨控制 ICG 以產生脈衝， 由此2個週期後觸發器中的6個脈衝（即3個觸發器中的每個產生2個脈衝）可以減少到僅2個，這反過來可能降低捕獲模式下浪費的測試功率。這種測試功率稱為捕獲功率，捕獲功率是全速掃描測試（at-speed scan testing）中的一個問題。
根據一些實施例，觸發器可以被分組在不同的ICG下。例如，具有最大扇入（maximum fan in）的觸發器可被選擇以用作啟用第二脈衝的觸發器。可以選擇具有最大扇出（maximum fan out）的觸發器作為控制觸發器。休眠觸發器（Dorman flip flop）是具有的影響最小的觸發器，其中變量對布爾函數（Boolean function）的影響為改變變量值對改變函數值的概率（probability）。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域具有通常知識者，在不脫離本發明的精神和範圍內，當可做些許的更動與潤飾，因此本發明的保護範圍當視申請專利範圍所界定者為准。
100,300:電路 110,410,420,430:集成時鐘門控單元 104,128,218,324,334,344,411,421,431:時鐘信號 102,112,412,422,432:使能信號 106,116,413,423,433:測試使能信號 108,118,129,219,325,335,370:輸出信號 122,212,321,331,341,345:資料信號 124,214,322,332,342:SI 126,216,323,333,343:SE 120,210,320,330,340:觸發器 220:非門 200:附加電路 350,360:輸入信號 310:與門
圖1是結構化測試工具（例如ATPG）未能檢測到缺陷的示例性電路100的圖。 圖2示出了具有示例性附加電路200的圖1的示例性電路100。 圖3是可以測試跳變故障的示例性電路300的圖。 圖4是圖3的一些實施例的示例性電路圖，具有被配置為降低跳變故障測試中的捕獲功率的附加電路。
100:電路
110:集成時鐘門控單元
128,218:時鐘信號
112:使能信號
116:測試使能信號
118,129,219:輸出信號
122,212:資料信號
124,214:SI
126,216:SE
120,210:觸發器
220:非門
200:附加電路

Claims (15)

  1. 一種測試集成時鐘門控單元的故障的電路，該電路包括： 觸發器，其中該觸發器的輸入時鐘信號是該集成時鐘門控單元的輸出，其中該觸發器接收該觸發器的輸出的反相作為輸入資料信號並基於該觸發器的輸出確定該集成時鐘門控單元的使能網絡是否具有固定在0故障。
  2. 如請求項1所述的電路，其中該反相由非門執行。
  3. 如請求項1所述的電路，其中該觸發器對接收該集成時鐘門控單元的輸出的另一組件沒有時序影響。
  4. 如請求項1所述的電路，其中該觸發器的不變輸出指示該集成時鐘門控單元的使能輸入處的固定在0故障。
  5. 如請求項1所述的電路，其中該觸發器的變化輸出指示該集成時鐘門控單元的使能輸入處的非固定在0故障。
  6. 一種測試集成時鐘門控單元的故障的方法，該方法包括： 基於耦合到該集成時鐘門控單元的輸出的觸發器的輸出確定該集成時鐘門控單元的使能網絡是否具有固定在0故障。
  7. 如請求項6所述的方法，其中確定該集成時鐘門控單元的使能網絡是否具有固定在0故障包括確定該觸發器的輸出是否呈現脈衝。
  8. 如請求項6所述的方法，其中該觸發器的輸入時鐘信號是該集成時鐘門控單元的輸出。
  9. 如請求項6所述的方法，其中該觸發器接收該觸發器的輸出的反相作為輸入資料信號。
  10. 一種執行跳變故障測試的方法，該方法包括： 置入第一集成時鐘門控單元的第一使能信號； 響應於置入該第一使能信號，產生第一脈衝作為第一觸發器的時鐘信號輸出； 將該第一觸發器的一個或複數個輸出值與一個或複數個預期值進行比較以產生比較結果；和 基於該比較結果確定是否存在跳變故障。
  11. 如請求項10所述的方法，還包括： 置入第二集成時鐘門控單元的第二使能信號；和 響應於置入該第二使能信號，產生第二脈衝作為第二觸發器的時鐘信號輸出，其中該第二觸發器耦合到該第一觸發器。
  12. 如請求項11所述的方法，其中該第一觸發器的時鐘信號輸入耦合到該第一集成時鐘門控單元的輸出。
  13. 如請求項12所述的方法，其中該第二觸發器的時鐘信號輸入耦合到該第二集成時鐘門控單元的輸出。
  14. 一種執行跳變故障測試的電路，該電路包括： 第一集成時鐘門控單元，耦合到第一觸發器，其中該第一集成時鐘門控單元被配置為接收第一使能信號；和 第二集成時鐘門控單元，耦合到第二觸發器，其中該第二集成時鐘門控單元被配置為接收第二使能信號； 其中該第一集成時鐘門控單元和該第二集成時鐘門控單元被單獨控制，使得該第一觸發器和該第二觸發器在不同的時間產生脈衝。
  15. 如請求項14所述的電路，其中該第一觸發器被配置為響應於該第一使能信號的置入而產生脈衝，並且其中該第二觸發器被配置為響應於該第二使能信號的置入而產生脈衝。
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