TW202332005A - 三色3d dram堆疊與製造方法 - Google Patents

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Abstract

敘述使用3色處理降低3D DRAM裝置中的晶圓彎曲的方法。複數個膜堆疊形成在基板表面上，每個膜堆疊包括兩個經摻雜SiGe層及一經摻雜矽層，兩個經摻雜SiGe層具有不同的摻雜劑數量及/或Si:Ge比例。也敘述3D DRAM裝置。

Description

三色3D　DRAM堆疊與製造方法
本發明的實施例大體上關於3D DRAM堆疊及形成3D DRAM裝置的方法。尤其，本發明的實施例關於使用3色處理形成3D DRAM裝置的方法。
在半導體製造產業中有著對於增加記憶體裝置的位元密度的關注。一種製造3D DRAM裝置的方法涉及磊晶成長多層堆疊，多層堆疊包含一磊晶矽通道層及兩個或更多個犧牲磊晶層。後續處理步驟要求犧牲層的凹陷以形成存取閘極與電容器。
為了擴展3D DRAM的密度超過10 nm節點，矽通道與犧牲層的堆疊的數目需要被增加至大於100，其會造成400個磊晶層。增加層數目的一種問題是當堆疊增加至大於150 µm時的晶圓彎曲。相信是在矽通道/犧牲層堆疊中的晶格失配誘發應力造成此晶圓彎曲。通常，大於150 µm的晶圓彎曲會妨礙諸如微影術的後續處理被精確地執行。
在裝置形成期間，犧牲層相對於矽通道被選擇性蝕刻。經設計以降低晶圓彎曲的習知地加工層堆疊造成蝕刻選擇性的減少。
當前技術水平的處理需要在晶圓的背側處的應力緩和膜的額外沉積以對抗晶圓彎曲。由於當頂部堆疊被蝕刻時或在熱處理期間的彎曲再發生，此僅部分地緩和晶圓彎曲問題。此外，移除背側膜增加處理複雜度及成本。
因此，有著對於具有減少的晶圓彎曲及/或改善的蝕刻選擇性的3D DRAM裝置及形成3D DRAM裝置的方法的需求。
本發明的一或多個實施例關於降低3D DRAM裝置中晶圓彎曲的方法。複數個膜堆疊形成在基板表面上。每個膜堆疊包含第一經摻雜SiGe層、第二經摻雜SiGe層及經摻雜矽層。第一經摻雜SiGe層具有實驗式Si 1-xGe x，其中x在＞0至0.5的範圍中。第二經摻雜SiGe層在第一經摻雜SiGe層上及具有實驗式Si 1-yGe y，其中y在＞0至0.5的範圍中。經摻雜矽層在第二經摻雜SiGe層上。第一經摻雜SiGe層與第二經摻雜SiGe層具有不同的摻雜數量或不同的Si:Ge比例的一者或多者。
本發明的額外實施例關於製造3D DRAM裝置的方法。至少100個膜堆疊形成在基板表面上。每個膜堆疊包含第一經摻雜SiGe層、第二經摻雜SiGe層及經摻雜矽層。第一經摻雜SiGe層具有實驗式Si 1-xGe x，其中x在＞0至0.5的範圍中。第二經摻雜SiGe層在第一經摻雜SiGe層上及具有實驗式Si 1-yGe y，其中y在＞0至0.5的範圍中。第一經摻雜SiGe層與第二經摻雜SiGe層具有不同的摻雜數量或不同的Si:Ge比例的一者或多者。經摻雜矽層在第二經摻雜SiGe層上。一通道被形成穿過膜堆疊至基板。第一經摻雜SiGe層或第二經摻雜SiGe層的一者或多者透過此通道被選擇性移除。
本發明的進一步實施例關於製造具有降低的晶圓彎曲的3D DRAM裝置的方法。至少100個膜堆疊形成在基板表面上。每個膜堆疊包含磊晶成長的第一經摻雜SiGe層、磊晶成長的第二經摻雜SiGe層及磊晶成長的經摻雜矽層。磊晶成長的第一經摻雜SiGe層具有實驗式Si 1-xGe x，其中x在＞0至0.5的範圍中。磊晶成長的第二經摻雜SiGe層在第一經摻雜SiGe層上及具有實驗式Si 1-yGe y，其中y在＞0至0.5的範圍中。第一經摻雜SiGe層與第二經摻雜SiGe層具有不同的摻雜數量或不同的Si:Ge比例的一者或多者。磊晶成長的經摻雜矽層在第二經摻雜SiGe層上。第一經摻雜SiGe層、第二經摻雜SiGe層及經摻雜矽層獨立地包含選自碳或硼的摻雜劑於0.5-2.5%的範圍中。第二經摻雜SiGe層的應力相較於第一經摻雜SiGe層的應力為更伸張的，及第一經摻雜SiGe層的應力相較於Si層的應力為更伸張的。當使用鹵化物系蝕刻劑時，第一經摻雜SiGe層、第二經摻雜SiGe層及經摻雜矽層的每一者具有相對於其他層的蝕刻選擇性大於200:1。一通道藉由微影術被形成穿過所有的堆疊至基板表面。第一經摻雜SiGe層或第二經摻雜SiGe層的一者或多者透過此通道從所有的膜堆疊被選擇性蝕刻。
在說明本發明的數個範例實施例之前，將理解到本發明並不侷限於在之後說明書中所述的架構或處理步驟的細節。本發明能夠是其他實施例且以各種方式實行或執行。
在本說明書與隨附申請專利範圍中使用時，用語「基板」指稱在其上進行處理的表面或表面的部分。除非上下文另外清楚地指明，本領域的通常知識者也將理解到關於基板也可僅指稱基板的一部分。此外，關於在基板上的沉積可意指裸基板與具有沉積或形成在其上的一或多個膜或特徵的基板兩者。
在此所使用的「基板」指稱在製造處理期間於其上執行膜處理的任何基板或形成在基板上的材料表面。例如，其上可執行處理的基板表面包括材料，諸如矽、氧化矽、應變矽、絕緣體上矽(SOI)、碳摻雜矽氧化物、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石、及任何其他材料，諸如金屬、金屬氮化物、金屬合金、及其他導電材料，取決於應用。基板不受限地包括半導體晶圓。基板可暴露至預處理製程以拋光、蝕刻、還原、氧化、羥基化、退火、UV固化、電子束固化及/或烘烤基板表面。除了直接在基板本身表面上的膜處理之外，在本發明中，所揭示的任何的膜處理步驟也可執行在形成在基板上的下方層之上，如之後更詳細說明的，及用語「基板表面」意於包括上下文所指示的此下方層。因此，例如，在膜/層或部分的膜/層已被沉積至基板表面上處，新沉積的膜/層的暴露表面成為基板表面用於進一步處理。
根據一或多個實施例，關於一膜或膜的一層之用語「之上」包括直接在例如基板表面之表面上的此膜或層，及在此膜或層及例如基板表面的此表面之間有著一或多個下方層。因此，在一或多個實施例中，片語「在基板表面之上」意於包括一或多個下方層。在其他實施例中，片語「直接在……之上」指稱與例如基板表面的表面接觸的層或膜，而沒有中介層。因此，片語「直接在基板表面之上」指稱層與基板表面直接接觸而沒有在其間的層。
本發明的一或多個實施例有利地提供用於形成具有減少的或中和的彎曲的膜堆疊之3D DRAM裝置的3色方法。以此方式使用時，3色處理意指有著被使用的三種蝕刻選擇性材料。一些實施例有利地提供3D DRAM膜堆疊，其包含磊晶矽(Si)與矽鍺(SiGe)，帶有減少的或中和的彎曲。一些實施例使用碳(C)或硼(B)摻雜而有利地提供具有減少的彎曲之磊晶Si/SiGe堆疊。
參照第1至3圖，本發明的一或多個實施例關於使用3色處理降低3D DRAM裝置100中的晶圓彎曲的方法。複數個膜堆疊120形成在具有基板表面112的基板100之上。膜堆疊120也可稱為3色堆疊。第1圖中所繪示的實施例顯示五個膜堆疊120(包括膜堆疊120a、120b)。通常知識者將認知到此僅為代表圖且可以有著更多或更少的膜堆疊120。在一些實施例中，有著大於50、100、150或200個膜堆疊120。
至少一些的膜堆疊120或膜堆疊120的每一者包含第一經摻雜SiGe層122、第二經摻雜SiGe層124及經摻雜矽層126。通常知識者將認知到在第一堆疊120a中的第一經摻雜SiGe層122形成在基板表面112之上或直接形成在基板表面112之上。後續膜堆疊120b的第一經摻雜SiGe層122形成在先前膜堆疊120a的經摻雜矽層126的表面127之上，或直接形成在先前膜堆疊120a的經摻雜矽層126的表面127之上。
第一經摻雜SiGe層122具有實驗式Si 1-xGe x。在一些實施例中，x在大於0 (＞0)至0.5的範圍中。在一些實施例中，x在大於0至0.4的範圍中，或在大於0至0.3的範圍中，或在大於0至0.2的範圍中。在一些實施例中，x在0.05、0.1、0.15、0.2或0.25至0.5的範圍中。
第一經摻雜SiGe層122包含具有濃度在0.5原子%至2.5原子%的範圍中的摻雜劑。在一些實施例中，第一經摻雜SiGe層122具有摻雜劑濃度在0.5、0.6、0.7、0.8、0.9、1.0、1.1、1.2、1.3、1.4或1.5原子%至2.5原子%的範圍中。在一些實施例中，第一經摻雜SiGe層122具有摻雜劑濃度在0.5原子%至1.5、1.6、1.7、1.8、1.9、2.0、2.1、2.2、2.3、2.4或2.5原子%的範圍中。
第二經摻雜SiGe層124具有實驗式Si 1-yGe y。在一些實施例中，y在大於0至0.5的範圍中。在一些實施例中，y在大於0至0.4的範圍中，或在大於0至0.3的範圍中，或在大於0至0.2的範圍中。在一些實施例中，x在0.05、0.1、0.15、0.2或0.25至0.5的範圍中。在一些實施例中，來自第一經摻雜層122的x與第二經摻雜層124的y的差異大於或等於0.1、0.2、0.3、0.4或0.5。在一些實施例中，x大於y。在一些實施例中，y大於x。
第二經摻雜SiGe層124包含具有濃度在0.5原子%至2.5原子%的範圍中的摻雜劑。在一些實施例中，第二經摻雜SiGe層124具有摻雜劑濃度在0.5、0.6、0.7、0.8、0.9、1.0、1.1、1.2、1.3、1.4或1.5原子%至2.5原子%的範圍中。在一些實施例中，第二經摻雜SiGe層124具有摻雜劑濃度在0.5原子%至1.5、1.6、1.7、1.8、1.9、2.0、2.1、2.2、2.3、2.4或2.5原子%的範圍中。
經摻雜矽層126包含具有濃度在0.5原子%至2.5原子%的範圍中的摻雜劑。在一些實施例中，經摻雜矽層126具有摻雜劑濃度在0.5、0.6、0.7、0.8、0.9、1.0、1.1、1.2、1.3、1.4或1.5原子%至2.5原子%的範圍中。在一些實施例中，經摻雜矽層126具有摻雜劑濃度在0.5原子%至1.5、1.6、1.7、1.8、1.9、2.0、2.1、2.2、2.3、2.4或2.5原子%的範圍中。
在第一經摻雜SiGe層122、第二經摻雜SiGe層124或經摻雜矽層126的任一者中的摻雜劑可為通常知識者所知的任何合適摻雜劑。在一些實施例中，摻雜劑包含III-V族元素。在一些實施例中，摻雜劑包含碳或硼的一者或多者。在一些實施例中，摻雜劑基本上由碳或硼的一者或多者所組成。以此方式使用時，用語「基本上由……所組成」意指主題成分的組成是大於或等於所敘明材料的95%、98%、99%或99.5%。例如，基本上由碳及/或硼所組成的摻雜劑意指在所有的摻雜劑原子中的大於或等於95%是碳或硼。在一些實施例中，摻雜劑包含碳或基本上由碳所組成。在一些實施例中，摻雜劑包含硼或基本上由硼所組成。
在一些實施例中，第一經摻雜SiGe層與第二經摻雜SiGe層獨立地包含在0.5-2.5%的範圍中的摻雜劑。在一些實施例中，第一經摻雜SiGe層、第二經摻雜SiGe層及經摻雜矽層獨立地包含在0.5-2.5%的範圍中的摻雜劑。摻雜劑在不同的層中可為相同的或不同的。
在一些實施例中，第一經摻雜SiGe層122的x與第二經摻雜SiGe層124的y可為相同的或彼此在0.1之內及在第一經摻雜SiGe層122與第二經摻雜SiGe層124的每一者中的摻雜劑濃度的差異大於或等於0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9或1.0原子百分率。
所敘述的各種層可藉由通常知識者所知的任何合適技術來形成。例如，此等膜的一者或多者可藉由磊晶成長、化學氣相沉積、原子層沉積、物理氣相沉積、離子佈植、等等來形成。在一些實施例中，第一經摻雜SiGe層122、第二經摻雜SiGe層124及經摻雜矽層126的每一者被磊晶地成長。在一些實施例中，第一經摻雜SiGe層122、第二經摻雜SiGe層124及經摻雜矽層126的每一者獨立地在500 °C至800 °C的範圍中的溫度下成長。
膜堆疊120的應力藉由經摻雜層來調整。在一些實施例中，第二經摻雜SiGe層124的應力相較於第一經摻雜SiGe層122的應力更加伸張。膜堆疊120的應力藉由經摻雜層來調整。在一些實施例中，第二經摻雜SiGe層124的應力相較於第一經摻雜SiGe層122的應力更加伸張，及第一經摻雜SiGe層122的應力相較於經摻雜矽層126的應力更加伸張。在一些實施例中，第一經摻雜SiGe層122與第二經摻雜SiGe層124的應力相較於經摻雜矽層126的應力更加伸張。
在一些實施例中，在100個膜堆疊120的形成之後，晶圓的整體彎曲是中和的。在一些實施例中，在125、150、175或200個膜堆疊120的形成之後，晶圓的整體彎曲是中和的。以此方式使用時，用語「中和的」意指跨越晶圓表面有著小於或等於150 µm、125 µm、100 µm、75 µm、50 µm或25 µm的彎曲。一些實施例提供在受控方式下的摻雜磊晶膜的方法，以造成對於製造5 µm DRAM堆疊或可能更大的堆疊之1 µm高的堆疊之降低的晶圓彎曲為~30 µm。
在圖示中所繪示的3色處理中，第一經摻雜SiGe層122與第二經摻雜SiGe層124是彼此不同的在於使得相對於彼此的兩種蝕刻選擇性的方式。在一些實施例中，第一經摻雜SiGe層122與第二經摻雜SiGe層124具有類似的Si:Ge比例，帶有不同的摻雜程度。在一些實施例中，第一經摻雜SiGe層122與第二經摻雜SiGe層124具有類似的摻雜程度及不同的Si:Ge比例。換言之，在一些實施例中，第一經摻雜SiGe層122與第二經摻雜SiGe層124具有不同的摻雜數量或不同的Si:Ge比例的一者或多者。
第一經摻雜SiGe層122、第二經摻雜SiGe層124及經摻雜矽層126相對於彼此為蝕刻選擇性。在一些實施例中，當使用鹵化物系蝕刻劑(例如，1% HF、NF 3電漿)時，第一經摻雜SiGe層122與經摻雜矽層126具有大於200:1的蝕刻選擇性。鹵化物系蝕刻劑包括溼式或氣相蝕刻劑。在一些實施例中，鹵化物系蝕刻劑是包含氟原子的氣相蝕刻劑。在一些實施例中，當使用鹵化物系蝕刻劑時，第二經摻雜SiGe層124與經摻雜矽層126具有大於200:1的蝕刻選擇性。在一些實施例中，當使用鹵化物系蝕刻劑時，第一經摻雜SiGe層122與第二經摻雜SiGe層124具有大於200:1的蝕刻選擇性。在一些實施例中，當使用鹵化物系蝕刻劑時，第一經摻雜SiGe層122、第二經摻雜SiGe層124及經摻雜矽層126的每一者具有相對於其他層的大於200:1的蝕刻選擇性。
儘管實施例與繪圖論述3色方法，通常知識者將認知到經摻雜Si與經摻雜SiGe層可被佈置以提供4色或更多色系統。藉由不同的摻雜劑數量或不同的Si:Ge比例的一者或多者，額外的顏色(SiGe層)相較於第一經摻雜SiGe層122、第二經摻雜SiGe層124及經摻雜矽層126有蝕刻選擇性。
第2與3圖繪示在區域II的第1圖的3D DRAM裝置100的一部分。在本方法的一些實施例中進一步包含藉由微影術形成穿過所有的膜堆疊120至基板表面112(或進入基板110一距離)的通道140。通常知識者將理解到如何使用微影術以形成通道140。在通道140的形成之後，第一經摻雜SiGe層122或第二經摻雜SiGe層124的一者或多者透過通道140從膜堆疊120被選擇性蝕刻。第3圖顯示第一經摻雜SiGe層122被移除，留下第二經摻雜SiGe層124及經摻雜矽層126。通常知識者將理解到第二經摻雜SiGe層124可透過通道140被移除，同時留下第一經摻雜SiGe層122及經摻雜矽層126。
貫穿本說明書之參照「一個實施例」、「一些實施例」、「一或多個實施例」、或「一實施例」意指關於此實施例所述的特定特徵、結構、材料、或特性被包括在本發明的至少一實施例中。因此，在貫穿本說明書的各種地方出現諸如「在一或多個實施例中」、「在一些實施例中」、「在一個實施例中」、或「在一實施例中」的片語並不必然指稱本發明的相同實施例。再者，特定特徵、結構、材料或特性可以任何合適方式結合在一或多個實施例中。
雖然在此已參照特定實施例說明本發明，本領域的通常知識者將理解到所述實施例僅為本發明的原理與應用的例示。在不背離本發明的精神與範疇下，可對本發明的方法與設備進行各種修改與變動，對於本領域的通常知識者是顯而易見。因此，本發明可包括在隨附申請專利範圍及其等效物的範疇內的修改與變動。
100:3D DRAM裝置 110:基板 112:基板表面 120:膜堆疊 120a:膜堆疊 120b:膜堆疊 122:第一經摻雜SiGe層 124:第二經摻雜SiGe層 126:經摻雜矽層 127:表面 140:通道 II:區域
藉由參照其中的一些實施例繪示在隨附圖式中的實施例，可獲得簡短總結於上之本發明的更具體的說明，使得本發明的特徵藉此可被更詳細地理解。然而，將注意到隨附圖式僅繪示本發明的典型實施例且因此不被當作限制其範疇，由於本發明可允許其他等效實施例。本文所述的實施例被說明以作為實例且不侷限於隨附圖式中的圖示，在隨附圖式中的相同元件符號指示類似元件。
第1圖顯示根據本發明的一或多個實施例之藉由3色處理的在形成期間之3D DRAM裝置的圖解代表圖；
第2圖顯示在穿過膜堆疊的通道的形成之後的第1圖的區域II的放大視圖；及
第3圖顯示在選擇性移除3色處理的多層中的一者之後的第2圖的放大視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
110:基板
122:第一經摻雜SiGe層
124:第二經摻雜SiGe層
126:經摻雜矽層
140:通道
II:區域

Claims (20)

  1. 一種降低3D DRAM裝置中晶圓彎曲的方法，該方法包含以下步驟： 在一基板表面上形成複數個膜堆疊，該等膜堆疊的每一者包含： 一第一經摻雜SiGe層，具有一實驗式Si 1-xGe x，其中x在＞0至0.5的範圍中； 一第二經摻雜SiGe層，在該第一經摻雜SiGe層上，該第二經摻雜SiGe層具有一實驗式Si 1-yGe y，其中y在＞0至0.5的範圍中；及 一經摻雜矽層，在該第二經摻雜SiGe層上， 其中該第一經摻雜SiGe層與該第二經摻雜SiGe層具有不同的摻雜數量或不同的Si:Ge比例中的一者或多者。
  2. 如請求項1所述之方法，其中該第一經摻雜SiGe層包含在0.5-2.5%的範圍中的一摻雜劑。
  3. 如請求項2所述之方法，其中該摻雜劑是一III-V族元素。
  4. 如請求項3所述之方法，其中該摻雜劑是碳或硼的一者或多者。
  5. 如請求項1所述之方法，其中該第二經摻雜SiGe層包含在0.5-2.5%的範圍中的一摻雜劑。
  6. 如請求項5所述之方法，其中該摻雜劑是一III-V族元素。
  7. 如請求項6所述之方法，其中該摻雜劑是碳或硼的一者或多者。
  8. 如請求項1所述之方法，其中該經摻雜矽層包含在0.5-2.5%的範圍中的一摻雜劑。
  9. 如請求項1所述之方法，其中該第一經摻雜SiGe層、該第二經摻雜SiGe層及該經摻雜矽層的每一者被磊晶地成長。
  10. 如請求項9所述之方法，其中該第一經摻雜SiGe層、該第二經摻雜SiGe層及該經摻雜矽層的每一者在500 °C至800 °C的範圍中的溫度下被獨立地成長。
  11. 如請求項1所述之方法，其中該第二經摻雜SiGe層的一應力相較於該第一經摻雜SiGe層的一應力是更伸張的，及該第一經摻雜SiGe層的該應力相較於該經摻雜矽層的一應力是更伸張的。
  12. 如請求項1所述之方法，其中當有著100個膜堆疊時，該晶圓彎曲小於150 µm的一數量。
  13. 如請求項1所述之方法，其中當使用鹵化物系蝕刻劑時，該第一經摻雜SiGe層、該第二經摻雜SiGe層及該經摻雜矽層的每一者具有相對於其他層的一蝕刻選擇性大於200:1。
  14. 如請求項1所述之方法，進一步包含以下步驟：藉由微影術形成穿過所有的該等堆疊至該基板表面的一通道；及透過該通道從所有的該等膜堆疊選擇性蝕刻該第一經摻雜SiGe層或該第二經摻雜SiGe層的一者或多者。
  15. 一種製造一3D DRAM裝置的方法，該方法包含以下步驟： 在一基板表面上形成至少100個膜堆疊，該等膜堆疊的每一者包含： 一第一經摻雜SiGe層，具有一實驗式Si 1-xGe x，其中x在＞0至0.5的範圍中； 一第二經摻雜SiGe層，在該第一經摻雜SiGe層上，該第二經摻雜SiGe層具有一實驗式Si 1-yGe y，其中y在＞0至0.5的範圍中，該第一經摻雜SiGe層與該第二經摻雜SiGe層具有不同的摻雜數量或不同的Si:Ge比例中的一者或多者； 一經摻雜矽層，在該第二經摻雜SiGe層上；及 形成一通道，該通道穿過該等膜堆疊至該基板；及 透過該通道選擇性移除該第一經摻雜SiGe層或該第二經摻雜SiGe層的一者或多者。
  16. 如請求項15所述之方法，其中該第一經摻雜SiGe層、該第二經摻雜SiGe層及該經摻雜矽層獨立地包含在0.5-2.5%的範圍中的一摻雜劑。
  17. 如請求項15所述之方法，該第一經摻雜SiGe層、該第二經摻雜SiGe層及該經摻雜矽層的每一者被磊晶地成長。
  18. 如請求項15所述之方法，其中該第二經摻雜SiGe層的一應力相較於該第一經摻雜SiGe層的一應力是更伸張的，及該第一經摻雜SiGe層的該應力相較於該經摻雜矽層的一應力是更伸張的。
  19. 如請求項1所述之方法，其中當有著100個膜堆疊時，該晶圓彎曲小於150 µm的一數量。
  20. 一種製造具有降低的晶圓彎曲的一3D DRAM裝置的方法，該方法包含以下步驟： 在一基板表面上形成至少100個膜堆疊，該等膜堆疊的每一者包含： 磊晶成長的一第一經摻雜SiGe層，具有一實驗式Si 1-xGe x，其中x在＞0至0.5的範圍中； 磊晶成長的一第二經摻雜SiGe層，在該第一經摻雜SiGe層上，該第二經摻雜SiGe層具有一實驗式Si 1-yGe y，其中y在＞0至0.5的範圍中，該第一經摻雜SiGe層與該第二經摻雜SiGe層具有不同的摻雜數量或不同的Si:Ge比例中的一者或多者； 磊晶成長的一經摻雜矽層，在該第二經摻雜SiGe層上， 其中該第一經摻雜SiGe層、該第二經摻雜SiGe層及該經摻雜矽層獨立地包含在0.5-2.5%的範圍中選自碳或硼的一摻雜劑， 其中該第二經摻雜SiGe層的一應力相較於該第一經摻雜SiGe層的一應力是更伸張的，及該第一經摻雜SiGe層的該應力相較於該Si層的一應力是更伸張的，及 其中當使用鹵化物系蝕刻劑時，該第一經摻雜SiGe層、該第二經摻雜SiGe層及該經摻雜矽層的每一者具有相對於其他層的一蝕刻選擇性大於200:1； 藉由微影術形成一通道，該通道穿過所有的該等堆疊至該基板表面；及 透過該通道從所有的該等膜堆疊選擇性蝕刻該第一經摻雜SiGe層或該第二經摻雜SiGe層的一者或多者。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6656809B2 (en) 2002-01-15 2003-12-02 International Business Machines Corporation Method to fabricate SiGe HBTs with controlled current gain and improved breakdown voltage characteristics
US20080242032A1 (en) 2007-03-29 2008-10-02 Texas Instruments Incorporated Carbon-Doped Epitaxial SiGe
US8440547B2 (en) 2009-02-09 2013-05-14 International Business Machines Corporation Method and structure for PMOS devices with high K metal gate integration and SiGe channel engineering
CN103681338B (zh) 2012-09-18 2016-06-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US9443963B2 (en) 2014-04-07 2016-09-13 International Business Machines Corporation SiGe FinFET with improved junction doping control
US9419082B2 (en) 2014-04-23 2016-08-16 Globalfoundries Inc. Source/drain profile engineering for enhanced p-MOSFET
US9660032B2 (en) * 2015-06-22 2017-05-23 International Business Machines Corporation Method and apparatus providing improved thermal conductivity of strain relaxed buffer
US9773875B1 (en) 2016-07-20 2017-09-26 International Business Machines Corporation Fabrication of silicon-germanium fin structure having silicon-rich outer surface
US10700086B2 (en) 2018-06-28 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having high mobility channels and methods of making the same
US11538808B2 (en) 2018-09-07 2022-12-27 Intel Corporation Structures and methods for memory cells
US11690210B2 (en) 2018-12-31 2023-06-27 Micron Technology, Inc. Three-dimensional dynamic random-access memory array
KR102554712B1 (ko) 2019-01-11 2023-07-14 삼성전자주식회사 반도체 소자
EP3832696A1 (en) 2019-12-06 2021-06-09 Imec VZW Formation of a sige(:b):ga layer
WO2021162856A1 (en) 2020-02-10 2021-08-19 Applied Materials, Inc. 3-d dram structures and methods of manufacture

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