TW202316650A - 半導體裝置 - Google Patents

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崔元熙
張星旭
申東石
具奉珍
李公洙
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Abstract

本發明提供一種半導體裝置。半導體裝置包含：第一主動圖案，與基底間隔開且在第一方向上延伸；第二主動圖案，相比於第一主動圖案與基底更遠地間隔開且在第一方向上延伸；閘極結構，位於基底上，所述閘極結構在與第一方向交叉的第二方向上延伸且穿透第一主動圖案及第二主動圖案；第一源極/汲極區，位於閘極結構的至少一個側表面上且連接至第一主動圖案；第二源極/汲極區，位於閘極結構的至少一個側表面上且連接至第二主動圖案；以及緩衝層，位於基底與第一主動圖案之間，所述緩衝層含有鍺。

Description

半導體裝置
本揭露是關於半導體裝置。 相關申請案的交叉引用
本申請案主張2021年10月07日在韓國智慧財產局申請的韓國專利申請案第10-2021-0132798號的優先權，所述申請案的內容以全文引用的方式併入。
在習知二維或平面半導體裝置的情況下，由於其整合密度主要由單位記憶體單元所佔據的面積判定，因此整合密度極大地受精細圖案形成技術的水準影響。然而，由於圖案的小型化需要極高價設備，因此二維半導體裝置的整合密度已增加但仍受到限制。因此，已提出具有三維配置的記憶體單元的三維半導體記憶體裝置。
同時，作為用於增加積體電路裝置的密度的縮放技術中的一者，已提議多閘極電晶體，其中鰭形或奈米線狀矽主體形成於基底上且閘極形成於矽主體的表面上。
由於多閘極電晶體使用三維（three-dimensional；3D）通道，因此可易於實現多閘極電晶體的縮放。此外，可在不增加多閘極電晶體的閘極長度的情況下改良電流控制能力。另外，可有效地抑制通道區的電位受汲極電壓影響的短通道效應（short channel effect；SCE）。
本揭露的態樣提供一種具有改良可靠性的半導體裝置。
根據本揭露的實施例，存在一種半導體裝置，其包括：第一主動圖案，與基底間隔開且在第一方向上延伸；第二主動圖案，相比於第一主動圖案與基底更遠地間隔開且在第一方向上延伸；閘極結構，位於基底上，所述閘極結構在與第一方向交叉的第二方向上延伸且穿透第一主動圖案及第二主動圖案；第一源極/汲極區，位於閘極結構的側表面上且連接至第一主動圖案；第二源極/汲極區，位於閘極結構的側表面上且連接至第二主動圖案；以及緩衝層，位於基底與第一主動圖案之間，且緩衝層包括鍺。
根據本揭露的上述及其他實施例，提供一種半導體裝置，其包括：第一片圖案及第二片圖案，在基底上彼此間隔開，所述第一片圖案及所述第二片圖案中的每一者在第一方向上延伸；第三片圖案及第四片圖案，在第二片圖案上彼此間隔開，所述第三片圖案及所述第四片圖案中的每一者在第一方向上延伸；閘極結構，位於基底上，所述閘極結構在與第一方向交叉的第二方向上延伸且穿透第一片圖案至第四片圖案以交替地安置有第一片圖案至第四片圖案；第一源極/汲極區，位於閘極結構的側表面上且連接至第一片圖案及第二片圖案；第二源極/汲極區，位於閘極結構的側表面上且連接至第三片圖案及第四片圖案；以及緩衝層，位於基底與第一片圖案之間，所述緩衝層包括鍺，其中緩衝層的厚度大於第一片圖案至第四片圖案中的每一者的厚度。
根據本揭露的上述及其他實施例，提供一種半導體裝置，其包括：位元線，位於基底上，所述位元線在垂直於基底的頂部表面的第一方向上延伸；多個半導體圖案，連接至位元線且在平行於基底的頂部表面的第二方向上延伸；多個閘極圖案，在不同於第一方向及第二方向的第三方向上延伸，所述多個閘極圖案在多個半導體圖案上交替地安置有多個半導體圖案；資訊儲存元件，連接至多個半導體圖案；以及緩衝層，位於基底與多個半導體圖案之間，所述緩衝層包括鍺。
然而，本揭露的態樣不受本文中闡述的態樣限制。藉由參考下文給出的本揭露的詳細描述，本揭露的上述及其他態樣對於本揭露涉及的所屬領域中具有通常知識者而言將變得更顯而易見。
在下文中，將參考圖1至圖10描述根據例示性實施例的半導體裝置。儘管本文中可使用術語第一、第二等來描述各種元件或組件，但此等元件或組件不應受此等術語限制。此等術語用於將一個元件或組件與另一元件或組件區分開來。因此，在不脫離本揭露的教示的情況下，下文所論述的第一元件或組件可稱為第二元件或組件。
圖1為示出根據實例實施例的半導體裝置的透視圖。圖2為沿圖1的線A-A截取的橫截面圖。圖3為沿圖1的線B-B截取的橫截面圖。圖4為沿圖1的線C-C截取的橫截面圖。
參考圖1至圖4，根據實例實施例的半導體裝置包含基底100、第一主動圖案110A、第二主動圖案110B、閘極結構130、第一源極/汲極區160A、第二源極/汲極區160B、緩衝層170、絕緣結構105以及層間絕緣層190。為描述簡單起見，層間絕緣層190未在圖1中示出。
基底100可為塊狀矽或絕緣體上矽（silicon-on-insulator；SOI）基底。替代地，基底100可為矽基底或可包含其他材料，諸如矽鍺、絕緣體上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵。替代地，基底100可具有形成於基礎基底上的磊晶層。為描述簡單起見，在下文中，假定基底100為矽基底。
第一主動圖案110A及第二主動圖案110B可在基底100上方。在一個實施例中，第一主動圖案110A可在基底100上方與基底100間隔開。第二主動圖案110B可在第一主動圖案110A上方與第一主動圖案110A間隔開。如本文中所使用，當使用術語元件A「在」元件B「上方」時，其可指元件A在特定方向上比元件B更遠離參考平面（諸如，基底的頂部表面）的情形。舉例而言，在圖2中，第二主動圖案110B據稱在第一主動圖案110A上方，因為第二主動圖案110B在豎直或Z方向上比第一主動圖案110A更遠離基底100的頂部表面。亦即，第二主動圖案110B可相比於第一主動圖案110A與基底100更遠地間隔開。第一主動圖案110A及第二主動圖案110B中的每一者可在平行於基底100的頂部表面的第一方向X上延伸。第一主動圖案110A及第二主動圖案110B可在與基底100的頂部表面交叉的方向（例如，第三方向Z）上重疊。如本文中所使用，當元件A據稱「與」元件B「重疊」或正「與」元件B「重疊」時，其可指元件A據稱在給定方向上（諸如，在此情況下在Z方向上）在元件B上方或通過元件B延伸且覆蓋元件B的一部分的情形。應注意，元件A可在給定方向上與元件B重疊，但在不同方向上可或可不與元件B重疊。
第一主動圖案110A及第二主動圖案110B中的每一者可包含矽（Si）或鍺（Ge），其為元素半導體材料。替代地，第一主動圖案110A及第二主動圖案110B中的每一者可包含化合物半導體，例如第IV-IV族化合物半導體或第III-V族化合物半導體。第IV-IV族化合物半導體可為二元化合物或三元化合物或上文提及的摻雜有第IV族元素的化合物，所述二元化合物或三元化合物包含選自由碳（C）、矽（Si）、鍺（Ge）以及錫（Sn）組成的群中的至少兩種元素。第III-V族化合物半導體可為例如藉由將作為第III族元素的鋁（Al）、鎵（Ga）以及銦（In）中的至少一者與作為第V族元素的磷（P）、砷（As）以及銻（Sb）中的至少一者組合而形成的二元化合物、三元化合物或四元化合物。為描述簡單起見，以下描述是針對第一主動圖案110A及第二主動圖案110B中的每一者為矽圖案的情況。
在一些實施例中，第一主動圖案110A可包含依序安置於基底100上方同時彼此間隔開的多個下部片圖案（例如，第一片圖案111、第二片圖案112、第三片圖案113）。第一片圖案111、第二片圖案112、第三片圖案113可與基底100間隔開。
在一些實施例中，第二主動圖案110B可包含依序安置於第一主動圖案110A上方同時彼此間隔開的多個上部片圖案（例如，第四片圖案114、第五片圖案115、第六片圖案116）。第四片圖案114、第五片圖案115、第六片圖案116可相比於第一片圖案111、第二片圖案112、第三片圖案113與基底100更遠地間隔開。
在一些實施例中，鰭片圖案110F可形成於基底100與第一主動圖案110A之間。鰭片圖案110F可自基底100的頂部表面突出且在第一方向X上延伸。鰭片圖案110F可藉由部分蝕刻基底100形成，或可為自基底100生長的磊晶層。
在一些實施例中，場絕緣層102可形成於基底100上且至少部分地覆蓋基底100。場絕緣層102可位於鰭片圖案110F的側表面上，且覆蓋所述側表面的至少一部分。儘管示出場絕緣層102的頂部表面與鰭片圖案110F的頂部表面共平面，但此僅為例示性的。作為另一實例，鰭片圖案110F的上部部分可自場絕緣層102的頂部表面突出。場絕緣層102可包含例如氧化矽、氮化矽、氮氧化矽或其組合中的至少一者，但不限於此。在一些其他實施例中，場絕緣層102可省略。
閘極結構130可形成於基底100及場絕緣層102上。閘極結構130可與第一主動圖案110A及第二主動圖案110B相交。舉例而言，閘極結構130可在平行於基底100的頂部表面且與第一方向X交叉的第二方向Y上延伸。第一主動圖案110A及第二主動圖案110B中的每一者可在第一方向X上延伸以穿過閘極結構130的至少一部分。亦即，閘極結構130可包圍第一主動圖案110A的側表面及第二主動圖案110B的側表面。應理解，如本文中所使用之「元件A包圍元件B」（或類似語言）意謂元件A至少部分地圍繞元件B，但未必意謂元件A完全包圍元件B。
在一些實施例中，閘極結構130可包含閘極介電層132、閘極電極134、閘極間隔物136以及閘極封蓋圖案138。
閘極電極134可形成於基底100及場絕緣層102上方。閘極電極134可在第二方向Y上延伸以與第一主動圖案110A及第二主動圖案110B相交。
閘極電極134可包含例如TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W、Al或其組合中的至少一者，但不限於此。閘極電極134可例如藉由替換製程形成，但不限於此。儘管閘極電極134示出為單層，但此僅為例示性的，且閘極電極134可藉由堆疊多個導電層來形成。舉例而言，閘極電極134可包含用以調整功函數的功函數調整層及用以填充由功函數調整層形成的空間的填充導電層。功函數調整層可包含例如TiN、TaN、TiC、TaC、TiAlC或其組合中的至少一者。填充導電層可包含例如W或Al。
閘極介電層132可位於第一主動圖案110A與閘極電極134之間及第二主動圖案110B與閘極電極134之間。此外，閘極介電層132亦可位於鰭片圖案110F與閘極電極134之間及場絕緣層102與閘極電極134之間。
閘極介電層132可包含例如氧化矽、氮氧化矽、氮化矽或具有比氧化矽更高的介電常數的高k材料中的至少一者。高k材料可包含例如選自由以下組成的群中的至少一者：氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅以及其組合，但不限於此。
儘管未具體示出，但界面層可形成於第一主動圖案110A與閘極介電層132之間及第二主動圖案110B與閘極介電層132之間。界面層可包含例如氧化矽層，但不限於此。
閘極間隔物136可形成於基底100及場絕緣層102上。閘極間隔物136可沿閘極電極134的側表面延伸。在一些實施例中，閘極介電層132可位於閘極電極134與閘極間隔物136之間。舉例而言，閘極介電層132可進一步沿閘極間隔物136的內側表面延伸。閘極介電層132可經由替換步驟形成，但不限於此。
閘極間隔物136可包含例如氮化矽、氮氧化矽、碳氧化矽、氮化矽硼、碳氮化矽硼、碳氮氧化矽或其組合中的至少一者，但不限於此。
閘極封蓋圖案138可覆蓋閘極電極134的頂部表面的至少一部分。舉例而言，閘極封蓋圖案138可沿閘極電極134的頂部表面延伸。儘管示出閘極間隔物136的頂部表面與閘極封蓋圖案138的頂部表面共平面，但此僅為例示性的。作為另一實例，閘極封蓋圖案138可形成為覆蓋閘極間隔物136的頂部表面。
閘極封蓋圖案138可包含例如氮化矽、氮氧化矽、碳氧化矽、氮化矽硼、碳氮化矽硼、碳氮氧化矽或其組合中的至少一者，但不限於此。
第一源極/汲極區160A可形成於基底100的頂部表面及閘極結構130的至少一個側表面（在一些實施例中，兩個側表面）上。第一源極/汲極區160A可連接至第一主動圖案110A。舉例而言，第一片圖案111、第二片圖案112、第三片圖案113中的每一者可穿過閘極結構130以連接至第一源極/汲極區160A。第一源極/汲極區160A可藉由閘極介電層132及/或閘極間隔物136與閘極電極134電隔離。
第二源極/汲極區160B可形成於第一源極/汲極區160A的頂部表面上方及閘極結構130的至少一個側表面（在一些實施例中，兩個側表面）上。第二源極/汲極區160B可連接至第二主動圖案110B。舉例而言，第四片圖案114、第五片圖案115、第六片圖案116中的每一者可穿過閘極結構130以連接至第二源極/汲極區160B。第二源極/汲極區160B可藉由閘極介電層132及/或閘極間隔物136與閘極電極134電隔離。
第一源極/汲極區160A及第二源極/汲極區160B中的每一者可包含磊晶層。舉例而言，第一源極/汲極區160A及第二源極/汲極區160B中的每一者可藉由磊晶生長方法形成。圖1及圖4示出第一源極/汲極區160A及第二源極/汲極區160B中的每一者在橫截面圖中具有八邊形形狀，但此僅為例示性的。作為另一實例，第一源極/汲極區160A或第二源極/汲極區160B可在橫截面圖中具有各種形狀，諸如六邊形形狀、菱形形狀以及類似者。
在一些實施例中，第一源極/汲極區160A及第二源極/汲極區160B可具有不同導電性類型。舉例而言，第一源極/汲極區160A可具有第一導電性類型，且第二源極/汲極區160B可具有不同於第一導電性類型的第二導電性類型。舉例而言，第一導電性類型可為p型，且第二導電性類型可為n型。在此情況下，第一主動圖案110A可用作p型場效應電晶體（p-type field-effect transistor；PFET）的通道區，且第二主動圖案110B可用作n型場效應電晶體（n-type field-effect transistor；NFET）的通道區。然而，此僅為例示性的，且第一導電性類型可為n型，且第二導電性類型可為p型。
當由第一主動圖案110A或第二主動圖案110B形成的元件為p型（例如，PFET）時，第一源極/汲極區160A或第二源極/汲極區160B可包含p型雜質或用於防止p型雜質擴散的雜質。舉例而言，第一源極/汲極區160A或第二源極/汲極區160B可包含B、C、In、Ga、Al或其組合中的至少一者。
在一些實施例中，當由第一主動圖案110A或第二主動圖案110B形成的元件為p型（例如，PFET）時，第一源極/汲極區160A或第二源極/汲極區160B可包含壓縮應力材料。舉例而言，當第一主動圖案110A或第二主動圖案110B為矽圖案時，第一源極/汲極區160A或第二源極/汲極區160B可包含相比於矽（Si）具有高晶格常數的材料（例如，矽鍺（SiGe））。壓縮應力材料可藉由將壓縮應力施加至第一主動圖案110A或第二主動圖案110B來增強通道區中的載流子遷移率。
當由第一主動圖案110A或第二主動圖案110B形成的元件為n型（例如，NFET）時，第一源極/汲極區160A或第二源極/汲極區160B可包含n型雜質或用於防止n型雜質擴散的雜質。舉例而言，第一源極/汲極區160A或第二源極/汲極區160B可包含P、Sb、As或其組合中的至少一者。
在一些實施例中，當由第一主動圖案110A或第二主動圖案110B形成的元件為n型（例如，NFET）時，第一源極/汲極區160A或第二源極/汲極區160B可包含拉伸應力材料。舉例而言，當第一主動圖案110A或第二主動圖案110B為矽圖案時，第一源極/汲極區160A或第二源極/汲極區160B可包含相比於矽（Si）具有低晶格常數的材料（例如，碳化矽（SiC））。拉伸應力材料可藉由將拉伸應力施加至第一主動圖案110A或第二主動圖案110B來增強通道區中的載流子遷移率。
緩衝層170可位於基底100與第一主動圖案110A之間。
緩衝層170的厚度T11可大於彼此間隔開的下部片圖案（例如，第一片圖案111、第二片圖案112、第三片圖案113）或上部片圖案（例如，第四片圖案114、第五片圖案115、第六片圖案116）中的每一者的厚度t11。舉例而言，緩衝層170的厚度T11可大於0.05微米（μm）且小於15微米。
緩衝層170可含有鍺（Ge）。在一些實施例中，緩衝層170的鍺濃度可小於30原子百分比（at%）。在一些實施例中，緩衝層170在較靠近第一主動圖案110A的區處可具有較高鍺濃度。亦即，緩衝層170的鍺濃度隨著其靠近第一主動圖案110A而增加。緩衝層170的鍺濃度可低於稍後將描述的犧牲圖案205A、犧牲圖案205B以及犧牲圖案210的鍺濃度。
在藉由將具有相對較大晶格的矽鍺層堆疊於矽基底上而形成的習知半導體裝置中，基底可不斷地經受拉伸應力。在此情況下，所累積拉伸應力可能降低具有矽層及矽鍺層的堆疊結構的半導體裝置的產品可靠性。
根據一些實施例，含有鍺的緩衝層170可位於基底100上，且堆疊結構可形成於緩衝層170上，藉此防止可能在半導體裝置中發生的缺陷。另外，可形成較大數目的矽/矽鍺堆疊結構，其可較有利於按比例調整半導體裝置。
絕緣結構105可形成於閘極結構130的至少一個側表面（在一些實施例中，兩個側表面）上。絕緣結構105可位於第一源極/汲極區160A與第二源極/汲極區160B之間。絕緣結構105可將第一源極/汲極區160A與第二源極/汲極區160B電分離。
絕緣結構105可不位於第一主動圖案110A與第二主動圖案110B之間。舉例而言，絕緣結構105可不位於第一主動圖案110A（例如，第三片圖案113）與閘極結構130之間及閘極結構130與第二主動圖案110B（例如，第四片圖案114）之間。亦即，分別安置於閘極結構130的兩個側表面上的兩個絕緣結構105可藉由閘極結構130彼此分離。在一些實施例中，絕緣結構105的底部表面可與第一主動圖案110A的頂部表面共平面。
絕緣結構105可包含例如氮化矽、氮氧化矽、碳氧化矽、氮化矽硼、碳氮化矽硼、碳氮氧化矽或其組合中的至少一者，但不限於此。
層間絕緣層190可形成於基底100及場絕緣層102上。層間絕緣層190可形成為填充閘極間隔物136的外部表面上的空間。舉例而言，層間絕緣層190可覆蓋第一源極/汲極區160A的至少一部分、第二源極/汲極區160B的至少一部分以及絕緣結構105的至少一部分。儘管示出層間絕緣層190暴露閘極結構130的頂部表面，但此僅為例示性的。層間絕緣層190可覆蓋閘極結構130的頂部表面的全部或部分。
層間絕緣層190可包含例如以下中的至少一者：氧化矽、氮化矽、氮氧化矽、碳氧化矽、氮化矽硼、碳氮化矽硼、碳氮氧化矽或低k材料（具有與氧化矽的介電常數相同或更低的介電常數的材料）。低k材料可包含例如可流動氧化物（flowable oxide；FOX）、東燃矽氮烷（tonen silazene；TOSZ）、未經摻雜矽玻璃（undoped silicate glass；USG）、硼矽酸鹽玻璃（borosilicate glass；BSG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、電漿增強型四乙基正矽酸鹽（plasma-enhanced tetra ethyl ortho silicate；PETEOS）、氟化物矽酸鹽玻璃（fluoride silicate glass；FSG）、碳摻雜氧化矽（carbon-doped silicon oxide；CDO）、乾凝膠、氣凝膠、氟化非晶碳、有機矽玻璃（organo silicate glass；OSG）、聚對二甲苯、雙苯并環丁烯（bis-benzocyclobutene；BCB）、SiLK、聚醯亞胺、多孔聚合材料或其組合中的至少一者，但不限於此。
圖5為示出根據實例實施例的半導體裝置的橫截面圖。為描述簡單起見，可概括或省略參考圖1至圖4進行的描述的冗餘部分。
參考圖5，緩衝層170可包含依序堆疊於基底100上的第一緩衝層171及第二緩衝層172，第一緩衝層及第二緩衝層分別以第一濃度及第二濃度含有鍺。在此一些實施例中，第二緩衝層172的第二濃度可高於第一緩衝層171的第一濃度。在一些實施例中，第一緩衝層171及第二緩衝層172可分別具有大於0.05微米且小於15微米的厚度T21及厚度T22。在一些實施例中，厚度T21及厚度T22可相同，但在其他實施例中，厚度T21及厚度T22可不同。
圖6為示出根據實例實施例的半導體裝置的橫截面圖。為描述簡單起見，可概括或省略參考圖1至圖4進行的描述的冗餘部分。
參考圖6，緩衝層170可更包含第一緩衝層171與第二緩衝層172之間的第三緩衝層173，第三緩衝層173以第三濃度含有鍺。在一些實施例中，第三緩衝層173的第三濃度可高於第一緩衝層171的第一濃度且低於第二緩衝層172的第二濃度。在一些實施例中，第一緩衝層171、第二緩衝層172以及第三緩衝層173可分別具有大於0.05微米且小於15微米的厚度T31、厚度T32以及厚度T33。在一些實施例中，厚度T31、厚度T32以及厚度T33可相同，但在其他實施例中，厚度T31、厚度T32以及厚度T33可不同。
圖7為示出根據實例實施例的半導體裝置的橫截面圖。為描述簡單起見，可概括或省略參考圖1至圖4進行的描述的冗餘部分。
參考圖7，緩衝層170可包含單元結構174，其中堆疊有含有鍺的第一層174_1及以比第一層174_1的濃度更高的濃度含有鍺的第二層174_2。單元結構174可位於第一緩衝層171與第二緩衝層172之間。
儘管圖7繪示單個單元結構174，但在一些實施例中，多個單元結構174可位於第一緩衝層171與第二緩衝層172之間，所述單元結構中的每一者包含第一層174_1及第二層174_2。在此情況下，多個單元結構174可藉由在第一緩衝層171與第二緩衝層172之間反覆地堆疊而形成，所述多個單元結構中的每一者包含以不同濃度含有鍺的第一層174_1及第二層174_2。
第一緩衝層171及第二緩衝層172可分別具有大於單元結構174的第一層174_1及第二層174_2的厚度T4_1及厚度T4_2的厚度T41及厚度T42。舉例而言，第一層174_1及第二層174_2的厚度T4_1及厚度T4_2中的每一者可小於0.05微米。在一些實施例中，厚度T4_1及厚度T4_2可相同，但在其他實施例中，厚度T4_1及厚度T4_2可不同。
在一些實施例中，單元結構174的平均鍺濃度可高於第一緩衝層171的第一濃度且低於第二緩衝層172的第二濃度。舉例而言，單元結構174的第二層174_2的鍺濃度可高於第一緩衝層171的第一濃度且低於第二緩衝層172的第二濃度。舉例而言，單元結構174的第一層174_1及第二層174_2的鍺濃度可在約15原子百分比與約50原子百分比之間。然而，本揭露不限於此。
圖8為示出根據實例實施例的半導體裝置的橫截面圖。為描述簡單起見，可概括或省略參考圖1至圖4進行的描述的冗餘部分。
參考圖8，根據一些實施例的半導體裝置更包含上部內部間隔物137U。
上部內部間隔物137U可形成於上部片圖案（例如，第四片圖案114、第五片圖案115、第六片圖案116）之間。此外，上部內部間隔物137U可插入於閘極電極134與第二源極/汲極區160B之間。上部內部間隔物137U可將閘極電極134與第二源極/汲極區160B電分離。
上部內部間隔物137U可包含例如氮化矽、氮氧化矽、碳氧化矽、氮化矽硼、碳氮化矽硼、碳氮氧化矽或其組合中的至少一者，但不限於此。上部內部間隔物137U可包含與閘極間隔物136的材料相同的材料或與閘極間隔物136的材料不同的材料。舉例而言，上部內部間隔物137U可具有大於閘極間隔物136的介電常數的介電常數。
在一些實施例中，藉由第一主動圖案110A形成的元件可為p型（例如，PFET），且藉由第二主動圖案110B形成的元件可為n型（例如，NFET）。
參考圖8，根據一些實施例的半導體裝置更包含下部內部間隔物137L。
下部內部間隔物137L可形成於下部片圖案（例如，第一片圖案111、第二片圖案112、第三片圖案113）之間。此外，下部內部間隔物137L可位於閘極電極134與第一源極/汲極區160A之間。下部內部間隔物137L可將閘極電極134與第一源極/汲極區160A電分離。
下部內部間隔物137L可包含例如氮化矽、氮氧化矽、碳氧化矽、氮化矽硼、碳氮化矽硼、碳氮氧化矽或其組合中的至少一者，但不限於此。下部內部間隔物137L可包含與閘極間隔物136的材料相同的材料或與閘極間隔物136的材料不同的材料。
在一些實施例中，藉由第一主動圖案110A形成的元件可具有第一導電性類型，且藉由第二主動圖案110B形成的元件可具有不同於第一導電性類型的第二導電性類型。作為實例，第一導電性類型可為p型，且第二導電性類型可為n型。作為另一實例，第一導電性類型可為n型，且第二導電性類型可為p型。
圖9為示出根據實例實施例的半導體裝置的透視圖。圖10為沿圖9的線D-D截取的橫截面圖。為描述簡單起見，可概括或省略參考圖1至圖4進行的描述的冗餘部分。
參考圖9及圖10，根據一些實施例的半導體裝置更包含第一源極/汲極觸點180A及第二源極/汲極觸點180B。
第一源極/汲極觸點180A可連接至第一源極/汲極區160A。舉例而言，第一源極/汲極觸點180A可在第三方向Z上延伸以穿過層間絕緣層190、第二源極/汲極區160B以及絕緣結構105，且與第一源極/汲極區160A接觸。
在一些實施例中，觸點間隔物185可形成為沿第一源極/汲極觸點180A的側表面延伸。觸點間隔物185可將第一源極/汲極觸點180A與第二源極/汲極區160B電分離。因此，第一源極/汲極觸點180A可僅連接至第一源極/汲極區160A且可不連接至第二源極/汲極區160B。
在一些其他實施例中，可省略觸點間隔物185。在此情況下，第一源極/汲極觸點180A可連接至第一源極/汲極區160A及第二源極/汲極區160B兩者。亦即，第一源極/汲極觸點180A可充當共用源極/汲極觸點。
第二源極/汲極觸點180B可連接至第二源極/汲極區160B。舉例而言，第二源極/汲極觸點180B可在第三方向Z上延伸以穿過層間絕緣層190，且與第二源極/汲極區160B接觸。
在下文中，將參考圖11至圖18描述根據例示性實施例的用於製造半導體裝置的方法。
圖11至圖18為示出根據實例實施例的用於製造半導體裝置的方法的中間步驟的視圖。為描述簡單起見，可概括或省略參考圖1至圖10進行的描述的冗餘部分。
參考圖11，多個片圖案111至片圖案116及多個犧牲圖案205A、犧牲圖案205B以及犧牲圖案210形成於基底100上。
舉例而言，第一材料層及第二材料層可形成為交替地堆疊於基底100上。隨後，罩幕圖案可形成於第一材料層及第二材料層上以在第一方向X上延伸。接著，可使用罩幕圖案作為蝕刻罩幕來執行圖案化第一材料層及第二材料層的圖案化步驟。
經圖案化第二材料層可構成片圖案111至片圖案116。經圖案化第一材料層可構成犧牲圖案205A、犧牲圖案205B以及犧牲圖案210。舉例而言，基底100與第一片圖案111之間的第一材料層可構成第一犧牲圖案205A。第三片圖案113與第四片圖案114之間的第一材料層可構成第二犧牲圖案205B。第一片圖案111至第三片圖案113當中以及第四片圖案114至第六片圖案116當中的第一材料層可構成多個第三犧牲圖案210。
在一些實施例中，片圖案111至片圖案116及犧牲圖案205A、犧牲圖案205B以及犧牲圖案210可具有不同蝕刻選擇性。舉例而言，片圖案111至片圖案116可含有矽（Si），且犧牲圖案205A、犧牲圖案205B以及犧牲圖案210可含有矽鍺（SiGe）。
在一些實施例中，在圖案化第一材料層及第二材料層的步驟中，基底100可經部分蝕刻以形成鰭片圖案110F。隨後，場絕緣層102可形成於基底100上。場絕緣層102可覆蓋鰭片圖案110F的側表面的至少一部分。
參考圖12，虛設閘極結構230及閘極間隔物136形成於基底100上。
虛設閘極結構230可形成於基底100及場絕緣層102上。虛設閘極結構230可與片圖案111至片圖案116及犧牲圖案205A、犧牲圖案205B以及犧牲圖案210相交。舉例而言，虛設閘極結構230可在第二方向Y上延伸。片圖案111至片圖案116及犧牲圖案205A、犧牲圖案205B以及犧牲圖案210中的每一者可在第一方向X上延伸且穿過虛設閘極結構230。
虛設閘極結構230可包含例如依序堆疊於基底100及場絕緣層102上的虛設閘極介電層232及虛設閘極電極234。虛設閘極介電層232及虛設閘極電極234可使用罩幕圖案250作為蝕刻罩幕藉由圖案化步驟形成。舉例而言，介電層及電極層可形成為依序堆疊於基底100及場絕緣層102上。隨後，罩幕圖案250可形成於電極層上以在第二方向Y上延伸。此後，圖案化介電層及電極層的圖案化步驟可使用罩幕圖案250作為蝕刻罩幕來執行。經圖案化介電層可構成虛設閘極介電層232，且經圖案化電極層可構成虛設閘極電極234。
虛設閘極電極234可含有具有與片圖案111至片圖案116及犧牲圖案205A、犧牲圖案205B以及犧牲圖案210的蝕刻選擇性不同的蝕刻選擇性的材料。舉例而言，虛設閘極電極234可含有多晶矽（多晶Si）。
閘極間隔物136可形成於基底100及場絕緣層102上。閘極間隔物136可沿虛設閘極結構230的側表面延伸。在一些實施例中，閘極間隔物136亦可沿罩幕圖案250的側表面延伸。
儘管未具體示出，但可藉由部分地移除犧牲圖案205A、犧牲圖案205B以及犧牲圖案210的側表面來形成凹槽。因此，片圖案111至片圖案116可在第一方向X上自犧牲圖案205A、犧牲圖案205B以及犧牲圖案210的一或多個側表面突出。亦即，下部內部間隔物137L可形成於下部片圖案（例如，第一片圖案111至第三片圖案113）當中的第三犧牲圖案210中的每一者的側表面上。此外，上部內間隔物137U可形成於上部片圖案（例如，第四片圖案114至第六片圖案116）當中的第三犧牲圖案210中的每一者的側表面上。因此，可製造上文參考圖8所描述的半導體裝置。
參考圖13，第一源極/汲極區160A及絕緣結構105形成於虛設閘極結構230的側表面上。
第一源極/汲極區160A可形成於絕緣結構105上。舉例而言，第一源極/汲極區160A可在第三方向Z上形成於虛設閘極結構230的上部側表面及下部側表面上。此後，可移除虛設閘極結構230的上部側表面上的第一源極/汲極區160A，同時僅保留其下部側表面上的第一源極/汲極區160A。接著，絕緣結構105可形成於下部側表面上的第一源極/汲極區160A上。然而，本揭露不限於此。儘管未具體示出，但作為另一實例，藉由移除基底100與第一片圖案111之間及第三片圖案113與第四片圖案114之間的犧牲圖案來形成凹槽，且接著絕緣結構105可在凹槽中安置為彼此間隔開。此後，第一源極/汲極區160A可形成於彼此間隔開的絕緣結構105之間。
由此，第一源極/汲極區160A可形成為連接至第一主動圖案110A及第二主動圖案110B。第一源極/汲極區160A可藉由例如磊晶生長方法形成。
參考圖14，移除絕緣結構105的頂部表面上的第一源極/汲極區160A。
舉例而言，可執行移除絕緣結構105的頂部表面上的第一源極/汲極區160A的蝕刻步驟。蝕刻步驟可包含例如乾式蝕刻步驟，但不限於此。因此，凹槽110r2可形成於絕緣結構105的頂部表面上。凹槽110r2可暴露第二主動圖案110B。
參考圖15，第二源極/汲極區160B形成於虛設閘極結構230的側表面上。
第二源極/汲極區160B可形成於絕緣結構105的頂部表面上。舉例而言，第二源極/汲極區160B可填充圖14的凹槽110r2。由此，第二源極/汲極區160B可形成為連接至第二主動圖案110B。第二源極/汲極區160B可藉由例如磊晶生長方法形成。
參考圖16，移除虛設閘極結構230。
舉例而言，層間絕緣層190可形成於基底100及場絕緣層102上。層間絕緣層190可形成為填充閘極間隔物136的外部表面上的空間。舉例而言，層間絕緣層190可覆蓋第一源極/汲極區160A的至少一部分、第二源極/汲極區160B的至少一部分以及絕緣結構105的至少一部分。
隨後，可移除藉由層間絕緣層190及閘極間隔物136暴露的罩幕圖案250及虛設閘極結構230。可選擇性地移除虛設閘極結構230。當移除虛設閘極結構230時，可暴露安置於閘極間隔物136內部的片圖案111至片圖案116及犧牲圖案205A、犧牲圖案205B以及犧牲圖案210。
參考圖17，移除犧牲圖案205A、犧牲圖案205B以及犧牲圖案210。
片圖案111至片圖案116及犧牲圖案205A、犧牲圖案205B以及犧牲圖案210可具有不同蝕刻選擇性。因此，可選擇性地移除犧牲圖案205A、犧牲圖案205B以及犧牲圖案210。當移除犧牲圖案205A、犧牲圖案205B以及犧牲圖案210時，片圖案111至片圖案116可在其間形成具有空間。
參考圖18，形成閘極結構130。
舉例而言，閘極介電層132可形成為貼合圖17的所得結構的表面（閘極間隔物136的表面）且沿所述表面延伸。隨後，閘極電極134可形成於閘極介電層132上。在一些實施例中，閘極電極134的頂部表面可凹陷。閘極封蓋圖案138可沿閘極電極134的凹陷的頂部表面延伸。因此，可形成包含閘極介電層132、閘極電極134、閘極間隔物136以及閘極封蓋圖案138的閘極結構130。
因此，可製造上文參考圖1至圖4所描述的半導體裝置。在形成閘極結構130之後，可形成第一源極/汲極觸點180A及第二源極/汲極觸點180B。因此，可製造上文參考圖9及圖10所描述的半導體裝置。
圖19為繪示根據實例實施例的三維（3D）半導體記憶體裝置的單元陣列的簡化電路圖。
參考圖19，根據實例實施例的3D半導體裝置的單元陣列CA可包含多個子單元陣列SCA。子單元陣列SCA可沿第二方向Y配置。
子單元陣列SCA中的每一者可包含多個位元線BL、多個字元線WL以及多個記憶體單元電晶體MCT。一個記憶體單元電晶體MCT可安置於一個字元線WL與一個位元線BL之間。
位元線BL可為在垂直於基底的方向（例如，第三方向Z）上延伸的導電圖案（例如，金屬導電線）。一個子單元陣列SCA中的位元線BL可在第一方向X上配置。彼此鄰近的位元線BL可在第一方向X上間隔開。
字元線WL可為在第三方向Z上堆疊於基底上的導電圖案（例如，金屬導電線）。字元線WL中的每一者可在第一方向X上延伸。彼此鄰近的字元線WL可在第三方向Z上間隔開。
記憶體單元電晶體MCT的閘極可連接至字元線WL，且記憶體單元電晶體MCT的第一源極/汲極SD1可連接至位元線BL。記憶體單元電晶體MCT的第二源極/汲極SD2可連接至資訊儲存元件DS。在一些實施例中，資訊儲存元件DS可為電容器。記憶體單元電晶體MCT的第二源極/汲極可連接至電容器的下部電極。
圖20為示出根據實例實施例的半導體裝置的透視圖。圖21為示出根據實例實施例的半導體裝置的透視圖。圖22為示出根據實例實施例的半導體裝置的透視圖。圖23為示出根據實例實施例的半導體裝置的透視圖。
參考圖19及圖20，參考圖19所描述的多個子單元陣列SCA中的一者可安置於基底SUB上。
基底SUB可為塊狀矽或絕緣體上矽（SOI）基底。替代地，基底SUB可為矽基底或可包含其他材料，諸如矽鍺、絕緣體上矽鍺（SGOI）、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵，但不限於此。在以下描述中，基底SUB將描述為含有矽的基底。
堆疊結構SS的第一層L1、第二層L2以及第三層L3可安置於基底SUB上。堆疊結構SS的第一層L1、第二層L2以及第三層L3可堆疊為在垂直於基底SUB的頂部表面的方向（亦即，第三方向Z）上彼此間隔開。替代地，堆疊結構SS的第一層L1、第二層L2以及第三層L3可在基底SUB的厚度方向（亦即，第三方向Z）上彼此遠離地堆疊。
第一層L1、第二層L2以及第三層L3中的每一者可包含多個半導體圖案SP、多個資訊儲存元件DS以及閘極電極GE。
半導體圖案SP可具有在第二方向Y上延伸的線形狀或桿形狀。半導體圖案SP可包含半導體材料，諸如矽、鍺或矽鍺。舉例而言，半導體圖案SP可包含多晶矽、多晶矽鍺、單晶矽或單晶矽鍺中的至少一者。
每一半導體圖案SP可包含通道區CH、第一雜質區SD1以及第二雜質區SD2。通道區CH可插入於第一雜質區SD1與第二雜質區SD2之間。通道區CH可對應於參考圖19所描述的記憶體單元電晶體MCT的通道。第一雜質區SD1及第二雜質區SD2可分別對應於參考圖1所描述的記憶體單元電晶體MCT的第一源極/汲極及第二源極/汲極。
第一雜質區SD1及第二雜質區SD2可為半導體圖案SP中摻雜有雜質的區。因此，第一雜質區SD1及第二雜質區SD2可具有n型或p型導電性類型。第一雜質區SD1可鄰近於半導體圖案SP的第一端形成，且第二雜質區SD2可鄰近於半導體圖案SP的第二端形成。第二端可在第二方向Y上面向第一端。
第一雜質區SD1可鄰近於位元線BL形成。第一雜質區SD1可連接至位元線BL。第二雜質區SD2可鄰近於資訊儲存元件DS形成。第二雜質區SD2可連接至資訊儲存元件DS。
資訊儲存元件DS可為能夠儲存資料的記憶體元件。每一資訊儲存元件DS可為使用電容器的記憶體元件、使用磁性穿隧接面圖案的記憶體元件或使用包含相變材料的可變電阻器的記憶體元件。舉例而言，每一資訊儲存元件DS可為電容器。
閘極電極GE可具有在第一方向X上延伸的線形狀或桿形狀。閘極電極GE可堆疊為沿第三方向Z彼此間隔開。每一閘極電極GE可在一個層中橫跨半導體圖案SP且在第一方向X上延伸。換言之，閘極電極GE可為參考圖19所描述的水平字線WL。
閘極電極GE可包含導電材料。舉例而言，閘極電極GE可包含摻雜半導體材料（摻雜矽、摻雜矽鍺、摻雜鍺等）、導電金屬氮化物（氮化鈦、氮化鉭等）、金屬（鎢、鈦、鉭等）或金屬半導體化合物（矽化鎢、矽化鈷、矽化鈦等）中的至少一者，但不限於此。
在豎直方向（亦即，第三方向Z）上延伸的多個位元線BL可設置於基底SUB上。每一位元線BL可具有在第三方向Z上延伸的線形狀或柱形狀。位元線BL可沿第一方向X配置。每一位元線BL可電連接至豎直堆疊的半導體圖案SP的第一雜質區SD1。
位元線BL可包含導電材料，且可包含例如摻雜半導體材料、導電金屬氮化物、金屬或金屬半導體化合物中的至少一者。
將詳細描述第一層L1、第二層L2以及第三層L3當中的代表性第一層L1。第一層L1的半導體圖案SP可在第一方向X上配置。第一層L1的半導體圖案SP可定位於相同層級處。當相對於參考結構（諸如，基底100）的上部表面查看時，術語「層級」可意謂高度層級。當元件A據稱位於與元件B「相同的層級」處時，此可意謂元件A為與元件B距離基底100的上部表面相同距離的高度層級。第一層L1的閘極電極GE可橫跨第一層L1的半導體圖案SP且在第一方向X上延伸。舉例而言，第一層L1的閘極電極GE可設置於半導體圖案SP的頂部表面上。
儘管未示出，但閘極絕緣層可插入於閘極電極GE與通道區CH之間。閘極絕緣層可包含高k絕緣層、氧化矽層、氮化矽層或氮氧化矽層中的至少一者。舉例而言，高k絕緣層可含有氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭以及鈮酸鉛鋅中的至少一者。
每一位元線BL可連接至第一層L1的半導體圖案SP的第一端。舉例而言，位元線BL可直接連接至第一雜質區SD1。作為另一實例，位元線BL可經由金屬矽化物電連接至第一雜質區SD1。第二層L2及第三層L3的詳細描述可與上文所描述的第一層L1實質上相同。
儘管未示出，但堆疊結構SS中的空白空間可填充有絕緣材料。舉例而言，絕緣材料可包含氧化矽層、氮化矽層或氮氧化矽層中的至少一者。電連接至子單元陣列SCA的佈線層可安置於堆疊結構SS上。
儘管未示出，但用於操作子單元陣列SCA的周邊電路可形成於基底SUB上。周邊電路及子單元陣列可使用佈線層連接。
作為一個實例，第一方向X、第二方向Y以及第三方向Z可彼此垂直，但不限於此。另外，第一方向X及第二方向Y可平行於基底SUB的頂部表面，且第三方向Z可垂直於基底SUB的頂部表面。
參考圖19及圖21，閘極電極GE可包含在半導體圖案SP的頂部表面上的第一閘極電極GE1及在半導體圖案SP的底部表面上的第二閘極電極GE2。
換言之，在根據一些實施例的半導體裝置中，記憶體單元電晶體可為雙閘極電晶體，其中閘極電極GE設置於通道區CH的兩個表面上。
參考圖19及圖22，周邊電路區域PER及子單元陣列SCA可在豎直方向（亦即，第三方向Z）上堆疊。
在圖22中，周邊電路區域PER可位於基底SUB與多個子單元陣列SCA之間。
周邊電路區域PER可包含形成於基底SUB上的周邊電路電晶體。周邊電路區域PER可包含根據一些實施例的用於操作3D半導體記憶體裝置的電路。
參考圖21所描述的子單元陣列SCA可安置於周邊電路區域PER上。具體而言，包含第一層L1、第二層L2以及第三層L3的堆疊結構SS可位於周邊電路區域PER上。
電連接至子單元陣列SCA的佈線層可經由例如穿孔觸點電連接至周邊電路區域PER。
在圖23中，子單元陣列SCA可位於基底SUB上。周邊電路區域PER可位於子單元陣列SCA上。
如上文所描述，周邊電路區域PER可包含用於操作子單元陣列SCA的電路。
舉例而言，周邊電路區域PER可經由例如穿孔觸點電連接至子單元陣列SCA。
作為另一實例，周邊電路區域PER可包含電連接至用於操作子單元陣列SCA的電路的周邊電路佈線層。電連接至子單元陣列SCA的佈線層可經安置以使得佈線層及周邊電路區域PER的周邊電路佈線層面向彼此。電連接至子單元陣列SCA的佈線層可使用晶圓接合方法電連接至周邊電路區域PER的周邊電路佈線層。
圖24至圖27為根據一些實施例的用於解釋半導體裝置的各種視圖。
出於參考目的，圖24可為沿第二方向Y截取的圖20中在第三方向Z上堆疊的半導體圖案SP的部分的例示性橫截面圖。
為描述簡單起見，可概括參考圖19至圖23進行的描述的冗餘部分，且以下描述主要針對差異。
參考圖24至圖27，根據一些實施例的半導體記憶體裝置可包含位元線BL、閘極電極GE、半導體圖案SP、資訊儲存元件DS以及緩衝層170。
參考圖24至圖27，可設置基底SUB。
位元線BL可為在垂直於基底SUB的方向（亦即，第三方向Z）上延伸的導電圖案（例如，金屬導電線）。
分離絕緣結構ISS可位於基底SUB上。分離絕緣結構ISS可在空間上分離在第二方向Y上鄰近的位元線BL。分離絕緣結構ISS可包含例如絕緣材料。
基底SUB可包含基礎基底100、緩衝層170以及絕緣層101。緩衝層170可位於基礎基底100與基礎基底100上的絕緣層101之間。
絕緣層101可自基礎基底100的頂部表面突出且在第一方向X及第二方向Y上延伸。絕緣層101可包含例如矽（Si）。然而，本揭露不限於此。
緩衝層170可位於基礎基底100與半導體圖案SP之間。
緩衝層170的厚度T11可大於半導體圖案SP中的每一者的厚度t11及閘極電極GE中的每一者的厚度t12。舉例而言，緩衝層170的厚度T11可大於0.05微米且小於15微米。
緩衝層170可包含矽鍺（SiGe）。當緩衝層170包含鍺（Ge）時，緩衝層170的鍺濃度可小於30原子百分比。緩衝層170在較靠近半導體圖案SP的區處可具有較高鍺濃度。儘管未具體示出，但緩衝層170的鍺濃度可低於用於形成閘極電極GE的犧牲層的鍺濃度。
多個模製絕緣層ILD可位於基底SUB上。每一模製絕緣層ILD可在第三方向Z上彼此間隔開。儘管示出存在三個模製絕緣層ILD，但其僅為描述簡單起見，且不限於此。
每一模製絕緣層ILD可包含在第三方向Z上彼此相對的頂部表面ILD_US及底部表面ILD_BS。多個模製絕緣層ILD可包含在第三方向Z上鄰近的第一模製絕緣層ILD及第二模製絕緣層ILD。第一模製絕緣層ILD可比第二模製絕緣層ILD更接近基底SUB。在此情況下，第一模製絕緣層的頂部表面ILD_US可面向第二模製絕緣層的底部表面ILD_BS。
模製絕緣層ILD可包含絕緣材料。模製絕緣層ILD可包含例如氧化矽層、氮化矽層、氮氧化矽層、含碳氧化矽層、含碳氮化矽層或含碳氮氧化矽層中的至少一者。舉例而言，模製絕緣層ILD可包含氧化矽層。
儘管示出定位於最下部部分處的模製絕緣層ILD與基底SUB間隔開，且半導體圖案SP及閘極電極GE位於模製絕緣層ILD與基底SUB之間，但本揭露不限於此。不同於示出，例如，定位於最下部部分處的模製絕緣層ILD可與基底SUB接觸。
多個半導體圖案SP可位於在第三方向Z上鄰近的模製絕緣層ILD之間。半導體圖案SP中的每一者可在第三方向Z上彼此間隔開。
換言之，多個半導體圖案SP可在基底SUB上於第三方向Z上間隔開。模製絕緣層ILD可位於在第三方向Z上鄰近的半導體圖案SP之間。為描述簡單起見，模製絕緣層ILD可不位於最下部部分處的半導體圖案SP與基底SUB之間，但不限於此。
每一半導體圖案SP可在第二方向Y上延伸。每一半導體圖案SP可在第三方向Z上重疊面向彼此的模製絕緣層的頂部表面ILD_US及模製絕緣層的底部表面ILD_BS。
半導體圖案SP可包含多晶矽、多晶矽鍺、單晶矽或單晶矽鍺中的至少一者。
閘極電極GE可具有在第一方向X上延伸的線形狀或桿形狀。閘極電極GE可在一個層中橫跨半導體圖案SP且在第一方向X上延伸。
具體而言，閘極電極GE可包含第一閘極電極GE1及第二閘極電極GE2。第一閘極電極GE1及第二閘極電極GE2中的每一者可為替換含有矽鍺（SiGe）的犧牲層的金屬圖案。
根據本揭露的一些實施例的半導體裝置可更包含閘極絕緣層GI及間隔物圖案SPC1及間隔物圖案SPC2。
閘極絕緣層GI可安置於第一閘極電極GE1與半導體圖案SP之間及第一閘極電極GE1與模製絕緣層ILD之間。閘極絕緣層GI可安置於第二閘極電極GE2與半導體圖案SP之間及第二閘極電極GE2與模製絕緣層ILD之間。
閘極絕緣層GI可安置於鄰近於資訊儲存元件結構DS_ST且在第三方向Z上延伸的第一閘極電極GE1的側壁上。閘極絕緣層GI可位於鄰近於資訊儲存元件結構DS_ST且在第三方向Z上延伸的第二閘極電極GE2的側壁上。此外，閘極絕緣層GI可位於將模製絕緣層的頂部表面ILD_US連接至模製絕緣層的底部表面ILD_BS的模製絕緣層ILD的側壁上，但不限於此。
閘極絕緣層GI可包含例如高k絕緣層、氧化矽層、氮化矽層或氮氧化矽層中的至少一者。
間隔物圖案可包含第一間隔物圖案SPC1及第二間隔物圖案SPC2。
第一間隔物圖案SPC1可位於半導體圖案SP與模製絕緣層ILD之間。第一間隔物圖案SPC1可位於半導體圖案的頂部表面SP_US及半導體圖案的底部表面SP_BS上。
第一間隔物圖案SPC1可在空間上分離閘極電極GE與位元線BL。閘極絕緣層GI可位於第一間隔物圖案SPC1與半導體圖案SP之間及第一間隔物圖案SPC1與模製絕緣層ILD之間。不同於所示出實例，閘極絕緣層GI可不位於第一間隔物圖案SPC1與半導體圖案SP之間，且可不位於第一間隔物圖案SPC1與模製絕緣層ILD之間。
第二間隔物圖案SPC2可位於半導體圖案SP與模製絕緣層ILD之間。第二間隔物圖案SPC2可位於半導體圖案的頂部表面SP_US及半導體圖案的底部表面SP_BS上。
第二間隔物圖案SPC2可位於閘極電極GE與資訊儲存元件結構DS_ST之間。
閘極絕緣層GI可不位於第二間隔物圖案SPC2與半導體圖案SP之間，且位於第二間隔物圖案SPC2與模製絕緣層ILD之間。
第一間隔物圖案SPC1及第二間隔物圖案SPC2中的每一者可包含例如氧化矽層、氮化矽層、氮氧化矽層、含碳氧化矽層、含碳氮化矽層或含碳氮氧化矽層中的至少一者。
第一矽化物圖案MSC1可位於位元線BL與半導體圖案SP之間。第一矽化物圖案MSC1可沿半導體圖案SP、第一間隔物圖案SPC1的側壁以及模製絕緣層ILD的側壁延伸。
第一矽化物圖案MSC1可與多個半導體圖案SP中的一或多者接觸。第一矽化物圖案MSC1可與在第三方向Z上間隔開的多個半導體圖案SP中的一或多者接觸。
第二矽化物圖案MSC2可位於半導體圖案SP的側壁上。第二矽化物圖案MSC2可沿半導體圖案SP、模製絕緣層ILD以及第二間隔物圖案SPC2的側壁SPC2_SW延伸。
第二矽化物圖案MSC2可與多個半導體圖案SP中的一或多者接觸。第二矽化物圖案MSC2可與在第三方向Z上間隔開的多個半導體圖案SP中的一或多者接觸。
第二矽化物圖案MSC2亦可在第二方向Y上延伸。第二矽化物圖案MSC2可平行於模製絕緣層的頂部表面ILD_US及底部表面ILD_BS延伸。
資訊儲存元件結構DS_ST可包含多個資訊儲存元件DS。每一資訊儲存元件DS可在第二方向Y上自第二間隔物圖案SPC2的側壁SPC2_SW安置。
每一資訊儲存元件DS可連接至每一半導體圖案SP。每一資訊儲存元件DS可連接至每一第二矽化物圖案MSC2。第二矽化物圖案MSC2可沿著資訊儲存元件DS與半導體圖案SP的側壁之間的邊界。
第一矽化物圖案MSC1及第二矽化物圖案MSC2中的每一者可包含金屬矽化物材料（金屬矽化合物）或金屬氮化物矽化物材料（金屬氮化物矽化合物）。第一矽化物圖案MSC1及第二矽化物圖案MSC2中的每一者可包含例如含有鈦（Ti）、鈮（Nb）、鉬（Mo）、鎢（W）、鈷（Co）、鉑（Pt）以及鉺（Er）中的一種金屬的矽化物材料，但不限於此。
每一資訊儲存元件DS可為電容器。包含多個資訊儲存元件DS的資訊儲存元件結構DS_ST可為電容器結構。
資訊儲存元件結構DS_ST可包含電容器介電層DL、上部電極EL2以及多個下部電極EL1。每一資訊儲存元件DS可包含位於模製絕緣層ILD之間的下部電極EL1、電容器介電層DL以及上部電極EL2。每一資訊儲存元件DS可由每一下部電極EL1界定。
每一下部電極EL1可位於在第三方向Z上鄰近的模製絕緣層ILD之間。下部電極EL1可連接至第二矽化物圖案MSC2。下部電極EL1可與第二矽化物圖案MSC2接觸。
在根據一些實施例的半導體記憶體裝置中，每一下部電極EL1可沿每一第二矽化物圖案MSC2的輪廓延伸。換言之，每一第二矽化物圖案MSC2可沿每一下部電極EL1的輪廓延伸。
包含於每一資訊儲存元件DS中的下部電極EL1可彼此分離。
電容器介電層DL可位於下部電極EL1上。電容器介電層DL可沿多個下部電極EL1的輪廓延伸。上部電極EL2可位於電容器介電層DL上。電容器介電層DL及上部電極EL2可依序安置於下部電極EL1上。
包含於每一資訊儲存元件DS中的電容器介電層DL及上部電極EL2可彼此連接。
下部電極EL1及上部電極EL2中的每一者可包含例如摻雜半導體材料、導電金屬氮化物（例如，氮化鈦、氮化鉭、氮化鈮或氮化鎢）、金屬（例如，釕、銥、鈦、鈮、鎢、鈷、鉬或鉭）、導電金屬氧化物（例如，氧化銥或氧化鈮）以及類似者，但本揭露不限於此。舉例而言，下部電極EL1可包含導電金屬氮化物、金屬以及導電金屬氧化物。導電金屬氮化物、金屬以及導電金屬氧化物可包含於金屬導電層中。
電容器介電層DL可包含例如高k材料（例如，氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅或其組合）。在根據一些實施例的半導體記憶體裝置中，電容器介電層DL可包含依序堆疊氧化鋯、氧化鋁以及氧化鋯的堆疊結構。在根據一些實施例的半導體裝置中，電容器介電層DL可包含鉿（Hf）。
圖25為示出根據實例實施例的半導體裝置的橫截面圖。為描述簡單起見，可概括或省略參考圖19至圖24進行的描述的冗餘部分。
參考圖25，緩衝層170可包含依序堆疊於基礎基底100上的第一緩衝層171及第二緩衝層172，第一緩衝層171及第二緩衝層172分別以第一濃度及第二濃度含有鍺。在一些實施例中，第二緩衝層172的第二濃度可高於第一緩衝層171的第一濃度。在一些實施例中，第一緩衝層171及第二緩衝層172可分別具有大於0.05微米且小於15微米的厚度T21及厚度T22。在一些實施例中，厚度T21及厚度T22可相同，但在其他實施例中，厚度T21及厚度T22可不同。
圖26為示出根據實例實施例的半導體裝置的橫截面圖。為描述簡單起見，可概括或省略參考圖19至圖24進行的描述的冗餘部分。
參考圖26，緩衝層170可更包含第一緩衝層171與第二緩衝層172之間的第三緩衝層173，第三緩衝層173以第三濃度含有鍺。在一些實施例中，第三緩衝層173的第三濃度可高於第一濃度且低於第二緩衝層172的第二濃度。在一些實施例中，第一緩衝層171、第二緩衝層172以及第三緩衝層173可分別具有大於0.05微米且小於15微米的厚度T31、厚度T32以及厚度T33。在一些實施例中，厚度T31、厚度T32以及厚度T33可相同，但在其他實施例中，厚度T31、厚度T32以及厚度T33可不同。
圖27為示出根據實例實施例的半導體裝置的橫截面圖。為描述簡單起見，可概括或省略參考圖19至圖24進行的描述的冗餘部分。
參考圖27，緩衝層170可包含單元結構174，其中堆疊有含有鍺的第一層174_1及以比第一層174_1的濃度更高的濃度含有鍺的第二層174_2。單元結構174可安置於第一緩衝層171與第二緩衝層172之間。
儘管圖27繪示單個單元結構174，但在一些實施例中，多個單元結構174可位於第一緩衝層171與第二緩衝層172之間，所述單元結構中的每一者包含第一層174_1及第二層174_2。在此情況下，多個單元結構174可藉由在第一緩衝層171與第二緩衝層172之間反覆地堆疊而形成，所述多個單元結構中的每一者包含以不同濃度含有鍺的第一層174_1及第二層174_2。
第一緩衝層171及第二緩衝層172可分別具有大於單元結構174的第一層174_1及第二層174_2的厚度T4_1及厚度T4_2的厚度T41及厚度T42。舉例而言，第一層174_1及第二層174_2的厚度T4_1及厚度T4_2中的每一者可小於0.05微米。在一些實施例中，厚度T4_1及厚度T4_2可相同，但在其他實施例中，厚度T4_1及厚度T4_2可不同。
在一些實施例中，單元結構174的平均鍺濃度可高於第一緩衝層171的第一濃度且低於第二緩衝層172的第二濃度。舉例而言，單元結構174的第二層174_2的鍺濃度可高於第一緩衝層171的第一濃度且低於第二緩衝層172的第二濃度。舉例而言，單元結構174的第一層174_1及第二層174_2的鍺濃度可在約15原子百分比與約50原子百分比之間。然而，本揭露不限於此。
綜上所述，所屬領域中具有通常知識者將瞭解，在實質上不背離本揭露的原理的情況下，可對較佳實施例進行許多變化及修改。因此，本發明的所揭露的較佳實施例僅用於一般及描述性意義，且並非出於限制性目的。
100、SUB:基底 101:絕緣層 102:場絕緣層 105:絕緣結構 110A:第一主動圖案 110B:第二主動圖案 110F:鰭片圖案 110r2:凹槽 111:第一片圖案 112:第二片圖案 113:第三片圖案 114:第四片圖案 115:第五片圖案 116:第六片圖案 130:閘極結構 132:閘極介電層 134、GE:閘極電極 136:閘極間隔物 137L:下部內部間隔物 137U:上部內部間隔物 138:閘極封蓋圖案 160A:第一源極/汲極區 160B:第二源極/汲極區 170:緩衝層 171:第一緩衝層 172:第二緩衝層 173:第三緩衝層 174:單元結構 174_1:第一層 174_2:第二層 180A:第一源極/汲極觸點 180B:第二源極/汲極觸點 185:觸點間隔物 190:層間絕緣層 205A、205B、210:犧牲圖案 230:虛設閘極結構 232:虛設閘極介電層 234:虛設閘極電極 250:罩幕圖案 A-A、B-B、C-C、D-D:線 BL:位元線 CA:單元陣列 CH:通道區 DL:電容器介電層 DS:資訊儲存元件 DS_ST:資訊儲存元件結構 EL1:下部電極 EL2:上部電極 GE1:第一閘極電極 GE2:第二閘極電極 GI:閘極絕緣層 ILD:模製絕緣層 ILD_BS:底部表面 ILD_US:頂部表面 ISS:分離絕緣結構 L1:第一層 L2:第二層 L3:第三層 MCT:記憶體單元電晶體 MSC1:第一矽化物圖案 MSC2:第二矽化物圖案 PER:周邊電路區域 SCA:子單元陣列 SD1:第一源極/汲極/第一雜質區 SD2:第二源極/汲極/第二雜質區 SP:半導體圖案 SPC1:第一間隔物圖案 SPC2:第二間隔物圖案 SPC2_SW:側壁 SS:堆疊結構 T4_1、T4_2、T11、t11、t12、T21、T22、T23、T31、T32、T33、T41、T42:厚度 WL:字元線 X:第一方向 Y:第二方向 Z:第三方向
本揭露的上述及其他態樣及特徵藉由參考隨附圖式而詳細描述其例示性實施例將變得更加顯而易見，在隨附圖式中： 圖1為示出根據實例實施例的半導體裝置的透視圖。 圖2為沿圖1的線A-A截取的橫截面圖。 圖3為沿圖1的線B-B截取的橫截面圖。 圖4為沿圖1的線C-C截取的橫截面圖。 圖5為示出根據實例實施例的半導體裝置的橫截面圖。 圖6為示出根據實例實施例的半導體裝置的橫截面圖。 圖7為示出根據實例實施例的半導體裝置的橫截面圖。 圖8為示出根據實例實施例的半導體裝置的橫截面圖。 圖9為示出根據實例實施例的半導體裝置的透視圖。 圖10為沿圖9的線D-D截取的橫截面圖。 圖11至圖18為示出根據實例實施例的用於製造半導體裝置的方法的中間步驟的視圖。 圖19為繪示根據實例實施例的三維（3D）半導體記憶體裝置的單元陣列的簡化電路圖。 圖20為示出根據實例實施例的半導體裝置的透視圖。 圖21為示出根據實例實施例的半導體裝置的透視圖。 圖22為示出根據實例實施例的半導體裝置的透視圖。 圖23為示出根據實例實施例的半導體裝置的透視圖。 圖24至圖27為根據實例實施例的用於解釋半導體裝置的各種視圖。
100:基底
105:絕緣結構
110A:第一主動圖案
110B:第二主動圖案
110F:鰭片圖案
111:第一片圖案
112:第二片圖案
113:第三片圖案
114:第四片圖案
115:第五片圖案
116:第六片圖案
130:閘極結構
132:閘極介電層
134:閘極電極
136:閘極間隔物
138:閘極封蓋圖案
160A:第一源極/汲極區
160B:第二源極/汲極區
170:緩衝層
190:層間絕緣層
A-A:線
T11、t11:厚度
X:第一方向
Y:第二方向
Z:第三方向

Claims (10)

  1. 一種半導體裝置，包括： 第一主動圖案，與基底間隔開且在第一方向上延伸； 第二主動圖案，較所述第一主動圖案與所述基底更遠地間隔開且在所述第一方向上延伸； 閘極結構，在所述基底上，所述閘極結構在與所述第一方向交叉的第二方向上延伸且穿過所述第一主動圖案及所述第二主動圖案； 第一源極/汲極區，在所述閘極結構的至少一個側表面上且連接至所述第一主動圖案； 第二源極/汲極區，在所述閘極結構的至少一個側表面上且連接至所述第二主動圖案；以及 緩衝層，在所述基底與所述第一主動圖案之間，所述緩衝層包括鍺（Ge）。
  2. 如請求項1所述的半導體裝置，其中所述緩衝層的鍺濃度隨著其靠近所述第一主動圖案而增加。
  3. 如請求項1所述的半導體裝置，其中： 所述第一主動圖案包括在所述基底上彼此間隔開的多個下部片圖案，所述下部片圖案中的每一者在所述第一方向上延伸； 所述第二主動圖案包括在所述第一主動圖案上彼此間隔開的多個上部片圖案，所述上部片圖案中的每一者在所述第一方向上延伸；且 所述緩衝層的厚度大於所述多個下部片圖案及所述多個上部片圖案中的每一者的厚度。
  4. 如請求項1所述的半導體裝置，其中所述緩衝層包括第一緩衝層及第二緩衝層，所述第一緩衝層及所述第二緩衝層分別以第一濃度及第二濃度含有鍺，且 所述第二緩衝層的所述第二濃度高於所述第一緩衝層的所述第一濃度。
  5. 如請求項4所述的半導體裝置，其中所述緩衝層更包括在所述第一緩衝層與所述第二緩衝層之間的第三緩衝層，且 其中所述第三緩衝層的第三濃度高於所述第一緩衝層的所述第一濃度且低於所述第二緩衝層的所述第二濃度。
  6. 如請求項4所述的半導體裝置，其中所述緩衝層包括其中堆疊有第一層和第二層的單元結構，所述第一層包括鍺，所述第二層以比所述第一層的濃度更高的濃度包括鍺，且 其中所述單元結構在所述第一緩衝層與所述第二緩衝層之間。
  7. 如請求項6所述的半導體裝置，其中所述單元結構的平均鍺濃度高於所述第一緩衝層的鍺濃度且低於所述第二緩衝層的鍺濃度。
  8. 如請求項6所述的半導體裝置，其中所述第一緩衝層及所述第二緩衝層中的每一者的厚度大於所述單元結構的所述第一層及所述第二層中的每一者的厚度。
  9. 一種半導體裝置，包括： 第一片圖案及第二片圖案，在基底上彼此間隔開，所述第一片圖案及所述第二片圖案中的每一者在第一方向上延伸； 第三片圖案及第四片圖案，在所述第二片圖案上彼此間隔開，所述第三片圖案及所述第四片圖案中的每一者在所述第一方向上延伸； 閘極結構，在所述基底上，所述閘極結構在與所述第一方向交叉的第二方向上延伸且穿過所述第一片圖案至所述第四片圖案，所述閘極結構在所述第一片圖案至所述第四片圖案中的多者之間； 第一源極/汲極區，在所述閘極結構的至少一個側表面上且連接至所述第一片圖案及所述第二片圖案； 第二源極/汲極區，在所述閘極結構的至少一個側表面上且連接至所述第三片圖案及所述第四片圖案；以及 緩衝層，在所述基底與所述第一片圖案之間，所述緩衝層包括鍺， 其中所述緩衝層的厚度大於所述第一片圖案至所述第四片圖案中的每一者的厚度。
  10. 如請求項9所述的半導體裝置，其中所述緩衝層的鍺濃度隨著其靠近所述第一片圖案而增加。
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