TW202312174A - 固件升級方法、裝置、晶片及電腦存儲介質 - Google Patents

Abstract

本申請實施例提供一種固件升級方法，應用於晶片，包括：接收一控制器輸出之固件，並燒錄所述固件到所述晶片之記憶體中；接收所述控制器輸出之第一電平之鎖存訊號；接收所述控制器輸出之刷新指令，並刷新所述晶片之記憶體；延時一預設時間段；於經過所述預設時間段後，接收所述控制器輸出之第二電平之鎖存訊號。本申請實施例還提供一種固件升級裝置、晶片及電腦存儲介質。由此，本申請實施例提供之固件升級方法、裝置、晶片及電腦存儲介質，可藉由鎖定與釋放晶片之控制插腳輸出之控制訊號，來實現晶片之無損升級。

Description

固件升級方法、裝置、晶片及電腦存儲介質

本申請涉及控制器技術領域，尤其是一種固件升級方法、裝置、晶片及電腦存儲介質。

隨著電子技術之快速發展，複雜可程式化邏輯器件（Complex Programmable Logic Device，CPLD）被廣泛應用於電子設備中，用於數位電路與積體電路之開發設計。然而，於CPLD進行固件升級時，CPLD控制管腳之輸出訊號可能會抖動，造成CPLD之工作狀態不穩定，導致CPLD運行狀態與資料出現錯誤。

鑒於以上問題，本申請實施例提供一種固件升級方法、裝置、晶片及電腦存儲介質，可藉由鎖定與釋放晶片之控制管腳輸出之控制訊號，來實現晶片之無損升級。

本申請實施例第一方面提供一種固件升級方法，應用於晶片，所述固件升級方法包括：

接收一控制器輸出之固件，並於後臺模式下燒錄所述固件到所述晶片之記憶體中；

接收所述控制器輸出之第一電平之鎖存訊號，並鎖存所述晶片之管腳訊號之電平狀態；

接收所述控制器輸出之刷新指令，並刷新所述晶片之記憶體；

延時一預設時間段；

於經過所述預設時間段後，接收所述控制器輸出之第二電平之鎖存訊號，並釋放所述晶片之管腳訊號之電平狀態。

於一種可能之實現方式中，於接收所述控制器輸出之第一電平之鎖存訊號前，確定燒錄所述固件是否完成。

於一種可能之實現方式中，若燒錄所述固件沒有完成，則接收所述控制器輸出之第二電平之鎖存訊號，並釋放所述晶片之管腳訊號之電平狀態。

於一種可能之實現方式中，於所述預設時間段內，確定固件是否穩定運行。

於一種可能之實現方式中，若所述固件沒有穩定運行，繼續接收所述控制器輸出之第一電平之鎖存訊號，並鎖存所述晶片之管腳訊號之電平狀態。

本申請實施例第二方面提供一種固件升級裝置，包括：

燒錄模組，用於接收一控制器輸出之固件，並於後臺模式下燒錄所述固件到所述晶片之記憶體中；

鎖存釋放模組，用於接收所述控制器輸出之第一電平之鎖存訊號，並鎖存所述晶片之管腳訊號之電平狀態；

刷新模組，用於接收所述控制器輸出之刷新指令，並刷新所述晶片之記憶體；

監控模組，用於延時一預設時間段；

於經過所述預設時間段後，所述鎖存釋放模組接收所述控制器輸出之第二電平之鎖存訊號，並釋放所述晶片之管腳訊號之電平狀態。

於一種可能之實現方式中，於所述鎖存釋放模組接收所述控制器輸出之第一電平之鎖存訊號前，所述燒錄模組確定燒錄所述固件是否完成，若所述燒錄模組確定燒錄所述固件沒有完成，則所述鎖存釋放模組接收所述控制器輸出之第二電平之鎖存訊號，並釋放所述晶片之管腳訊號之電平狀態。

於一種可能之實現方式中，於所述預設時間段內，所述監控模組確定固件是否穩定運行，若監控模組確定固件沒有穩定運行，則所述鎖存釋放模組繼續接收所述控制器輸出之第一電平之鎖存訊號，並鎖存所述晶片之管腳訊號之電平狀態。

本申請實施例協力廠商面提供一種晶片，包括：

記憶體，用於存儲電腦程式；

處理器，用於調用所述記憶體中之所述電腦程式，使得所述晶片執行上述之固件升級方法。

本申請實施例第四方面提供一種電腦存儲介質，所述電腦存儲介質包括電腦指令，當所述電腦指令於晶片上運行時，使得所述晶片執行上述之固件升級方法。

由此，本申請實施例提供之固件升級方法、裝置、晶片及電腦存儲介質，可藉由鎖定與釋放晶片之控制管腳輸出之控制訊號，來實現晶片之無損升級。

本申請實施例中，“第一”、“第二”等詞彙，僅是用於區別不同之物件，不能理解為指示或暗示相對重要性，亦不能理解為指示或暗示順序。例如，第一應用、第二應用等是用於區別不同之應用，而不是用於描述應用之特定順序，限定有“第一”、“第二”之特徵可明示或者隱含地包括一個或者更多個該特徵。

請參閱圖1，圖1所示為本申請之一個實施例提供之晶片101之應用場景圖。如圖1所示，晶片101可包括控制管腳1011，其可輸出一控制訊號，例如，控制管腳1011可輸出使能訊號到一外部電路，以使外部電路正常工作。晶片101還可包括記憶體1012，用於儲存固件，該固件可用於升級晶片101之固件。

於一些實施例中，晶片101可為複雜可程式化邏輯器件（Complex Programmable Logic Device，CPLD）、現場可程式化閘陣列（Field Programmable Gate Array）等。

控制器102可為中央處理器（Central Process Unit，CPU）、基板管理控制器（Baseboard Management Controller，BMC）等，其與晶片101電連接，控制器102可包括聯合測試工作組（Joint Test Action Group，JTAG）介面，以基於JTAG協定與晶片101進行資料傳輸，例如，控制器102可將固件之資料藉由JTAG介面傳輸到晶片101，以升級晶片101之固件，亦可將控制指令藉由JTAG介面傳輸到晶片101，以控制晶片101刷固件、重新啟動等。

控制器102還可包括積體電路匯流排（Inter-Integrated Circuit，I2C）介面，以基於I2C協定與晶片101進行資料傳輸，例如控制器102可藉由I2C介面向晶片101傳輸固件之資料或控制指令等。

控制器102還可包括通用型輸入輸出（General-purpose input/output，GPIO）介面，控制器102可藉由GPIO介面向晶片101傳輸一鎖存訊號，以用於鎖存或解鎖控制管腳1011輸出之控制訊號之電平狀態。

控制器102可藉由網路連接到伺服器103，例如，控制器102可藉由乙太網、無線網路、藍牙等方式連接到伺服器103，亦可藉由可移動介質連接到伺服器，例如，控制器102可藉由U盤、記憶體卡、USB資料電纜連線到伺服器103，以獲取存放於伺服器103上之固件。

當晶片101之固件需要升級時，控制器102可藉由網路或可移動介質從伺服器103上下載晶片101之固件，並藉由JTAG或I2C介面將該固件傳輸到晶片101，以用於晶片101之固件升級。

需要說明，晶片101於其固件之升級過程中，控制管腳1011輸出之控制訊號可能會發生抖動，造成控制訊號之電平不穩定，從而影響外部電路之工作。控制器102可於晶片101之固件生效前，藉由GPIO介面向晶片101傳輸第一電平之鎖存訊號，以鎖存控制管腳1011輸出之控制訊號之電平狀態。所述鎖存控制訊號之電平狀態是指維持此時所述控制訊號之電平狀態，使所述控制訊號之電平狀態不會出於外部原因而發生改變，此時，所述控制訊號之電平狀態不受晶片101之輸入訊號等條件制約。

由此，於晶片101之固件生效後，控制訊號之電平狀態不會發生抖動，亦不會影響外部電路之工作。當晶片101之固件運行穩定後，控制器102可藉由GPIO介面向晶片101傳輸第二電平之鎖存訊號，以解鎖控制管腳1011輸出之控制訊號之電平狀態，使得晶片101能夠恢復基於固件之正常工作。所述解鎖控制訊號之電平狀態是指不再維持此時所述控制訊號之電平狀態，使所述控制訊號之電平狀態可出於外部原因而發生改變，此時，所述控制訊號之電平狀態受到晶片101之輸入訊號等條件制約，可理解，當所述控制訊號之電平狀態被解鎖時，晶片101可恢復正常工作狀態。

請參閱圖2，圖2所示為本申請之一個實施例提供之固件升級方法之流程圖，該固件升級方法可應用於晶片101。如圖2所示，該固件升級方法可包括以下步驟：

S1：接收固件，於後臺模式下燒錄固件。

於一些實施例中，當晶片101需要對其固件進行升級時，控制器102可藉由網路或可移動介質從伺服器103上下載晶片101之固件，該固件可由固件廠商上傳到伺服器103上，控制器102可藉由JTAG或I2C介面將該固件傳輸到晶片101。晶片101可接收該固件，並將其於後臺模式下燒錄到記憶體1012中。

本實施例中，後臺模式是指晶片101於不中斷其他工作之前提下，將新之工作與其他工作並行之工作模式。可理解，晶片101於後臺模式下燒錄固件，可保證晶片101之工作流程不被中斷，於晶片101燒錄固件時，晶片101可進行其他工作，有利於提高晶片101之並行工作效率。

S2：確定於後臺模式下燒錄固件是否完成。

於一些實施例中，晶片101可確定於後臺模式下燒錄固件是否完成，若此時固件燒錄沒有完成，則直接執行步驟S6，若此時固件燒錄已完成，則執行步驟S3。

S3：接收第一電平之鎖存訊號，並鎖存控制訊號。

於一些實施例中，控制器102可藉由GPIO介面向晶片101傳輸鎖存訊號，該鎖存訊號可根據其不同之電平狀態，使得晶片101對其控制訊號進行鎖存或解鎖。

具體來說，當晶片101確定於後臺模式下固件燒錄已完成時，控制器102可藉由邊界掃描（Boundary Scan）來獲取晶片101之控制管腳1011之輸出訊號之電平狀態，並傳輸第一電平（例如高電平）之鎖存訊號到晶片101，晶片101可接收該第一電平之鎖存訊號，並鎖存控制訊號之電平狀態。

於一些實施例中，晶片101於其固件之升級過程中，控制管腳1011輸出之控制訊號可能會發生抖動，造成控制訊號之電平不穩定。當晶片101藉由GPIO介面接收到控制器102輸出之第一電平之鎖存訊號後，晶片101可維持其控制管腳1011輸出之控制訊號之電平狀態，於晶片101之固件升級過程中，保持控制訊號之穩定性，從而保證晶片101之工作穩定性。

S4：接收刷新指令，以使固件生效。

於一些實施例中，當晶片101於後臺模式下燒錄固件已完成，且其控制訊號之電平狀態已經被鎖存時，控制器102可藉由JTAG或I2C介面向晶片101傳輸刷新指令，當晶片101接收到該刷新指令時，可刷新其記憶體1012，以使固件生效。

可理解，晶片101於根據該刷新指令刷新其記憶體1012時，不需要晶片101斷電或重新開機，有利於提高晶片101之並行工作效率。

S5：確定所述晶片之所述固件於預設時間段內是否穩定運行。

於一些實施例中，於固件生效後，晶片101之工作狀態可能仍然不穩定，控制器102可於一段預設時間段內繼續輸出第一電平之鎖存訊號，以防止晶片101之工作狀態不穩定導致其輸出之控制訊號抖動。於一段預設時間段內，晶片101可確定固件是否穩定運行，若固件穩定運行，則執行步驟S6，否則繼續接收控制器102輸出之第一電平之鎖存訊號，並鎖存控制訊號之電平狀態。

於一些實施例中，所述預設時間段可事先定義。

S6：接收第二電平之鎖存訊號，並解鎖控制訊號。

於一些實施例中，當於固件生效後，且經過該預設時間段後，控制器102可切換鎖存訊號之電平狀態，輸出第二電平（例如低電平）之鎖存訊號，晶片101可接收該第二電平之鎖存訊號，並根據第二電平之鎖存訊號解鎖控制訊號之電平狀態。

可理解，當晶片101解鎖控制訊號之電平狀態後，晶片101可基於固件恢復正常之工作狀態。

於一些實施例中，若此時固件燒錄沒有完成，晶片101不會接收第一電平之鎖存訊號，而是接收第二電平之鎖存訊號，以解鎖控制訊號之電平狀態。

由此，本實施例提供之固件升級方法，可藉由鎖定與釋放晶片之控制管腳輸出之控制訊號，來實現晶片之無損升級。

請參閱圖3，圖3所示為本申請之一個實施例提供之固件升級裝置100之功能框圖。

本實施例中，所述固件升級裝置100可包括多個由程式碼段所組成之功能模組。所述固件升級裝置100中之各個程式段之程式碼可存儲於一晶片之記憶體中，並由至少一個處理器所執行，以執行圖2中示出之固件升級方法。

本實施例中，所述固件升級裝置100根據其所執行之功能，可被劃分為多個功能模組。所述功能模組可包括：燒錄模組10、鎖存釋放模組20、監控模組30、刷新模組40。

燒錄模組10用於接收固件，於後臺模式下燒錄固件，並用於確定於後臺模式下燒錄固件是否完成。

鎖存釋放模組20用於接收第一電平之鎖存訊號，以鎖存控制訊號。

於一些實施例中，鎖存釋放模組20可接收第一電平之鎖存訊號，並根據第一電平之鎖存訊號鎖存控制訊號之電平狀態。

刷新模組40用於接收刷新指令，以使固件生效。

於一些實施例中，刷新模組40可接收控制器102輸出之刷新指令，並根據該刷新指令刷新記憶體1012，以使固件生效。

監控模組30用於確定固件是否穩定運行。

於一些實施例中，監控模組30可於一段預設時間段內接收控制器102輸出之第一電平之鎖存訊號，以防止晶片101之工作狀態不穩定導致其輸出之控制訊號抖動。若固件穩定運行，則鎖存釋放模組20接收第二電平之鎖存訊號，並根據第二電平之鎖存訊號解鎖控制訊號之電平狀態，否則鎖存釋放模組20繼續接收控制器102輸出之第一電平之鎖存訊號，並鎖存控制訊號之電平狀態。

於一些實施例中，所述預設時間段可事先定義。

鎖存釋放模組20還用於接收第二電平之鎖存訊號，並解鎖控制訊號。

於一些實施例中，當固件生效後，且經過該預設時間段後，控制器102可切換鎖存訊號之電平狀態，輸出第二電平之鎖存訊號，鎖存釋放模組20可接收該第二電平之鎖存訊號，並根據第二電平之鎖存訊號解鎖控制訊號之電平狀態。

可理解，當鎖存釋放模組20解鎖控制訊號之電平狀態後，晶片101可基於固件恢復正常之工作狀態。

於一些實施例中，若燒錄模組10確定固件燒錄沒有完成，鎖存釋放模組20不會接收第一電平之鎖存訊號，而是接收第二電平之鎖存訊號，解鎖控制訊號之電平狀態。

請參閱圖4，圖4所示為本申請之一個實施例提供之晶片101之硬體結構示意圖。如圖4所示，晶片101包括記憶體1012、至少一個處理器402、至少一條通訊匯流排403及通訊介面404。

本領域技術人員應該瞭解，圖4示出之晶片101之結構並不構成本申請實施例之限定，既可是匯流排型結構，亦可是星形結構，所述晶片101還可包括比圖示更多或更少之其他硬體或者軟體，或者不同之部件佈置。

於一些實施例中，所述晶片101是一種能夠按照事先設定或存儲之指令，自動進行數值計算與/或資訊處理之晶片，其硬體包括但不限於微處理器、專用積體電路、可程式化閘陣列、數文書處理器及嵌入式設備等。所述晶片101還可包括客戶設備，所述客戶設備包括但不限於任何一種可與客戶藉由鍵盤、滑鼠、遙控器、觸控板或聲控設備等方式進行人機交互之電子產品，例如，個人電腦、平板電腦、智慧手機、數位相機等。

需要說明，所述晶片101僅為舉例，其他習知之或今後可能出現之電子產品如可適應於本申請，亦應包含於本申請之保護範圍以內，並以引用方式包含於此。

於一些實施例中，所述記憶體1012用於存儲程式碼與各種資料，並於晶片101之運行過程中實現高速、自動地完成程式或資料之存取。所述記憶體1012包括唯讀記憶體（Read-Only Memory，ROM）、可程式化唯讀記憶體（Programmable Read-Only Memory，PROM）、可擦除可規劃式唯讀記憶體（Erasable Programmable Read-Only Memory，EPROM）、一次可程式化唯讀記憶體（One-time Programmable Read-Only Memory，OTPROM）、電子擦除式可複寫唯讀記憶體（Electrically-Erasable Programmable Read-Only Memory，EEPROM）、唯讀光碟（Compact Disc Read-Only Memory，CD-ROM）或其他光碟記憶體、磁碟記憶體、磁帶記憶體、或者能夠用於攜帶或存儲資料之電腦可讀之任何其他介質。

於一些實施例中，所述至少一個處理器402可由積體電路組成，例如可由單個封裝之積體電路所組成，亦可是由多個相同功能或不同功能封裝之積體電路所組成，包括一個或者多個中央處理器（Central Processing unit，CPU）、微處理器、數文書處理晶片、圖形處理器及各種控制晶片之組合等。所述至少一個處理器402是所述晶片101之控制核心（Control Unit），利用各種介面與線路連接整個晶片101之各個部件，藉由運行或執行存儲於所述記憶體1012內之程式或者模組，以及調用存儲於所述記憶體1012內之資料，以執行晶片101之各種功能與處理資料。

於一些實施例中，所述至少一條通訊匯流排403被設置為實現所述記憶體1012以及所述至少一個處理器402等之間之連接通訊。

於一些實施例中，所述通訊介面404使用任何收發器一類之裝置，用於與其它設備或通訊網路通訊，如乙太網，無線接入網（RAN），無線區域網（Wireless Local Area Networks，WLAN）等。

儘管未示出，所述晶片101還可包括給各個部件供電之電源（比如電池），可選地，電源可藉由電源管理裝置與所述至少一個處理器402邏輯相連，從而藉由電源管理裝置實現管理充電、放電、以及功耗管理等功能。電源還可包括一個或一個以上之直流或交流電源、再充電裝置、電源故障檢測電路、電源轉換器或者逆變器、電源狀態指示器等任意元件。所述晶片101還可包括多種感測器、藍牙模組等，於此不再贅述。

可理解，所述實施例僅為說明之用，於專利申請範圍上並不受此結構之限制。

上述以軟體功能模組之形式實現之集成之單元，可存儲於一個電腦可讀取存儲介質中。上述軟體功能模組存儲於一個存儲介質中，包括複數指令用以使得一台電腦設備（可是個人電腦，電子設備，或者網路設備等）或處理器（processor）執行本申請各個實施例所述方法之部分。

於進一步之實施例中，所述至少一個處理器402可執行所述晶片101之操作裝置以及安裝之各類應用程式、程式碼等，例如，上述之各個模組。

所述記憶體1012中存儲有程式碼，且所述至少一個處理器402可調用所述記憶體1012中存儲之程式碼以執行相關之功能。例如，圖3中所述之各個功能模組是存儲於所述記憶體1012中之程式碼，並由所述至少一個處理器402所執行，從而實現所述各個模組之功能以達到之目的。

於本申請之一個實施例中，所述記憶體1012存儲多個指令，所述多個指令被所述至少一個處理器402所執行以實現資料處理之功能。

具體地，所述至少一個處理器402對上述指令之具體實現方法可參考對應實施例中相關步驟之描述，於此不贅述。

於本申請所提供之幾個實施例中，應該理解到，所揭露之裝置與方法，可藉由其它之方式實現。例如，以上所描述之裝置實施例僅僅是示意性例如，所述模組之劃分，僅僅為一種邏輯功能劃分，實際實現時可有另外之劃分方式。

進一步地，所述電腦可讀存儲介質可是非易失性，亦可是易失性。

進一步地，所述電腦可讀存儲介質主要包括存儲程式區與存儲資料區，其中，存儲程式區可存儲作業系統、至少一個功能所需之應用程式等；存儲資料區可存儲根據區塊鏈節點之使用所創建之資料等。

所述作為分離部件說明之模組可是或者亦可不是物理上分開作為模組顯示之部件可是或者亦可不是物理單元，既可位於一個地方，或者亦可分佈到多個網路單元上。可根據實際之需要選擇其中之部分或者全部模組來實現本實施例方案之目的。

另外，於本申請各個實施例中之各功能模組可集成於一個處理單元中，亦可是各個單元單獨物理存於，亦可兩個或兩個以上單元集成於一個單元中。上述集成之單元既可採用硬體之形式實現，亦可採用硬體加軟體功能模組之形式實現。

本技術領域之普通技術人員應當認識到，以上之實施方式僅是用以說明本申請，而並非用作為對本申請之限定，僅要於本申請之實質精神範圍之內，對以上實施例所作之適當改變與變化均落於本申請要求保護之範圍之內。

101:晶片 1011:控制管腳 1012:記憶體 102:控制器 103:伺服器 100:固件升級裝置 10:燒錄模組 20:鎖存釋放模組 30:監控模組 40:刷新模組 402:處理器 403:通訊匯流排 404:通訊介面

圖1為本申請之一個實施例提供之晶片之應用場景圖。

圖2為本申請之一個實施例提供之固件升級方法之流程圖。

圖3為本申請之一個實施例提供之固件升級裝置之功能框圖。

圖4為本申請之一個實施例提供之晶片之硬體結構示意圖。

無

S1-S6:步驟

Claims (10)

1. 一種固件升級方法，應用於晶片，其改良在於，所述固件升級方法包括： 接收控制器輸出之固件，並燒錄所述固件到所述晶片之記憶體中； 接收所述控制器輸出之第一電平之鎖存訊號，用於鎖存所述晶片之管腳訊號之電平狀態； 接收所述控制器輸出之刷新指令，並刷新所述晶片之記憶體，以使所述固件生效； 確定所述固件於預設時間段內是否穩定運行； 若確定所述固件於所述預設時間段內穩定運行，則接收所述控制器輸出之第二電平之鎖存訊號，以解鎖所述晶片之管腳訊號之電平狀態。
2. 如請求項1所述之固件升級方法，其中，於後臺模式下燒錄所述固件到所述晶片之所述記憶體中。
3. 如請求項2所述之固件升級方法，其中，於接收所述控制器輸出之第一電平之鎖存訊號前，確定燒錄所述固件是否完成。
4. 如請求項3所述之固件升級方法，其中，若確定燒錄所述固件沒有完成，則接收所述控制器輸出之第二電平之鎖存訊號，不鎖存所述晶片之所述管腳訊號之電平狀態。
5. 如請求項4所述之固件升級方法，其中，若確定所述固件於所述預設時間段內沒有穩定運行，則繼續接收所述控制器輸出之第一電平之鎖存訊號，用於鎖存所述晶片之所述管腳訊號之電平狀態。
6. 一種固件升級裝置，其改良在於，包括： 燒錄模組，用於接收控制器輸出之固件，並燒錄所述固件到晶片之記憶體中； 鎖存釋放模組，用於接收所述控制器輸出之第一電平之鎖存訊號，用於鎖存所述晶片之管腳訊號之電平狀態； 刷新模組，用於接收所述控制器輸出之刷新指令，並刷新所述晶片之記憶體，以使所述固件生效； 監控模組，用於確定所述晶片之所述固件於預設時間段內是否穩定運行； 若所述固件於預設時間段內穩定運行，則所述鎖存釋放模組接收所述控制器輸出之第二電平之鎖存訊號，用於解鎖所述晶片之管腳訊號之電平狀態。
7. 如請求項6所述之固件升級裝置，其中，所述燒錄模組於後臺模式下燒錄所述固件到所述晶片之所述記憶體中，於所述鎖存釋放模組接收所述控制器輸出之第一電平之鎖存訊號前，所述燒錄模組確定燒錄所述固件是否完成，若所述燒錄模組確定燒錄所述固件沒有完成，則所述鎖存釋放模組接收所述控制器輸出之第二電平之鎖存訊號，不鎖存所述晶片之所述管腳訊號之電平狀態。
8. 如請求項7所述之固件升級裝置，其中，若所述監控模組確定所述固件沒有穩定運行，則所述鎖存釋放模組繼續接收所述控制器輸出之第一電平之鎖存訊號，用於鎖存所述晶片之所述管腳訊號之電平狀態。
9. 一種晶片，其改良在於，包括： 記憶體，用於存儲電腦程式； 處理器，用於調用所述記憶體中之所述電腦程式，使得所述晶片執行如請求項1-5任一項所述之固件升級方法。
10. 一種電腦存儲介質，其改良在於，所述電腦存儲介質包括電腦指令，當所述電腦指令於晶片上運行時，使得所述晶片執行如請求項1-5任一項所述之固件升級方法。

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