TW202304033A - 具有金屬絕緣層金屬（ｍｉｍ）電容器之積體電路封裝組件重分佈層 - Google Patents

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mim
mim capacitor
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大衛 歐蘇利文
喬治 賽德曼
貝恩德 維赫斯
霍斯特 波麥斯特
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美商英特爾股份有限公司
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Abstract

包含與重分佈層相整合之金屬絕緣層金屬(MIM)電容器的IC晶片封裝組件路由結構。IC晶片的主動側可以經由第一層互連部而被電耦接至重分佈層。重分佈層終止於適合使封裝組件經由第二層互連部而耦接至主機構件的介面處。MIM電容器結構可以包括適用於例如350℃或更高之高溫處理的材料。MIM電容器結構因此可以使用較高溫度的處理而被製作於主機基板之上。重分佈層和MIM電容器然後可以使用較低溫度的處理而被嵌入於封裝組件電介質材料之內。IC晶片可以附接至封裝組件路由結構，而且封裝組件然後與主機基板分離以便進一步組裝到主機構件。

Description

具有金屬絕緣層金屬（ＭＩＭ）電容器之積體電路封裝組件重分佈層
本發明係有關具有金屬絕緣層金屬(MIM)電容器之積體電路封裝組件重分佈層。
在電子製造方面，積體電路(IC)封裝為其中已經被製作於包括半導體材料的晶粒或晶片上之IC係耦接至支撐殼體或「封裝組件(package)」的製造階段，而支撐殼體或「封裝組件」能夠保護IC免於實體損壞而且支援適於進一步連接至主機構件(諸如，印刷電路板(PCB))的電接觸。在IC產業中，製作封裝組件的過程常常被稱為封裝或組裝。
電容器常常為各種電子功能(例如，在電源輸送網路或濾波器中，等等)所需要。對於包含IC晶片與其互連(例如，經由第一層互連部)之矽中介層的一些封裝組件而言，電容器可以被製作於矽中介層上。或者，分離的電容器可以被附接至沒有任何封裝組件互連部係位於其中之排除區內的封裝基板。然而，即使裝置封裝組件面臨到減小形狀因素的壓力，它們設計的複雜度持續增加。例如，封裝組件的z-高度(厚度)為非常重要的特性，而且在一些裝置應用上，希望0.3至0.4 mm或者更小的封裝組件z-高度。用矽中介層或分離的電容器難以達成此等厚度。因此，施行電容器以及提供精巧之形狀因素的封裝組件架構在商業上係有利的。
對於可大量製造性而言，封裝組件處理常常需要以晶圓級封裝(WLP)技術所做成之各種類型的封裝組件(例如，覆晶)，在晶圓級封裝技術中，許多晶片被並列封裝而且在載板或面板基板上。例如，在s封裝組件中，晶片於晶片重組(reconstitution)製程期間被嵌入封裝組件電介質材料內。晶片的輸入/輸出接著可以被重分佈至具有導電路由特徵的封裝組件互連部，導電路由特徵常常被稱為重分佈層(RDL)路由，其可以從IC晶片的邊緣延伸任意距離，如同由封裝組件電介質所支撐。然而，許多RDL技術得助於有機電介質材料，而有機電介質材料受限於最大溫度(例如，低於350℃)，其阻礙了將前端晶圓技術製程整合進上述封裝技術中的完全整合。
及
實施例係參照所包含的圖式來做說明的。雖然特定的組態及配置被詳細地描述和討論，但是應該了解到這只是為了舉例說明的目的而被做成的。習於相關技藝者將知道其他的組態及配置係可能的，但沒有違離本發明的精神及範疇。對習於相關技藝者而言將顯而易知的是，本文中所說明的技術及/或配置可以被使用於各式各樣之除了本文中所詳細說明者以外的其他系統和應用。
對附圖做成下面的詳細說明，其構成說明書的一部分而且例舉出代表性實施例。此外，要了解的是，其他實施例可以被利用以及結構及/或邏輯的改變可以被做成而沒有違離所請專利標的之範疇。也應該注意到，方向及參考，例如，上、下、頂部、底部、等等，可以僅被用來協助圖式中之特徵的說明。因此，下面的詳細說明並不採用限定的意義，而且所請專利標的之範疇僅由附加之申請專利範圍及其等同範圍來界定。
在下面的說明中，許多細節被提出。然而，對習於此技藝者而言將顯而易知的是，實施例可以在沒有這些特定細節的情況下被實行。在一些例子中，眾所周知的方法及裝置係以方塊圖形式來予以顯示而不是被詳細地顯示出，以避免模糊了該等實施例。此說明書通篇對「一實施例」或「一個實施例」或「一些實施例」的參考意謂著相關於該實施例所說明之特殊的特徵、結構、功能、或特性係包含在至少一個實施例中。因此，此說明書通篇在各種場合中用語「在一實施例中」或「在一個實施例中」或「在一些實施例中」的出現不需要指的是同一個實施例。此外，特殊的特徵、結構、功能、或特性可以用任何適合的方式組合於一個或更多個實施例中。例如，第一個實施例可以和第二個實施例在與這兩個實施例相關聯之特殊的特徵、結構、功能、或特性不互相排除的任何之處相組合。
如同在說明書和附加的申請專利範圍中所使用者，單數形式「一」和「該」意欲也包含複數形式，除非上下文清楚地表示其他情況。也將要了解的是，如本文中所使用的用語「及/或」係指並包含相關表列項目之一個或更多個的任何及所有可能的組合。
用語「耦合」和「連接」以及其衍生詞在本文中可以被用來說明組件之間的功能或結構的關係。應該了解的是，這些用語並不想要作為彼此的同義詞。反而是，在特別的實施例中，「連接」可以被用來指明兩個或更多個元件係互相直接實體、光學、或電性接觸。「耦合」可以被用來指明兩個或更多個元件係互相直接或間接(具有其他中間元件介於其間)實體或電性接觸，及/或該兩個或更多個元件互相合作或互動(例如，如同呈因果關係)。
如本文中所使用的用語「在…之上」、「在…之下」、「在…之間」、和「在…上」指的是一個組件或材料相對於其他組件或材料的相對位置，在該情況中，此等物理關係是值得注意的。例如，在材料的上下文中，一種材料或層設置在另一種材料或層之上或之下可以是直接相接觸或者可以具有一個或更多個中間材料或層。而且，一種材料設置在兩種材料或層之間可以是與該兩種材料/層直接相接觸或者可以具有一個或更多個中間材料/層。相反地，第一材料或層「在」第二材料或層「上」係直接與該第二材料/層相接觸。類似的區別可以被做成於組件總成的上下文中。
如同在此說明書通篇中，以及在申請專利範圍中，由用語「…的至少其中一個」或「…的至少其中一個或更多個」所連結之一列表的項目可以意謂所表列項目的任意組合。例如，詞組「A、B、或C的至少其中一個」可以意謂A；B；C；A和B；A和C；B和C；或A, B和C。
如同下面所進一步說明的，IC封裝組件包含耦接至電氣路由結構的IC晶片，該電氣路由結構包含重分佈層(RDL)特徵和一個或更多個金屬絕緣層金屬(MIM)電容器兩者。MIM電容器結構可以經由部分的RDL特徵而被電連接至IC晶片。在一些範例中，IC晶片的主動側經由扇出(fan out)至封裝組件互連部的RDL特徵而被電耦接，封裝組件互連部係用以將封裝組件進一步耦接至主機構件，諸如電路板，等等。
MIM電容器可以被嵌入於封裝組件電介質內，具有第一RDL特徵在MIM電容器結構的一側，以及第二RDL特徵在MIM電容器結構的另一側(相反側)。如同下面所進一步說明的，MIM電容器結構可以早在WLP流程中使用薄膜處理技術來予以製作，而薄膜處理技術利用例如大於350℃的高溫。在MIM電容器結構的形成之後，RDL特徵可以連同封裝組件電介質一起被建構，以將MIM電容器包圍及互連成一更大的電氣路由結構。接著，IC晶片可以被附接至封裝組件路由結構的第一側，例如具有「第一層」互連部(FLI)。如同下面所進一步說明的，一旦IC晶片被附接，即可接著進行額外的操作。例如，封裝組件路由結構的第二側可以用額外的RDL特徵來加以處理，其可以終止於係用以使封裝組件路由進一步耦接至主機構件的介面處，例如，經由「第二層」互連部特徵。
圖1A為依據一些實施例，例舉製作具有整合MIM電容器結構之封裝組件路由的方法101之流程圖。方法101開始於方塊110，其中收到包含適於薄膜處理之基板的工件。在一代表性實施例中，工件實質上係平面的而且規定厚度及側面區域的尺寸以便適於支援排陣列於基板之上的多個封裝組件的拼板處理(亦即，WLP)。如同下面所進一步說明的，基板可包括一個或更多個材料層。基板的各種材料層可以被保留在最終之切割成單的(singulated)封裝組件內，或者和最終的封裝組件分離而成為犧牲載板的部分。
方法101繼續封裝組件路由結構的製作，其包含嵌入於封裝組件電介質之內的MIM電容器和RDL特徵兩者。在有利的實施例中，MIM電容器被製作於封裝組件電介質和RDL特徵的形成之前。有了這樣的序列，MIM電容器可以用不受與封裝組件電介質及/或RDL特徵相關聯之材料限制所約束的製程來予以自由地製作。例如，封裝組件電介質可包括模製成型化合物、噴塗式電介質、或者可能分解於某溫度閾值的乾膜層積材料，該溫度閾值將會限制MIM電容器的結構及/或功能。
在方塊120，薄膜MIM電容器結構被形成於基板之上。在方塊120可以進行任意數目加成(additive)或減成(subtractive)的薄膜製程來製作一電容器結構，其包含由適合用於足夠的電容器性能之層厚度及組成的絕緣體所隔離的電極。如同下面所進一步說明的，方塊120可包含金屬薄膜和電介質薄膜兩者的沉積。在一些代表性實施例中，這些沉積製程的一或多者被施行於至少350℃的溫度時。這樣的高溫處理可以至少有利於電容器絕緣體品質，例如，致使能夠沉積具有所想要之組成及/或層厚度的電介質。方塊120可進一步包含一個或更多個減成的蝕刻製程，其中，在方塊120所沉積之薄膜的一或多者被圖案化成個別的電容器結構。
有了所界定的電容器結構，路由結構的製作可繼之以相對更低溫的處理(例如，低於400℃)。在所例舉的範例中，方法101繼續於方塊130，其中，導電的RDL特徵被形成在建構於基板之上以及電容器結構的頂部之上的一個或更多個封裝組件電介質材料內。這些RDL特徵的一或多者可以被耦接至該等個別電容器結構的一個或更多個電極。任意數量層的RDL特徵可以被形成於方塊130，其具有頂層終止於適以與IC晶粒互連的特徵處。
在方塊140，一個或更多個IC晶粒被耦接至路由結構，例如，用FLI晶片附接製程。有了晶片附接，IC晶片的一或多者可以經由路由結構之RDL特徵的一或多者而被電耦接至MIM電容器結構的一或多者。一旦IC晶片被附接，一個或更多個電介質材料即可被形成於IC晶片的頂部之上及/或在IC晶片之間。例如，在方塊140可以進行包覆成型製程、乾膜層積、或者旋塗/噴塗式電介質製程來至少局部將IC晶片膠封於封裝組件之內。
方法101結束於輸出150，其中，以有助於使封裝組件進一步耦接至主機構件的任何方式來完成封裝組件路由。在下面所進一步說明的一些代表性實施例中，基板的一個或更多個材料層從WLP工件中被去除，以及額外的RDL特徵被形成在封裝組件路由結構之與IC晶粒相反的一側。此等RDL特徵可終止於適合用來使封裝組件互連至主機構件的介面處。這些RDL特徵的一或多者也可以耦接至MIM電容器的一或多者及/或可以耦接至在方塊130所形成之RDL特徵的一或多者。在封裝組件的完成之後，工件可以從面板或晶圓中被切割成單而產生單一的IC裝置封裝組件，其包含被整合於其導電路由結構之內的MIM電容器。
各式各樣的技術可被使用於方法101內以便在方塊120形成MIM電容器結構，這是因為早期的MIM製作能夠避免與後續方塊130至140相關聯的各種限制，諸如最大溫度閾值。圖1B例舉一流程圖，其依據一些實施例，例舉製作薄膜金屬絕緣層金屬(MIM)電容器結構的方法102。方法102可以被實行於，例如方法101的方塊120。但是，方法102可以被實行於除了方法101以外的方法中。類似地，方法101不一定需要包含方法102的實行。圖2A、2B、2C、2D及2E例舉透過當MIM電容器製作方法之所選擇的操作被進行時之WLP工件的剖面視圖，例如依據方法102的一些實施例。
首先參照圖1B，方法102開始於輸入121，其中，一個或更多個薄膜金屬層被沉積在基板的工作表面上。在代表性實施例中，MIM電容器的一個電極係要被形成自在輸入121所沉積的金屬。因此，在輸入121所沉積的薄膜層可以具有已知適用於MIM電容器電極的任意組成、微結構、及厚度。例如，可以被沉積於MIM電容器製作中之金屬層的任一者可以被實行於輸入121，該MIM電容器可以被單片整合入CMOS IC晶片或矽中介層內。因此，在輸入121，WLP工件理想上適合經由任何可被使用於晶圓廠(wafer fab)中之設備及/或沉積製程的處理。在一些範例中，用物理氣相沉積(PVD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、離子束沉積(IBD)、或原子層沉積(ALD)的一或多者來沉積金屬層。電鍍技術(例如，無電電鍍或電解電鍍)也可以被用來實行而在輸入121沉積一個或更多個金屬膜。
在輸入121所沉積之金屬的組成係有利地易於以一個或更多個蝕刻製程來予以減成地圖案化。因此，該金屬有利地是主要為銅(Cu)以外的金屬，銅的蝕刻可能有難度。在一些範例中，主要是鋁(Al)、鈷(Co)、鎳(Ni)、鎢(W)、鉭(Ta)、鈦(Ti)、釕(Ru)、錳(Mn)、或鉑(Pt)的金屬被沉積於輸入121處。在一些代表性Al實施例中，Al與一個或更多個其他金屬形成合金，諸如Cu (例如，~0.5 wt%)。在其他實施例中，上述金屬之任一者的氮化物、碳化物、或矽化物可以被形成於輸入121。在輸入121所沉積之金屬可以具有任何適合的厚度，例如，範圍從幾十奈米到微米或者更多。
方法102繼續於方塊123，其中，在輸入121所沉積之金屬被蝕刻入個別之MIM電容器結構的第一電極內。任意的遮蔽及微影圖案化製程可以被使用於方塊123。作為一個範例，光阻劑可以被施加於基板之平面金屬化的工作表面。光阻劑可以被成像來界定遮蔽及未遮蔽(開放)區域於薄膜金屬層之上。適合於該等金屬層之組成的蝕刻製程接著可被實行來蝕刻穿過遮罩之開放區域內的薄膜金屬層。諸如電漿RIE製程或濕式化學蝕刻製程的任何蝕刻製程能夠被實施於方塊123。
圖2A進一步例舉代表性實施例的剖面視圖，其中，WLP工件201包含載板205。載板205可以是已知適合於WLP技術的任意材料。在代表性實施例中，載板205在其未被保留作為IC裝置封裝組件之永久特徵的意義上係犧牲的。在一些實施例中，載板205為，例如不銹鋼的金屬預型件(metal preform)或者其他的金屬片狀製品(sheet good)。在其他實施例中，載板205為半導電/絕緣性結晶材料，諸如矽(例如，大幅面(large format)矽晶圓)。在其他實施例中，載板205為玻璃、藍寶石、石英等等。又在其他實施例中，載板205為陶瓷或聚合材料(polymeric material)。載板205也可以是包括多個材料層的積層板(laminate)或混合層(hybrid)。
一個或更多個介面層206可以在載板205的表面上。以虛線來例舉介面層206來強調介面層206的數量可以改變。針對一些實施例，介面層206係用作為協助後續之載板205去除的脫離層(release layer)。介面層206可以是犧牲的，但是也可以被保留作為IC裝置封裝組件之永久特徵。在一些範例中，介面層206包含一個或更多個矽層。此等矽層實質上可以是，例如單晶。除了此等矽層之外，或者代替此等矽層，介面層206可包含矽氧化物(SiO 2)層及/或矽氮化物(Si 3N 4)層、及/或矽氧氮化物(SiO xN y)層。
如同圖2A中所進一步例舉的，第一電容器電極212已經被圖案化自金屬膜(例如，Al等等)。如同由橢圓形所表示的，任意數量的電容器電極212可以被陣列於WLP工件之上，而且例如，藉由乾式/RIE電漿製程或濕式化學蝕刻製程而從金屬膜界定出每一個個別的電容器電極212。在代表性實施例中，金屬蝕刻製程停止於介面層206上。
返回到圖1B，方法102繼續於方塊125，其中，電容器絕緣層被沉積。在方塊125所沉積之電容器絕緣層較佳為基於矽的(亦即，包括矽)而且可另包含氧(SiO)或氮(SiN)中的至少一個。在一些實施例中，單一電介質材料層被沉積於方塊125。在其他實施例中，多層的電介質材料層疊被沉積於方塊125。此種多層層疊中的一個範例為SiO-SiN-SiO (ONO)層疊，具有各層主要包括矽以及氧或氮中的一者。基於矽的電介質材料可藉由，例如CVD或PECVD中的一或多者來予以沉積。此等沉積技術係已知用來產生具有能夠輕易被控制在幾奈米的晶圓級均勻性之厚度之絕佳的絕緣層。為了達到良好的絕緣品質(例如，低漏電、高崩潰電壓、等等)及均勻性，CVD和PECVD技術可蘊含例如450℃之高的處理溫度，或者更高。
已知適合作為MIM電容器結構中之絕緣層的其他電介質材料也可以被沉積於方塊125。例如，具有超過9之相對介電常數(relative permittivity)的高k電介質材料可以被沉積於方塊125。在一些實施例中，諸如鉿氧化物(HfO x)或鋁(AlO x)的金屬氧化物可以被沉積於方塊125，例如，以ALD製程。此等ALD製程也可以得助於高溫(例如，350℃，或者更高)。
雖然方塊125被例舉於方塊123之第一電極的圖案化之後，在進行MIM電容器結構的任何圖案化之前，包含一個或更多個金屬薄膜和一個或更多個電介質薄膜的多個薄膜可以被沉積作為MIM電容器層疊。此種層疊接著可以按照一個或更多個遮罩和蝕刻製程來予以圖案化。因此，方法102不需要嚴格地按照圖1B中所例舉之方塊的代表性順序來加以實行。
針對其中第一MIM電容器電極被圖案化於一個或更多個電介質材料的後續沉積之前的實施例，電介質材料可以被沉積於電極的整體上，或者僅在電極的一部分上。圖2B例舉一個範例，其中，電介質材料213被沉積於電極212之上，接著被圖案化而具有使電極212的一部分暴露出的開口214。電介質材料213，例如可以提供電隔離，以減少MIM電容器的電極212與第二電極之間的漏電。電介質材料213可以是，例如共形沉積之基於矽的薄膜電介質。適合之基於矽的電介質材料包含SiO 2和摻雜碳的二氧化矽(CDO)。相對於封裝組件電介質材料，諸如模製成型化合物(mold compound)、乾膜層積(dry film laminate)、或者其他封裝組件建構材料，MIM電容器的電極可以藉由此等基於矽的薄膜材料而被更好地隔離。
在圖2B所示的範例中，電介質材料213係直接與先前所圖案化的電極邊緣側壁212A相接觸。電介質材料213可以完全包圍電極212的周邊。電介質材料213被減成地圖案化，例如藉由實行任何適合的微影遮蔽及電介質蝕刻製程，以界定適合於所想要電容之預定面積的開口214。在此範例中，電介質蝕刻製程再次停止於介面層206上。
如同圖2C中所進一步例舉的，電容器絕緣層215被共形沉積於電介質材料213之上，以及沉積入開口214之內以直接接觸電極212的一部分。電容器絕緣層215可以是，例如ONO層疊。或者，絕緣層215可包含一個或更多個替代之基於矽的電介質材料，或者金屬-氧化物材料，諸如上面所述之那些的任一者。
返回到圖1B，方法102繼續於方塊127，其中，一個或更多個額外的金屬層被沉積於電容器絕緣層之上以完成MIM材料層疊。在方塊127所沉積之金屬層的組成、微結構、及厚度可以大大地改變。在一些代表性實施例中，在方塊127所沉積之金屬層實質上和在方塊123所沉積的金屬層相同。例如，在主要是Al的金屬膜被沉積於方塊123的情況下，主要是Al之相同的金屬膜實質上也被沉積於方塊127。在方塊129，在方塊127所沉積之金屬膜可以被蝕刻入MIM電容器結構的另一電極內。因此，在方塊129所沉積的金屬係有利地易於在方塊127所進行的蝕刻製程(例如，乾式/RIE電漿蝕刻或濕式化學蝕刻)。
圖2D例舉金屬膜進入MIM電極216內的代表性圖案化。在此範例中，被實行來圖案化MIM電極216的蝕刻製程係停止於電容器絕緣層215上。電容器絕緣層215超出電極邊緣側壁216A的部分因此可被保留作為裝置封裝組件的永久特徵。或者，電容器絕緣層215可以實質上與電極邊緣側壁216A對齊的方式來予以圖案化，例如在MIM電極216的過蝕刻(overetch)期間。
返回到圖1B，方法102完成於輸出131，其中，MIM電容器結構被製備用於係要電耦接至MIM電容器電極中的一或多者之後續形成的封裝組件RDL特徵。例如，一個或更多個電介質材料可被沉積於MIM電容器電極之上及/或MIM電容器電極之上的一個或更多個電介質材料可被圖案化而使該等電極之要被RDL特徵所接觸的一部分暴露出。針對圖2E中所例舉的實施例，開口218被蝕刻穿過電介質材料213以使電極212的接觸區域暴露出。任何的微影遮蔽及電介質蝕刻製程可以參與來形成開口218。圖2E進一步例舉一範例，其中，電容器絕緣層215被圖案化成實質上與電極邊緣側壁216A重合，而且蝕刻製程停止於介面層206上。
圖3A為依據一些實施例，圖2E中所導入之MIM電容器210的放大剖面視圖。如所示者，MIM電容器210實質上已完成，以及WLP方法101可以繼續於方塊130，例如，以完成裝置封裝組件。圖3B為依據一些實施例，複數個MIM電容器210之由上而下的平面視圖。如所示者，MIM電容器210在一個IC裝置封裝組件301的佔用面積內被排列成2D空間陣列。雖然尚未被呈現出(如同以虛線所表示的)，第一RDL導電路由特徵340可以被電連接至一排的MIM電容器210內之每一個MIM電容器210的第一電極。第二RDL導電路由特徵350可以被電連接至每一個MIM電容器210的第二電極。第一或第二RDL導電路由特徵340、350的至少一者可以被耦接至熔斷器(fuse)，使得熔斷器排之內的各式各樣熔斷器可以被吹脹而包含特別的IC晶粒-RDL電路內的一個或更多個MIM電容器210。
圖4A、4B、4C及4D例舉透過當所選擇的操作被進行來形成封裝組件路由結構401時之WLP工件的剖面視圖，該封裝組件路由結構401包含MIM電容器結構210之第一側上的重分佈層RDL特徵。圖4A至4D中所例舉的處理可以在晶圓級，例如緊接著MIM電容器結構的形成之後進行。如圖4A中所示，工件包含MIM電容器210，其實質上如上所述。封裝組件電介質405被形成在每一個MIM電容器210之上。MIM電容器210至少部分地嵌入於封裝組件電介質405之內。例如，在一些實施例中，至少一個MIM電容器電極 (例如，電極215)的側壁至少部分被封裝組件電介質405所覆蓋，例如藉由模製成型或層積製程。
封裝組件電介質405較佳不同於基於矽的材料，諸如，環氧樹脂、酚醛玻璃(phenolic-glass)、或者諸如商業上可獲自Ajinomoto Fine-Techno股份有限公司之GX系列的膜之樹脂膜。封裝組件電介質405可包括環氧樹脂 (例如，諸如酚醛環氧樹脂(epoxy phenol novolacs (EPN))或環氧甲酚酚醛樹脂(epoxy cresol novolacs (ECN))之酚醛樹脂(novolac)的丙烯酸酯(acrylate))。在一些特定範例中，封裝組件電介質405是雙酚A環氧樹脂(bisphenol-A epoxy resin)，例如包含環氧氯丙烷(epichlorohydrin)。在其他範例中，封裝組件電介質405包含雙酚F環氧樹脂(具有環氧氯丙烷)。在其他範例中，封裝組件電介質405包含脂肪族環氧樹脂(aliphatic epoxy resin)，其可以是單功能(例如，十二醇環氧丙基醚(dodecanol glycidyl ether)、雙功能(例如，丁二醇二縮水甘油醚(butanediol diglycidyl ether)、或者具有更高功能性(例如，三羥甲基丙烷三縮水甘油醚(trimethylolpropane triglycidyl ether)。又在其他範例中，封裝組件電介質405包含縮水甘油胺環氧樹脂(glycidylamine epoxy resin)，諸如三縮水甘油對胺基苯酚(triglycidyl-p-aminophenol)(功能性3)及N,N,N’,N’-tetraglycidyl-bis-(4-aminophenyl)-methane(功能性4)。雖然此等聚合材料可以分解於高處理溫度而可以不提供和MIM電容器絕緣層中所使用之基於矽的電介質相同的電氣性質，但是這些材料反而可以提供許多與半加成(semi-additive)建構技術相關聯的優點。視實施例而定，封裝組件電介質405可以是，例如模製成型化合物、噴塗材料、或者乾膜層積材料的任一者。封裝組件電介質405可以被濕式/未固化地導入鑄件(cast)內而後被乾燥/固化。或者，封裝組件電介質405可以被導入作為變形於MIM電容器210周圍的半固化乾膜，而後被完全固化。
圖4B進一步例舉在形成穿過封裝組件電介質405而使MIM電容器電極212的一部分暴露出的開口411之後的封裝組件路由結構401。另一開口412同樣已經被形成入封裝組件電介質405之內而類似地使MIM電容器電極216的一部分暴露出。額外的開口413可以在鄰接於MIM電容器210的扇出區域之內被形成穿過封裝組件電介質405，例如使介面層206的區域暴露出。適合於封裝組件電介質405之特殊組成的任何技術可以被用來形成開口411, 412, 413。針對封裝組件電介質405係感光的實施例，微影製程可以直接圖案化封裝組件電介質405。或者，可以進行微影遮蔽製程以及按照遮罩來蝕刻封裝組件電介質405。在其他實施例中，開口411, 412, 413可以被剝蝕(ablated)，例如用雷射。針對開口413，通孔開口可以停止於介面層206上。
圖4C進一步例舉在形成回填開口411的導電RDL特徵421、回填開口412的導電RDL特徵422、以及回填開口413的導電RDL特徵423之後的封裝組件路由結構。封裝組件電介質405之內的任何其他開口可以類似地用導電特徵來填補。在所例舉的範例中，RDL特徵421係直接與電極212相接觸，且同時RDL特徵422係直接與電極216相接觸。RDL特徵423在此時並未著地(unlanded)，而且隨後可以被耦接至另一RDL特徵或底層凸塊金屬化部(under-bump metallization)，如同下面所進一步說明的。RDL特徵421, 422, 423可以，例如用加成或半加成製程來予以形成。在一些實施例中，RDL特徵421, 422, 423係藉由首先沉積一種子層(例如，Cu)而後形成電鍍抗蝕遮罩(plating resist mask)於種子層之上(未繪示出)來予以形成的。有了電解沉積製程，Cu被電鍍在種子層之上的所有沒有抗蝕遮罩之處。因此，RDL特徵421, 422, 423可以具有實質上相同的組成(例如，主要為Cu)。RDL特徵421, 422, 423因而可以具有實質上與經減成圖案化之MIM電容器電極212, 216有顯著不同的組成、微結構、及/或厚度。在電鍍製程之後，電鍍抗蝕劑和種子層可以被剝離而到達圖4C中所例舉的結構。
另一封裝組件電介質450接著可以被施加於RDL特徵421, 422, 423之上。封裝組件電介質450，例如可以實質上和封裝組件電介質405相同。或者，封裝組件電介質405可以具有第一組成(例如，主要為第一聚合物)而封裝組件電介質450可以具有第二組成(例如，主要為第二聚合物)。開口451, 452接著可以被圖案化入封裝組件電介質450之內，且進行另一電鍍製程來擴展路由結構401。包含封裝組件電介質施加、封裝組件電介質的圖案化、及導電特徵之電鍍於圖案化後的封裝組件電介質之上的一循環可以被重複任意數量次，以建構任意數量層的導電重分佈層特徵於該路由結構內之MIM電容器結構的第一側之上。
一個或更多個IC晶片可以被附接至每一個封裝組件路由結構。圖5A, 5B, 5C及5D例舉透過當WLP製程之選擇到的操作被進行以使IC晶片附接至整合之MIM電容器結構的第一側上之互連特徵時，包含兩個橫向鄰接之封裝組件路由結構401之工件的一部分的剖面視圖。在圖5A所示的範例中，兩個MIM電容器結構210被例舉來強調任意數量的MIM電容器可以被整合入單一個封裝組件路由結構之內。導電RDL特徵423, 421及422係延伸通過封裝組件電介質450和封裝組件電介質405，而且實質上可以如上所述地被形成。圖5B進一步例舉額外的封裝組件電介質450和另一層的導電RDL特徵555之形成，它們與，例如下層RDL特徵421, 422, 423電耦接。封裝組件路由結構401的RDL特徵終止於FLI介面515，其係要直接接觸被進一步例舉於圖5C中的FLI 525。
圖5C例舉IC晶片520的附接。在一些實施例中，IC晶片520包含微處理器電路。該微處理器電路係可操作來，例如執行即時操作性系統(real-time operative system (RTOS))。在一些其他實施例中，IC晶片520係可操作來執行軟體層疊的一個或更多個，其控制無線電(無線)功能。在一個代表性實施例中，IC晶片520包含適合使用於移動式電話內的數位基頻處理器，或基頻無線電處理器 (baseband radio processor (BBP))，或者其他的無線/移動式裝置。
在圖5C中所描述的範例中，兩個IC晶片520被附接至各自的封裝組件路由結構401。雖然此等多晶片封裝組件實施例可以有利於各式各樣的應用，但是單晶片封裝組件也可以。可以使用任何已知適合於使IC晶片定位於封裝組件基板上的技術。做為一個範例，取放機器(pick-and-place machine)可以將IC晶片520取放於WLP工件上。在一些範例中，FLI 525包括焊料(solder)特徵。該焊料特徵可以是焊球，例如，可以按照任何已知製程來予以附接，諸如可以使助焊劑(solder flux)或焊球的一或多者局部回流焊接(reflow)的可控熱處理(controlled heat treatment)。或者，該焊料特徵可以是包括導電材料(例如，焊錫膏(solder paste))的螺栓(stud)、支柱(pillar)或微凸塊(microbump)。FLI 525可另包括一或多層的底層凸塊金屬化部(under-bump metallization (UBM))，其可以例如包含與終端RDL特徵555直接接觸的金及/或鎳。
如同圖5D所進一步例舉的，封裝組件電介質570在晶片附接之後可以被施加於IC晶片520之上。封裝組件電介質570可以具有實質上和封裝組件電介質405及450中的一或多者相同的組成，或者封裝組件電介質570可以具有和封裝組件電介質405及450中的一或多者不同的組成。在一些實施例中，封裝組件電介質570為以包覆成型製程所施加的模製成型化合物。在所例舉的範例中，模製成型化合物完全使IC晶片520平坦化，填補相鄰的IC晶片520之間的空間。在其他範例中，模製成型化合物可以分開地膠封個別的一些IC晶片520，且封裝組件路由結構401的某些部位係暴露出於各自包覆成型的IC晶粒之間的空間內。在其他實施例中，封裝組件電介質570為以乾膜層積製程或液體塗施製程(liquid application process)(例如，旋塗式)所施加的建構式(build-up)電介質。針對此等實施例，封裝組件電介質570可以實質上使IC晶片520平坦化，且電介質570完全覆蓋相鄰IC晶片520間之空間內的封裝組件路由結構401，其實質上如同所例舉的。
接著晶片附接之後，進一步的晶圓級處理可以被導向製備該封裝組件用以經由任何適合的第二層互連結構而互連至主機構件，諸如PCB或中介層。在一些代表性實施例中，路由結構相反於IC晶片的一側被進一步處理，以形成至少一介面來接收第二層互連部。此種處理可以，例如，蘊含封裝組件路由結構之遠離MIM電容器結構之第二側的額外建構。圖5E, 5F及5G例舉依據一些實施例，透過當WLP製程之選擇到的操作被進行以形成RDL特徵於MIM電容器結構的第二側上時之工件的剖面視圖。此種處理可以，例如，被實施於輸出150 (圖1A)作為WLP製程的最後階段。
如圖5E所示，WLP工件被安裝在載板550上。在載板550被附接於工件之前或之後，載板201被去除。介面層206之一或多者也可以從封裝組件路由結構401中被去除。介面層206可以僅被保留在MIM電容器210之，例如先前已經被圖案化於蝕刻製程期間的區域內，該蝕刻製程被使用來界定MIM電容器210的特徵。在圖5E所示的範例中，介面層206連續地延伸於整個路由結構401之上。介面層206的任何保留部位可以用遮蔽式蝕刻製程(例如，乾式/RIE電漿或濕式化學)來予以圖案化，以打開RDL特徵係要進入封裝組件電介質405之內及/或與嵌入於封裝組件電介質405之內的另一RDL特徵相接觸的區域。可選地，介面層206可以完全被剝除而使MIM電容器電極212及/或封裝組件電介質450等等全部暴露出。
載板550可包含一個或更多個材料，諸如上面所提供作為載板201之範例的任一者。雖然未被例舉出，載板550可以與任何適合的介面材料相附接，而且可以另外包含一個或更多個犧牲脫離材料層等等。隨著載板201被去除，WLP處理接續為可以從先前所製作之RDL特徵及/或從MIM電容器210的一個或更多個電極扇出之額外的RDL。在圖5E所示的範例中，主機側RDL特徵580已經被形成在封裝組件電介質405的表面上。RDL特徵580可以，例如用遮蔽式電鍍製程來予以形成。RDL特徵580因此可具有實質上和晶粒側RDL特徵(例如，525)相同的組成。MIM電容器電極212, 216因此可具有和MIM電容器210之相反側上的RDL特徵不同的組成。此種架構表示封裝組件路由結構401之“電容器第一”(“capacitor-first”)的建構。
一個或更多個特徵(例如，開口)可以被圖案化於封裝組件電介質405之內，例如用在主機側表面581上進行的微影製程或雷射剝蝕製程。針對此等實施例，RDL特徵580可以延伸於主機側表面581之下。一個或更多個主機側RDL特徵580因此可以和一個或更多個晶粒側RDL特徵525直接接觸。例如，在主機側表面581上進行的圖案化可以使一個或更多個導電特徵暴露出，其經由鄰接於MIM電容器210之邊緣的扇出區域之內的重分佈層而被耦接至IC晶片520。如同下面所進一步說明的，RDL特徵580也可以和MIM電容器電極212直接接觸，例如接著介面層206的圖案化之後。
如圖5F所示，另一封裝組件電介質590可以被施加於RDL特徵580之上。封裝組件電介質590可以實質上和封裝組件電介質405相同。或者，封裝組件電介質405可以具有第一組成(例如，主要為第一聚合物)而封裝組件電介質590可以具有第二組成(例如，主要為第二聚合物)。開口接著可以被圖案化入封裝組件電介質590之內，例如用以使SLI介面暴露出，而SLI 595可以被形成於其上。任意數量的封裝組件電介質層和導電特徵層可以被製作來建構任意數量層的導電重分佈層特徵於MIM電容器結構210的第二側之上。
在一些範例中，SLI 595包括焊料特徵。該焊料特徵可以是焊球等等，例如，其可以按照任何已知製程來予以附接，諸如可以局部使助焊劑或焊球的一或多者回流焊接的可控熱處理。或者，該焊料特徵可以是包括導電材料(例如，焊錫膏(solder paste))的螺栓、支柱或微凸塊。SLI 595可另包括一或多層的底層凸塊金屬化部(UBM)，其可以例如包含與介接(interfacing)之RDL特徵580直接接觸的金及/或鎳。
圖5G進一步例舉切割成單(singulation)製程599，其切穿兩個橫向相鄰的IC封裝組件路由結構之間的WLP工件以將個別的IC封裝組件601切割成單。切割成單製程599可以用已知適用來將IC封裝組件切割成單之任何鋸子或雷射剝蝕工具來進行。
圖6A到6D為依據一些實施例，透過例舉MIM電容器互連之WLP工件的剖面視圖。這些範例進一步例舉MIM電容器電極212, 216如何僅從封裝組件路由結構的一側，或者從封裝組件路由結構的多側互連至RDL特徵。在圖6A所示的範例中，電容器電極216係耦接至延伸穿過介面層206的RDL特徵605，以及隔離電介質213，而使MIM電容器電極216與SLI 595相耦接。RDL特徵605也可以通過一層或更多層的封裝組件電介質(例如，封裝組件電介質405或590)。MIM電容器電極216也經由RDL特徵422而被耦接至IC晶片520。在此範例中，僅一個RDL特徵421被耦接至MIM電容器電極212。
在圖6B所示的範例中，電容器電極212係耦接至延伸穿過介面層206的RDL特徵606，以使MIM電容器電極212與SLI 595相耦接。RDL特徵606也可以通過一層或更多層的封裝組件電介質。MIM電容器電極212也經由RDL特徵421而被耦接至IC晶片520。在此範例中，MIM電容器電極216被耦接至僅一個RDL特徵422。
圖6C例舉其中MIM電容器的兩個電極被耦接至MIM電容器之相反側上的RDL特徵的範例。圖6C所示的範例例舉圖6A及6B中所例舉的實施例的結合，且MIM電容器電極212和216兩者分別被耦接至第一RDL特徵421, 422而且也被耦接至第二RDL特徵605, 606。
圖6D例舉其中封裝組件路由結構的MIM電容器係呈電氣串聯於SLI 595與IC晶片520之間的範例。MIM電容器電極212和216的每一個被耦接至僅一個RDL特徵。在此範例中，MIM電容器電極216被耦接至一個RDL特徵605，其終止於SLI 595。同樣地，MIM電容器電極212被耦接至一個RDL特徵421，其進一步被耦接至IC晶片520。因此，如同由圖6A到6C所例舉的，MIM電容器的每一個電極可以被耦接至一個或更多個RDL特徵，其不是位於MIM電容器與FLI介面之間，就是位於MIM電容器與SLI介面之間。所例舉之各式各樣範例的任意排列組合可以依據給定的實作來予以施行。
依據上述實施例之一或多者之整合MIM電容器結構的IC封裝組件路由可以進一步被整合入一系統，該系統包含該封裝組件路由係附接於其的主機構件。圖7為依據一些實施例，例舉包含互連至主機構件701之IC晶片封裝組件601的系統750。在一些範例中，主機構件701為PCB，例如包含與一個或更多個玻璃強化之環氧樹脂片(glass-reinforced epoxy sheet)層積的一個或更多個互連跡線層，諸如但不限於FR-4。如圖7所示，IC封裝組件601包含IC晶片520，其每一者另包含IC。針對一些這樣的實施例，該一個或更多個IC晶片520包含微處理器電路功能，例如作為中央處理單元、圖形處理單元、異質處理器、等等。
IC封裝組件601包含具有嵌置於封裝組件電介質內並且經由FLI特徵而被互連至IC晶片的每一者之導電重分佈特徵的路由結構。該等重分佈特徵終止於使封裝組件路由耦接至SLI 595的介面處。路由結構另包含介於FLI特徵與SLI介面之間的MIM電容器210。如上所述，MIM電容器210包含一對由絕緣層分開的電極，而且電極或絕緣層的一或多者具有和路由結構之其他部位中的導體及/或電介質不同的組成。該等材料中的此種差異可以確保優良的MIM電容器能夠被有利地整合入以WLP技術所形成之路由內。
圖8例舉使用具有整合之MIM電容器的封裝組件路由之移動式計算平台和資料伺服器機器，例如，如同在本文的其他部分所述者。伺服器機器806可以是任何商務伺服器，例如包含任意數量之位於機架內而且被網接在一起以供電子資料處理用的高性能計算平台，其在代表性實施例中包含封裝的單片式SoC。移動式計算平台805可以是任何配置用於電子資料顯示、電子資料處理、無線電子資料傳輸、等等的可攜式裝置。例如，移動式計算平台805可以是平板、智慧型電話、膝上型電腦之任一者，而且可包含顯示螢幕(例如，電容性、電感性、電阻性、或者光學觸控螢幕)、晶片級或封裝組件級整合系統810、以及電池815。
作為伺服器機器806之內的系統構件，封裝組件850可包含經由另包含MIM電容器之RDL路由結構而互連的記憶體區塊(例如，RAM)和處理器區塊(例如，微處理器、多核心微處理器、基頻處理器、等等)。封裝組件850可包含電源管理積體電路(PMIC)、包含寬頻RF(無線)發射器及/或接收器(TX/RX)的RF(無線)積體電路(RFIC)、和經由RDL路由結構而互連之記憶體的一或多者，其可被進一步互連至伺服器806或移動式裝置805之內的主機板上。
在功能上，PMIC可進行電池電力調整、DC-至-DC轉換、等等，且因此可以具有耦接至電池815的輸入及提供電源給其他功能性模組的輸出。RFIC可以具有耦接至天線的輸出以施行許多無線標準及協定的任一者，其包含但不限於Wi-Fi (IEEE 802.11系列)、WiMAX (IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及被命名為3G、4G、5G、及往後的任何其他無線協定。
圖9為依據一些實施例之電子計算裝置的功能性方塊圖。計算裝置900可以被發現，例如在平台805或伺服器機器806之內。裝置900另包含收容許多構件的母板902，該等構件諸如但不限於處理器904(例如，應用處理器)，其可以在封裝組件中藉由SLI特徵而被耦接至母板902，例如，如同在本文的其他部分所述者。處理器904可以被實體及/或電氣耦接至母板902。在一些範例中，處理器904包含封裝有經由RDL特徵而被耦接至處理器904之MIM電容器的積體電路晶片，例如，如同在本文的其他部分所述者。一般而言，術語「處理器」或「微處理器」可以指處理來自暫存器及/或記憶體之電子資料以將該電子資料轉變成可被進一步儲存於暫存器及/或記憶體中之其他電子資料的任何裝置或裝置的部分。
在各種範例中，一個或更多個通訊晶片906也可以被實體及/或電氣耦接至PoP組成件(assembly)之內的處理器904。取決於其應用，計算裝置900可包含其他構件，其可以或可以不被實體且電氣耦接至母板902。這些其他構件包含但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、聲頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速儀、陀螺儀、揚聲器、相機、以及大量儲存裝置(諸如、硬碟機、固態硬碟(SSD)、光碟(CD)、數位影音光碟(DVD)、等等)、等等。這些其他構件的任一者也可以被耦接至母板902，例如藉由出現在PoP組成件上的BGA焊錫連接(solder connection)，例如，如同在本文的其他部分所述者。
通訊晶片906可以致能無線通訊以使資料的轉移往來於計算裝置900。術語「無線」及其衍生用語可被用來描述電路、裝置、系統、方法、技術、通訊通道、等等，其可透過經調變之電磁輻射的使用，經由非固態媒體來通訊資料。該術語並不隱含相關裝置並未含有任何導線，雖然在有些實施例中他們可能不是這樣。通訊晶片906可施行許多無線標準或協定之任一者，其包含但不限於在本文的其他部分所述者。如同所討論的，計算裝置900可包含多個通訊晶片906。例如，第一通訊晶片可專用於諸如Wi-Fi及藍芽的較短範圍的無線通訊，並且第二通訊晶片可專用於較長範圍的無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、和其它者。
雖然本文中所提出之某些特徵已經參照各種實作來加以說明，然此說明並非想要以限定的意義來予以解釋的。因此，本文中所述之實作，以及對發明所屬之熟悉此技藝者而言係顯而易知之其他實作的各種變型被認為是在本發明的精神和範疇之內。
例如，在第一實施例中，一種微電子裝置封裝組件包括包含積體電路(IC)的晶片，及路由結構。該路由結構包括經由第一層互連特徵而被互連至該晶片的重分佈特徵，其中，該等重分佈特徵具有第一金屬組成，並且終止於係用以使該封裝組件耦接至第二層互連特徵的介面處。該路由結構另包括介於該等第一層互連特徵與該等介面之間的金屬絕緣層金屬(MIM)電容器結構，其中，該MIM電容器結構包括第二金屬組成的電極，該第二金屬組成與該第一金屬組成不同。
在第二實施例中，針對該等第一實施例之任一者，該第二金屬組成為實質上不同於該第一金屬組成之金屬的合金。
在第三實施例中，針對該等第一至第二實施例之任一者，該第一金屬組成主要為Cu而該第二金屬組成主要為Al。
在第四實施例中，針對該等第一至第三實施例之任一者，該路由結構包括在該等重分佈特徵的相鄰重分佈特徵之間的第一電介質材料，並且該MIM電容器結構包括第二電極以及在該電極與該第二電極之間的絕緣層，該絕緣層包括具有與該第一電介質材料之組成不同的組成之第二電介質材料。
在第五實施例中，針對該等第四實施例之任一者，該絕緣層包括主要為矽的第一層和在主要為矽及氧的兩個第二層之間的氮。
在第六實施例中，針對該等第五實施例之任一者，該絕緣層包括矽和氧或氮之至少一者。
在第七實施例中，針對該等第四實施例之任一者，該第一電介質材料包括聚合物。
在第八實施例中，針對該等第七實施例之任一者，該聚合物包括環氧樹脂或聚醯亞胺。
在第九實施例中，針對該等第四實施例之任一者，該路由結構包括與該電極的一部分相接觸之第三電介質材料，該第三電介質材料具有也包括矽的第三組成。
在第十實施例中，針對該等第一至第九實施例之任一者，該電極經由該等重分佈特徵中的第一個而被耦接至該等第一層互連特徵的其中一個，並且該MIM包括經由該等重分佈特徵的第二個而被耦接至該等第一層互連特徵中的第二個，或者該等介面中的第一個之第二電極。
在第十一實施例中，針對該等第十實施例之任一者，該封裝組件另包括第二層互連特徵，其中，該等第二層互連特徵包括焊料合金。
在第十二實施例中，一種系統包括第一至第十一實施例之任一者的封裝組件，以及經由該等第二層互連特徵而被耦接至該等介面的主機構件。
在第十三實施例中，一種系統包括複數個晶片，該等晶片各自包括一積體電路(IC)。該系統包括路由結構。該路由結構包括經由第一層互連特徵而被互連至該等晶片的每一晶片之重分佈特徵，其中，該等重分佈特徵終止於係用以使該封裝組件耦接至第二層互連特徵的介面處。該路由結構包括介於該等重分佈特徵的相鄰重分佈特徵之間的第一電介質材料。該路由結構包括一個或更多個介於該等第一層互連特徵與該等介面之間的金屬絕緣層金屬(MIM)電容器結構，其中，該等MIM電容器結構之個別的一些MIM電容器結構包括由包含第二電介質材料之絕緣層所分隔的一對電極。該第二電介質材料具有與該第一電介質材料之組成不同的組成。
在第十四實施例中，針對該等第十三實施例之任一者，該第一電介質材料包括聚合物，該第二電介質材料包括主要為矽和氧的薄膜，該等重分佈特徵包括主要為Cu，以及該絕緣層係在包括主要為Cu以外之合金的兩個電極之間。
在第十五實施例中，針對該等第十四實施例之任一者，該系統包括鄰接該等晶片的每一晶片之邊緣的第三電介質材料，並且其中，該第一電介質材料與該第三電介質材料具有實質相同的組成，而且其中，該合金主要為Al。
在第十六實施例中，針對該等第十四至十五實施例之任一者，該等IC中的第一個包括微處理器電路以及該等IC中的第二個包括記憶體電路。
在第十七實施例中，一種微電子裝置封裝組件的製作方法包括收到一載板，以及在該載板之上形成金屬絕緣層金屬(MIM)電容器結構，該MIM電容器結構包括絕緣層在兩個金屬電極之間。該方法包括形成第一電介質材料於該MIM電容器結構之上。該方法包括形成重分佈特徵於該第一電介質材料之內，而且該等重分佈特徵中的至少一個係耦接至該等金屬電極中的至少一個。該方法包括使包括積體電路(IC)的晶片經由該等重分佈特徵的一或多者而被耦接至該MIM電容器。該方法包括去除該載板以使該等金屬電極或重分佈特徵之一或多者的互連介面暴露出。
在第十八實施例中，針對該等第十七實施例之任一者，形成該MIM電容器結構另包括沉積一金屬層並且使該金屬層減成(subtractively)地圖案化入該等金屬電極中的一個之內，而且將包括矽以及氧或氮中至少一者的第二電介質材料沉積於該等金屬電極中的一個之上。
在第十九實施例中，針對該等第十七至十八實施例之任一者，沉積該第二電介質材料包括超過350℃的熱處理。
在第二十實施例中，針對該等第十八至十九實施例之任一者，沉積該金屬層包括沉積主要為Al的合金。
在第二十一範例中，針對該等第十八至二十實施例之任一者，沉積該絕緣層包括沉積包括主要為矽和氧之該第二電介質材料、沉積包括主要為矽和氮之第三電介質材料於該第二電介質材料之上、以及沉積包括主要為矽和氧之第四電介質材料於該第三電介質材料之上。
在第二十二實施例中，針對該等第十七至二十一實施例之任一者，形成該等重分佈特徵於該第一電介質材料之內另包括沉積該第一電介質材料於MIM電容器結構之上，藉由形成開口於該第一電介質材料中而使該等電極中之至少一者的一部份暴露出，以及將主要為Cu之合金沉積入該開口之內。
在第二十三實施例中，針對該等第二十二實施例之任一者，形成該等重分佈特徵於該第一電介質材料之內另包括施加包括聚合物之液體於該載板之上，以及形成包括該聚合物之固體。
在第二十四實施例中，一種微電子系統的製作方法包括收到一微電子裝置封裝組件，該封裝組件包括包括積體電路(IC)的晶片，以及路由結構。該路由結構包括經由第一層互連特徵而被互連至該晶片的重分佈特徵，其中，該等重分佈特徵終止於第二層互連介面。該路由結構包括介於該等第一層互連特徵與該等第二層互連介面之間的金屬絕緣層金屬(MIM)電容器結構。該方法包括使等第二層互連介面耦接至主機構件。
將要知道的是本發明的原理並不限於如此所述的實施例，而是能夠在不違離附加之申請專利範圍的範疇下經由修正或改變來加以實施。上面的實施例可以包含施作僅一子集合之此等特徵、施作不同順序之此等特徵、施作不同組合之此等特徵、及/或施作除了明確列出的那些特徵之外的其他特徵。因此，該等實施例的範圍應該參考附加之申請專利範圍請求項，連同等同於此等申請專利範圍請求項被賦予之權利的全部範圍一起來加以確定的。
201:WLP工件 205:載板 206介面層 210:MIM電容器 212:MIM電容器電極 212A:電極邊緣側壁 213:電介質材料 214:開口 215:電容器絕緣層 216:MIM電極 216A:電極邊緣側壁 218:開口 301:IC裝置封裝組件 340:第一RDL導電路由特徵 350:第二RDL導電路由特徵 401:封裝組件路由結構 405:封裝組件電介質 411:開口 412:開口 413:開口 421:RDL特徵 422:RDL特徵 423:RDL特徵 450:封裝組件電介質 451:開口 452:開口 515:FLI介面 520:IC晶片 525:FLI 550:載板 555:RDL特徵 570:封裝組件電介質 580:RDL特徵 581:主機側表面 590:封裝組件電介質 595:SLI 599:切割成單製程 601:IC封裝組件 605:第二RDL特徵 606:第二RDL特徵 701:主機構件 750:系統 805:移動式計算平台 806:伺服器機器 810:整合系統 815:電池 850:在RDL中具有MIM電容器的裝置封裝組件 855:耦接至RDL中的MIM電容器的處理器 900:計算裝置 902:母板 904:處理器 906:通訊晶片 910:電池 912:晶片組 915:觸控螢幕顯示器 920:揚聲器 921:放大器 922:圖形處理器 925:天線 930:磁阻式隨機存取記憶體 932:動態隨機存取記憶體 935:唯讀記憶體 940:全球定位系統 941:相機 945:羅盤 975:觸控螢幕控制器
本文中所述的標的係藉由舉例來加以說明而且並非限定於附加的圖式中。為了舉例說明的簡單和清楚，圖式中所例舉的元件不一定按比例繪製。例如，某些元件的尺寸為了清楚呈現而相對於其他元件被誇大。此外，在被認為適當之處，參考標記在圖式之間一直被重複以指示對應或類似的元件。在圖式中：
[圖1A]係依據一些實施例，例舉製作具有整合電容器之封裝組件路由的方法之流程圖；
[圖1B]係依據一些實施例，例舉製作薄膜金屬絕緣層金屬(MIM)電容器結構之方法的流程圖；
[圖2A、2B、2C、2D及2E]係依據一些實施例，例舉透過當MIM電容器製作方法之所選擇的操作被進行時之WLP工件的剖面視圖；
[圖3A]係依據一些實施例，圖2E中所導入之MIM電容器的放大剖面視圖；
[圖3B]係依據一些實施例，複數個MIM電容器之由上而下的平面視圖；
[圖4A、4B、4C及4D]係依據一些實施例，例舉透過當所選擇之WLP製程的操作被進行來形成重分佈層(RDL)特徵於MIM電容器結構的第一側上時之WLP工件的剖面視圖；
[圖5A、5B、5C及5D]係依據一些實施例，例舉透過當WLP製程之選擇到的操作被進行以使IC晶片附接至MIM電容器結構的第一側上之互連特徵時之WLP工件的剖面視圖；
[圖5E、5F及5G]係依據一些實施例，例舉透過當WLP製程之選擇到的操作被進行以形成RDL特徵於MIM電容器結構的第二側上時之WLP工件的剖面視圖；
[圖6A、6B、6C及6D]係依據一些實施例，透過例舉MIM電容器互連之WLP工件的剖面視圖；
[圖7]係依據一些實施例，例舉包含互連至主機構件之IC晶片封裝組件的系統；
[圖8]係依據一些實施例，例舉使用具有整合之MIM電容器的封裝組件路由之移動式計算平台和資料伺服器機器；
[圖9]係依據一些實施例之電子計算裝置的功能性方塊圖。
101,102:方法

Claims (22)

  1. 一種微電子裝置封裝組件，包括： 包括積體電路(IC)的晶片；以及 路由結構，其中，該路由結構包括： 經由第一層互連特徵而被互連至該晶片的重分佈特徵，其中，該等重分佈特徵具有第一金屬組成，並且終止於係用以使該封裝組件耦接至第二層互連特徵的介面處；以及 介於該等第一層互連特徵與該等介面之間的金屬絕緣層金屬(MIM)電容器結構，其中，該MIM電容器結構包括第二金屬組成的電極，該第二金屬組成與該第一金屬組成不同。
  2. 如請求項1之微電子裝置封裝組件，其中，該第二金屬組成為實質上與該第一金屬組成不同之金屬的合金。
  3. 如請求項1之微電子裝置封裝組件，其中，該第一金屬組成主要為Cu而該第二金屬組成主要為Al。
  4. 如請求項1至3中任一項之微電子裝置封裝組件，其中： 該路由結構包括在該等重分佈特徵的相鄰重分佈特徵之間的第一電介質材料；以及 該MIM電容器結構包括第二電極以及在該電極與該第二電極之間的絕緣層，該絕緣層包括具有與該第一電介質材料之組成不同的組成之第二電介質材料。
  5. 如請求項4之微電子裝置封裝組件，其中，該絕緣層包括主要為矽的第一層和在主要為矽及氧的兩個第二層之間的氮。
  6. 如請求項4之微電子裝置封裝組件，其中，該絕緣層包括矽和氧或氮之至少一者。
  7. 如請求項4之微電子裝置封裝組件，其中，該第一電介質材料包括聚合物。
  8. 如請求項7之微電子裝置封裝組件，其中，該聚合物包括環氧樹脂或聚醯亞胺。
  9. 如請求項4之微電子裝置封裝組件，其中，該路由結構包括與該電極的一部分相接觸之第三電介質材料，該第三電介質材料具有也包括矽的第三組成。
  10. 如請求項1至3中任一項之微電子裝置封裝組件，其中，該電極經由該等重分佈特徵中的第一個而被耦接至該等第一層互連特徵的其中一個，以及該MIM包括經由該等重分佈特徵的第二個而被耦接至該等第一層互連特徵中的第二個，或者該等介面中的第一個之第二電極。
  11. 如請求項10之微電子裝置封裝組件，另包括第二層互連特徵，其中，該等第二層互連特徵包括焊料合金。
  12. 一種微電子系統，包括： 複數個晶片，該等晶片各自包括一積體電路(IC)；以及 路由結構，其中，該路由結構包括： 經由第一層互連特徵而被互連至該等晶片的每一個之重分佈特徵，其中，該等重分佈特徵終止於係用以使該封裝組件耦接至第二層互連特徵的介面處； 介於該等重分佈特徵的相鄰重分佈特徵之間的第一電介質材料；以及 一個或更多個介於該等第一層互連特徵與該等介面之間的金屬絕緣層金屬(MIM)電容器結構，其中，該等MIM電容器結構之個別的一些MIM電容器結構包括由包含第二電介質材料之絕緣層所分隔的一對電極，其中，該第二電介質材料具有與該第一電介質材料之組成不同的組成。
  13. 如請求項12之微電子系統，其中： 該第一電介質材料包括聚合物； 該第二電介質材料包括主要為矽和氧的薄膜； 該等重分佈特徵包括主要為Cu；以及 該絕緣層係在包括主要為Cu以外之合金的兩個電極之間。
  14. 如請求項13之微電子系統，另包括鄰接該等晶片的每一個之邊緣的第三電介質材料，並且其中，該第一電介質材料與該第三電介質材料具有實質相同的組成，而且其中，該合金主要為Al。
  15. 如請求項13之微電子系統，其中，該等IC中的第一個包括微處理器電路以及該等IC中的第二個包括記憶體電路。
  16. 一種微電子裝置封裝組件的製作方法，該方法包括： 收到一載板； 在該載板之上形成金屬絕緣層金屬(MIM)電容器結構，該MIM電容器結構包括在兩個金屬電極之間的絕緣層； 形成第一電介質材料於該MIM電容器結構之上； 形成重分佈特徵於該第一電介質材料之內，其中，該等重分佈特徵中的至少一個係耦接至該等金屬電極中的至少一個； 使包括積體電路(IC)的晶片經由該等重分佈特徵的一或多者而被耦接至該MIM電容器；以及 去除該載板以使該等金屬電極或重分佈特徵之一或多者的互連介面暴露出。
  17. 如請求項16之方法，其中，形成該MIM電容器結構另包括： 沉積一金屬層並且使該金屬層減成地圖案化入該等金屬電極中的一個之內；以及 沉積包括矽及氧或氮的至少一個的第二電介質材料於該等金屬電極中的一個之上。
  18. 如請求項17之方法，其中，沉積該第二電介質材料包括超過350℃的熱處理。
  19. 如請求項17之方法，其中，沉積該金屬層包括沉積主要為Al的合金。
  20. 如請求項17之方法，其中，沉積該絕緣層包括沉積包括主要為矽和氧之該第二電介質材料；沉積包括主要為矽和氧之第三電介質材料於該第二電介質材料之上；以及沉積包括主要為矽和氧之第四電介質材料於該第三電介質材料之上。
  21. 如請求項16至20中任一項之方法，其中，形成該等重分佈特徵於該第一電介質材料之內另包括： 沉積該第一電介質材料於MIM電容器結構之上； 藉由形成開口於該第一電介質材料中而使該等電極中之至少一者的一部份暴露出；以及 將主要為Cu之合金沉積入該開口之內。
  22. 如請求項16至20中任一項之方法，其中，形成該等重分佈特徵於該第一電介質材料之內另包括施加包括聚合物之液體於該載板之上，以及形成包括該聚合物之固體。
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Publication number Priority date Publication date Assignee Title
KR20220033800A (ko) * 2020-09-10 2022-03-17 삼성전자주식회사 반도체 패키지
US20220344250A1 (en) * 2021-04-22 2022-10-27 Qualcomm Incorporated Integrated circuit (ic) packages employing a capacitor-embedded, redistribution layer (rdl) substrate for interfacing an ic chip(s) to a package substrate, and related methods

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521710A (ja) * 1991-07-11 1993-01-29 Hitachi Ltd 半導体装置
US8409970B2 (en) * 2005-10-29 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of making integrated passive devices
US7651909B2 (en) * 2006-03-15 2010-01-26 United Microelectronics Corp. Method for fabricating metal-insulator-metal capacitor
US20100044089A1 (en) * 2007-03-01 2010-02-25 Akinobu Shibuya Interposer integrated with capacitors and method for manufacturing the same
US10283443B2 (en) * 2009-11-10 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package having integrated capacitor
US9576933B1 (en) * 2016-01-06 2017-02-21 Inotera Memories, Inc. Fan-out wafer level packaging and manufacturing method thereof

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