TW202245269A - 半導體裝置結構 - Google Patents

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陳定業
李威養
林家彬
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台灣積體電路製造股份有限公司
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Abstract

提供了一種半導體裝置結構及其形成方法。半導體裝置結構包含多個通道結構的堆疊於半導體鰭片上方，以及閘極堆疊包繞此些通道結構。半導體裝置結構同樣包含源極∕汲極磊晶結構相鄰於此些通道結構，以及隔離結構環繞半導體鰭片。半導體鰭片的突出部分自隔離結構的頂表面突出。半導體裝置結構更包含嵌入磊晶結構相鄰於半導體鰭片的突出部分的第一側表面。

Description

半導體裝置結構
本發明實施例是關於一種半導體裝置結構，特別是關於一種嵌入（embedded）磊晶結構。
半導體積體電路（integrated circuit；IC）產業經歷了快速成長。現代科技在積體電路材料與設計上的進步已產生了好幾世代的積體電路，其中每一世代與上一世代相比都具有更小、更複雜的電路。
在積體電路的發展過程中，功能密度（functional density）（亦即，單位晶片面積的互連裝置數目）大抵上會增加而幾何尺寸（geometry size）（亦即，可使用製造製程生產的最小元件（或線））卻減少。此微縮化的過程總體上會增加生產效率並降低相關成本而提供助益。
然而，此微縮化的進步增加了積體電路加工和製造的複雜度。由於積體電路部件尺寸不斷縮小，積體電路的製造製程也不斷變得更難以執行。因此，如何以越來越小的尺寸形成可靠的半導體裝置仍是一個挑戰。
本發明實施例提供一種半導體裝置結構，包括多個通道結構的堆疊，於半導體鰭片上方；閘極堆疊，包繞此些通道結構；源極∕汲極磊晶結構，相鄰於此些通道結構；隔離結構，環繞半導體鰭片，其中半導體鰭片的突出部分自隔離結構的頂表面突出；以及嵌入磊晶結構，相鄰於半導體鰭片的突出部分的第一側表面。
本發明實施例提供一種半導體裝置結構，包括通道結構，於半導體鰭片上方；閘極堆疊，包繞通道結構；第一磊晶結構，連接至通道結構；隔離結構，環繞半導體鰭片；以及第二磊晶結構，自半導體鰭片的側表面延伸，其中第一磊晶結構與第二磊晶結構垂直地重疊。
本發明實施例提供一種半導體裝置結構的形成方法，包括形成鰭片結構於半導體基板上方；使用隔離結構環繞鰭片結構的下部；形成閘極堆疊橫跨鰭片結構的一部份；部分地移除隔離結構以露出鰭片結構的下部的側表面；形成第一磊晶結構於鰭片結構上；以及形成第二磊晶結構於鰭片結構的下部的側表面上。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
所屬技術領域中具有通常知識者應可理解此處所使用的用語「實質上地（substantially）」，諸如「實質上平坦」或者「實質上共平面」等。在一些實施例中，可以移除形容詞「實質上地」。在適用的場合中，用語「實質上地」也可以包括帶有「完整地」、「完全地」、「所有」等的實施例。在適用的場合中，用語「實質上地」可同樣代表90％或更高，諸如95％或更高，特別是99％或更高，包含100％。此外，用語諸如「實質上平行」或「實質上垂直」應被解釋為不排除與特定的配置的微小變異，並且在一些實施例中可包括例如高達10°的偏差。用語「實質上地」並未排除「完全地」，例如在一些實施例中，「實質上不含Y」的組合物可能完全不含Y。
此處所使用的與特定的距離或尺寸有關的用語「約」應被解釋為不排除與特定的距離或尺寸的微小變異，並在一些實施例中可包括例如高達10%的偏差。與數值x有關的用語「約」在一些實施例中可以代表x±5%或±10%的數值。
本發明實施例是關於具有多個鰭片的鰭式場效電晶體（Fin Field-Effect Transistor；FinFET）。可使用任何合適的方法來圖案化此些鰭片。例如，鰭片可使用一或多道的光學微影製程來圖案化，包含雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。隨後去除犧牲層，然後可以使用剩餘的間隔物或心軸作為遮罩以圖案化鰭片。然而，可使用一或多道其他適用的製程來形成此些鰭片。
本發明實施例是關於全繞式閘極（gate all around；GAA）電晶體結構。可使用任何合適的方法來圖案化全繞式閘極結構。例如，結構可使用一或多道的光學微影製程來圖案化，包含雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。隨後去除犧牲層，然後可以使用剩餘的間隔物或心軸作為遮罩以圖案化全繞式閘極結構。
本文描述了本揭露的一些實施例。可提供額外的操作步驟於此些實施例之前、期間、及之後。一些描述的階段可以為了不同的實施例被替換或消除。可加入額外的部件至半導體裝置結構。一些描述的部件可以為了不同的實施例被替換或消除。儘管此處描述的一些實施例是以特定的順序執行操作步驟，但這些操作步驟也可以另一合乎邏輯的順序執行。
第2A、2B、2C圖以及第2D圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的各種階段的剖面示意圖。如第2A圖所繪示，接收或提供半導體基板100。在一些實施例中，半導體基板100為塊體（bulk）半導體基板，諸如半導體晶圓。半導體基板100可包含矽或其他元素半導體材料諸如鍺。半導體基板100可為未摻雜或摻雜（例如，p型、n型、或上述之組合）。在一些實施例中，半導體基板100包含磊晶成長半導體層於介電層上。磊晶成長半導體層可由矽鍺、矽、鍺、一或多個其他合適的材料、或上述之組合所形成。
在一些其他實施例中，半導體基板100包含化合物半導體。例如，化合物半導體包含一或多個III-V族化合物半導體，其具有由化學式Al X1Ga X2In X3As Y1P Y2N Y3Sb Y4所定義的組成，其中X1、X2、X3、Y1、Y2、Y3以及Y4代表相對比例。上述比例的每一個皆大於或等於0，且比例總和為1。化合物半導體可包含碳化矽、砷化鎵、砷化銦、磷化銦、一或多個其他合適的化合物半導體、或上述之組合。也可使用其他合適的基板包含II-VI族化合物半導體。
在一些實施例中，半導體基板100為絕緣體上覆半導體（semiconductor-on-insulator；SOI）基板的主動層。絕緣體上覆半導體基板可使用氧離子植入隔離（separation by implantation of oxygen；SIMOX）製程、晶圓接合（wafer bonding）製程、其他適用的方法、或上述之組合來製造。在一些其他的實施例中，半導體基板100包含多膜層結構。例如，半導體基板100包含形成於塊體矽膜層上的矽-鍺膜層。
如第2A圖所繪示，在一些實施例中，形成具有多個半導體層的半導體堆疊於半導體基板100上方。在一些實施例中，半導體堆疊包含多個半導體層102a、102b、102c以及102d。半導體堆疊同樣包含多個半導體層104a、104b、104c以及104d。在一些實施例中，半導體層102a、102b、102c及102d與半導體層104a、104b、104c及104d為交替地佈置（laid out），如第2A圖所繪示。
在一些實施例中，半導體層102a、102b、102c以及102d是作為犧牲層使用，其在後續的製程中被移除以釋放半導體層104a、104b、104c以及104d。被釋放的半導體層104a、104b、104c以及104d是作為一或多個電晶體的通道結構來使用。
在一些實施例中，之後將被使用來形成通道結構的半導體層104a、104b、104c以及104d是由不同於半導體層102a、102b、102c以及102d的材料所形成。在一些實施例中，半導體層104a、104b、104c以及104d包含或者是由矽、鍺、其他合適的材料、或上述之組合所形成。在一些實施例中，半導體層102a、102b、102c以及102d包含或者是由矽鍺所形成。在一些其他的實施例中，半導體層104a、104b、104c以及104d是由矽鍺所形成，而半導體層102a、102b、102c以及102d是由具有不同於半導體層104a、104b、104c以及104d的鍺原子濃度的矽鍺所形成。因此，半導體層102a、102b、102c及102d與半導體層104a、104b、104c及104d之間可在後續的製程期間實現不同的蝕刻選擇性及∕或不同的氧化速率。
本發明實施例也考慮了半導體層102a、102b、102c及102d與半導體層104a、104b、104c及104d包含了可提供理想的蝕刻選擇性、理想的氧化速率差異、及∕或理想的性能表現特性（例如，可使電流最大化的材料）的任何半導體材料的組合。
在一些實施例中，半導體層102a、102b、102c及102d與半導體層104a、104b、104c及104d是使用多重磊晶成長操作步驟來形成。半導體層102a、102b、102c及102d與半導體層104a、104b、104c及104d的每一個可使用選擇性磊晶成長（selective epitaxial growth；SEG）製程、化學氣相沉積（chemical vapor deposition；CVD）製程（例如，氣相磊晶（vapor-phase epitaxy；VPE）製程、低壓化學氣相沉積（low-pressure CVD；LPCVD）製程、及∕或超高真空化學氣相沉積（ultra-high vacuum CVD；UHV-CVD）製程）、分子束磊晶製程、一或多道其他適用的製程、或上述之組合來形成。在一些實施例中，半導體層102a、102b、102c及102d與半導體層104a、104b、104c及104d是在相同的製程腔室中原位（in-situ）成長。在一些實施例中，半導體層102a、102b、102c及102d與半導體層104a、104b、104c及104d的成長為交替地以及依序地執行於相同的製程腔室中以完成半導體堆疊的形成。在一些實施例中，製程腔室的真空在半導體堆疊的磊晶成長尚未完成之前沒有被破壞。
隨後，形成硬遮罩元件於半導體堆疊上方以協助後續半導體堆疊的圖案化。根據一些實施例，使用一或多道光學微影製程以及一或多道蝕刻製程來圖案化半導體堆疊並形成多個鰭片結構106A、106B、106C、106D以及106E，如第2B圖所繪示。鰭片結構106A、106B、106C、106D以及106E可藉由任何合適的方法來圖案化。例如，鰭片結構106A、106B、106C、106D以及106E可使用一或多道的光學微影製程來圖案化，包含雙重圖案化或多重圖案化製程。雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。
部分地移除半導體堆疊以形成多個溝槽112，如第2B圖所繪示。鰭片結構106A、106B、106C、106D以及106E的每一個可包含半導體層102a、102b、102c及102d、半導體層104a、104b、104c及104d、以及半導體鰭片101A、101B、101C、101D及101E的多個部分。在形成鰭片結構106A、106B、106C、106D以及106E的蝕刻製程期間同樣可部份地移除半導體基板100。半導體基板100剩餘的多個突出部份形成半導體鰭片101A、101B、101C、101D及101E。
硬遮罩元件的每一個可包含第一遮罩層108以及第二遮罩層110。第一遮罩層108以及第二遮罩層110可由不同的材料所形成。在一些實施例中，第一遮罩層108是由對半導體層104d具有良好黏合力的材料所形成。第一硬遮罩層108可由氧化矽、氧化鍺、氧化矽鍺、一或多個其他合適的材料、或上述之組合來形成。第二遮罩層110可由氮化矽、氮氧化矽、碳化矽、一或多個其他合適的材料、或上述之組合來形成。
第1A圖以及第1B圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的各種階段的上視示意圖。在一些實施例中，鰭片結構106A、106B、106C、106D以及106E為縱向地定向（oriented lengthwise）。在一些實施例中，鰭片結構106A、106B、106C、106D以及106E的延伸方向實質上彼此平行，如第1A圖所繪示。在一些實施例中，第2B圖為沿著第1A圖中2B-2B剖線的結構的剖面示意圖。
如第2C圖所繪示，根據一些實施例，形成隔離結構115以環繞鰭片結構106A、106B、106C、106D以及106E的下部。在一些實施例中，隔離結構115包含相鄰於半導體鰭片101A、101B、101C、101D以及101E的襯層113以及填充介電質114 。在一些實施例中，沉積一或多層介電層於鰭片結構106A、106B、106C、106D及106E上方與半導體基板100上方以充分填充溝槽112。介電層可由氧化矽、氮氧化矽、硼矽酸鹽玻璃（borosilicate glass；BSG）、磷矽酸鹽玻璃（phosphoric silicate glass；PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、氟矽酸鹽玻璃（fluorinated silicate glass；FSG）、低介電常數材料、多孔介電材料、一或多種其他合適的介電材料、或上述之組合所形成。襯層113可包含或者是由氮化矽、氮氧化矽、碳化矽、碳氧化矽、一或多個其他合適的材料、或上述之組合來形成。介電層以及襯層113可藉由使用可流動化學氣相沉積（flowable chemical vapor deposition；FCVD）製程、原子層沉積（atomic layer deposition；ALD）製程、化學氣相沉積製程、一或多道其他適用的製程、或上述之組合來沉積。
隨後，使用平坦化處理來部份地移除介電層以及襯層113。硬遮罩元件（包含第一遮罩層108以及第二遮罩層110）可同樣作為平坦化處理的停止層來使用。平坦化處理可包含化學機械拋光處理（chemical mechanical polishing；CMP）、研磨處理、乾式拋光處理、蝕刻製程、一或多道其他適用的製程、或上述之組合。隨後，使用一或多道回蝕刻製程來部份地移除介電層以及襯層113。因此，介電層的剩餘部分形成隔離結構115的填充介電質114。鰭片結構106A、106B、106C、106D以及106E的上部自隔離結構115的頂表面突出，如第2C圖所繪示。
在一些實施例中，小心地控制形成隔離結構115的回蝕刻製程以確保隔離結構115的最頂端的表面是位於適合的高度水平，如第2C圖所繪示。在一些實施例中，隔離結構115的最頂端的表面低於作為犧牲層的半導體層102a的最底端的表面。
隨後，移除硬遮罩元件（包含第一遮罩層108以及第二遮罩層110）。作為替代，在一些其他的實施例中，硬遮罩元件在平坦化處理及∕或形成隔離結構115的回蝕刻製程期間被移除或消耗。
隨後，根據一些實施例，形成虛置閘極堆疊120A以及120B以延伸橫跨鰭片結構106A、106B、106C、106D以及106E，如第1B圖所繪示。在一些實施例中，第2D圖是根據一些實施例，繪示出沿著第1B圖中2D-2D剖線的結構的剖面示意圖。第3A、3B、3C、3D、3E、3F、3G、3H、3I、3J圖以及第3K圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的各種階段的剖面示意圖。在一些實施例中，第3A圖繪示出沿著第1B圖中3A-3A剖線的結構的剖面示意圖。第4A、4B、4C、4D圖以及第4E圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的各種階段的剖面示意圖。在一些實施例中，第4A圖繪示出沿著第1B圖中4A-4A剖線的結構的剖面示意圖。
如第1B、2D圖以及第3A圖所繪示，根據一些實施例，形成虛置閘極堆疊120A以及120B以部份地覆蓋並延伸橫跨鰭片結構106A、106B、106C、106D以及106E。在一些實施例中，虛置閘極堆疊120A與120B包繞鰭片結構106A、106B、106C、106D以及106E。如第2D圖所繪示，虛置閘極堆疊120B延伸橫跨並包繞鰭片結構106A、106B、106C、106D以及106E。如第1B圖以及第4A圖所繪示，鰭片結構106A、106B、106C、106D以及106E的其他部份被露出且未被虛置閘極堆疊120A或120B所覆蓋。
如第2D圖以及第3A圖所繪示，虛置閘極堆疊120A以及120B的每一個包含了虛置閘極介電層116以及虛置閘極電極118。虛置閘極介電層116可包含或者是由氧化矽或其他合適的材料所形成。虛置閘極電極118可包含或者是由多晶矽或其他合適的材料所形成。
在一些實施例中，依序地沉積虛置閘極介電材料層以及虛置閘極電極層於隔離結構115以及鰭片結構106A、106B、106C、106D以及106E上方。虛置閘極介電材料層可使用原子層沉積製程、化學氣相沉積、一或多道其他適用的製程、或上述之組合來沉積。虛置閘極電極層可使用化學氣相沉積製程來沉積。隨後，圖案化虛置閘極介電材料層與虛置閘極電極層以形成虛置閘極堆疊120A以及120B。
在一些實施例中，硬遮罩元件包含在圖案化製程中被使用來協助形成虛置閘極堆疊120A以及120B的遮罩層122以及遮罩層124。可將硬遮罩元件作為蝕刻遮罩並使用一或多道蝕刻製程來部份地移除虛置閘極介電材料層以及虛置閘極電極層。因此，虛置閘極介電材料層以及虛置閘極電極層的剩餘部分形成了虛置閘極堆疊120A以及120B，其包含了虛置閘極介電層116以及虛置閘極電極118。
如第3B圖以及第4B圖所繪示，根據一些實施例，隨後沉積間隔物層126以及間隔物層128於虛置閘極堆疊120A與120B上方；鰭片結構106A、106B、106C、106D及106E上方；以及隔離結構115上方。間隔物層126以及間隔物層128沿著虛置閘極堆疊120A與120B的頂部與側壁延伸，如第3B圖所繪示。間隔物層126以及間隔物層128沿著鰭片結構106A、106B、106C、106D以及106E的頂部與側壁延伸，如第4B圖所繪示。
間隔物層126與間隔物層128是由不同的材料所形成。間隔物層126可由具有低介電常數（low-k）的介電材料所形成。間隔物層126可包含或者是由碳化矽、碳氧化矽、含碳的氮氧化矽、氧化矽、一或多個其他適合的材料、或上述之組合所形成。在一些實施例中，間隔物層126為單層。在一些其他的實施例中，間隔物層126包含多個次層（sub-layers）。一些次層是由不同的材料所形成。一些次層是由具有不同組成的近似的材料所形成。例如，其中一個次層可具有比其他次層還大的碳原子濃度。
間隔物層128可由能在後續的製程期間為虛置閘極堆疊提供更多保護的介電材料來形成。間隔物層128可具有大於間隔物層126的介電常數。間隔物層128可由氮化矽、氮氧化矽、含碳的氮化矽、含碳的氮氧化矽、一或多個其他合適的材料、或上述之組合來形成。可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積（physical vapor deposition；PVD）製程、一或多道其他適用的製程、或上述之組合來依序沉積間隔物層126以及間隔物層128。
如第4C圖所繪示，根據一些實施例，形成遮罩元件402以覆蓋一些鰭片結構106A、106B、106C、106D及106E。在一些實施例中，遮罩元件402覆蓋鰭片結構106A以及106E。遮罩元件402具有露出鰭片結構106B、106C以及106D的開口404。遮罩元件402可為圖案化的光阻層或其他合適的膜層。遮罩元件402可在後續的蝕刻製程期間作為蝕刻遮罩使用。在一些實施例中在鰭片結構106A以及106E上方設計形成不同的磊晶結構。因此，鰭片結構106A與106E被遮罩元件402覆蓋而並未被露出。作為替代，在一些其他的實施例中，在鰭片結構106A以及106E上方沒有設計形成磊晶結構。因此，鰭片結構106A與106E被遮罩元件402覆蓋而並未被露出。
如第3C圖所繪示，根據一些實施例，部分地移除間隔物層126以及間隔物層128。可使用一或多道非等向性蝕刻製程來部份地移除間隔物層126以及間隔物層128。因此，間隔物層128與間隔物層128的剩餘部分各自形成了間隔物元件126’以及間隔物元件128’。間隔物元件126’以及間隔物元件128’沿著虛置閘極堆疊120A以及120B的側壁延伸，如第3C圖所繪示。
如第3C圖所繪示，根據一些實施例，部份地移除鰭片結構106C以形成多個凹槽130。凹槽130可被使用來容納將於之後形成的磊晶結構（諸如源極∕汲極結構）。可使用一或多道蝕刻製程來形成凹槽130。在一些實施例中，使用乾式蝕刻製程來形成凹槽130。作為替代，可使用濕式蝕刻製程來形成凹槽130。在一些實施例中，凹槽130的每一個貫穿（penetrates）至鰭片結構106C之中。在一些實施例中，凹槽130進一步延伸至半導體鰭片101C之中，如第3C圖所繪示。在一些實施例中，使用相同的蝕刻製程同時形成間隔物元件126’與128’以及凹槽130。
在一些實施例中，凹槽130的每一個具有傾斜的側壁。凹槽130的上部大於（或寬於）凹槽130的下部。在這些情況中，由於凹槽130的輪廓，上部的半導體層（諸如半導體層104d）會比下部的半導體層（諸如半導體層104b）來得更短。
然而，本發明實施例具有許多變化例。在一些其他的實施例中，凹槽130具有實質上垂直的側壁。在這些情況中，由於凹槽130的輪廓，上部的半導體層（諸如半導體層104d）實質上與下部的半導體層（諸如半導體層104b）等寬。
在一些實施例中，使用來形成間隔物元件126’以及間隔物元件128’ 的蝕刻製程同樣部份地移除鰭片結構106B、106C與106D以及鰭片結構106B、106C與106D上方的間隔物層126與間隔物層128，如第4D圖所繪示。因此，形成凹槽130於未被遮罩元件402所覆蓋的鰭片結構106B、106C與106D的每一個上方。間隔物層126與間隔物層128的剩餘部分形成了支撐元件406。支撐元件406可被使用來防止鄰近的磊晶結構（將於之後形成）彼此合併。
在一些實施例中，部分地移除隔離結構115，如第4D圖所繪示。形成多個凹槽408於位於半導體鰭片101B與101C之間以及半導體鰭片101C與101D之間的隔離結構115的多個部分上方。在一些實施例中，使用相同的蝕刻製程同時執行部份地移除鰭片結構106B、106C及106D與部份地移除隔離結構115。凹槽408的每一個可具有垂直深度，其範圍為例如約30奈米至約50奈米。凹槽408的每一個可具有橫向距離，其範圍為例如約7奈米至約13奈米。
在一些實施例中，上方提及的蝕刻製程中所使用的混合反應氣體包含聚合物生成氣體以及蝕刻氣體。聚合物生成氣體可包含CHF 3、CH 3F、C 4F 6、C 4F 8、一或多種其他適合的氣體、或上述之組合。蝕刻氣體可包含CF 4或其他合適的氣體。混合反應氣體可進一步包含稀釋氣體諸如Ar、N 2、He、H 2、一或多種其他合適的氣體、或上述之組合。
可使用蝕刻氣體來生成電漿蝕刻劑（etchant plasma）於第4D圖所繪示之結構上方。可提供轟擊偏壓（bombard bias）來引導電漿蝕刻劑。轟擊偏壓的範圍可為約10V至約500V。
可使用聚合物生成氣體來生成含碳的電漿，其可形成保護層於第4D圖所繪示之結構上方。由於遮罩元件402的存在，可在接近遮罩元件402的區域中以較大的速率形成保護層，而可在遠離遮罩元件402的區域中以較低的速率形成保護層。因此，接近遮罩元件402的保護層可較遠離遮罩元件402的保護層來得更厚。接近遮罩元件402的保護層可因此在電漿蝕刻劑的轟擊期間為隔離結構115接近遮罩元件402的部份提供更多保護。
如第4D圖所繪示，輕微地蝕刻隔離結構115接近遮罩元件402的部份，而以較大的速率蝕刻隔離結構115遠離遮罩元件402的部份。因此，形成凹槽408於隔離結構115位於半導體鰭片101B與101C之間以及半導體鰭片101C與101D之間的多個部分上方，如第4D圖所繪示。在一些實施例中，凹槽408露出半導體鰭片101B、101C以及101D的多個側表面。
在一些實施例中，凹槽408露出半導體鰭片101C的相對側表面，如第4D圖所繪示。在一些實施例中，凹槽408露出半導體鰭片101B（或101D）的第一側表面，而隔離結構115覆蓋半導體鰭片101B（或101D）的相對側表面，如第4D圖所繪示。
如第3D圖所繪示，根據一些實施例，橫向地蝕刻半導體層102a、102b、102c以及102d。因此，半導體層102a、102b、102c以及102d的邊緣自半導體層104a、104b、104c以及104d的邊緣後退。如第3D圖所繪示，由於橫向地蝕刻了半導體層102a、102b、102c以及102d，因此形成了多個凹槽132。凹槽132可使用來容納將於之後形成的內間隔物。可使用濕式蝕刻製程、乾式蝕刻製程、或上述之組合來橫向地蝕刻半導體層102a、102b、102c以及102d。在一些其他的實施例中，在進行橫向蝕刻之前，部份地氧化半導體層102a、102b、102c以及102d。
在半導體層102a、102b、102c以及102d的橫向蝕刻期間，可同樣輕微地蝕刻半導體層104a、104b、104c以及104d。因此，半導體層104a、104b、104c以及104d的邊緣部份被部份地蝕刻，並因而縮減以成為邊緣元件（edge elements）105a、105b、105c以及105d，如第3D圖所繪示。如第3D圖所繪示，半導體層104a、104b、104c以及104d的邊緣元件105a、105b、105c以及105d的每一個比半導體層104a、104b、104c以及104d的相應內部來得更薄。
如第3E圖所繪示，根據一些實施例，沉積絕緣層134於第3D圖所繪示之結構上方。絕緣層134覆蓋虛置閘極堆疊120A與120B並填充凹槽132。絕緣層132可包含或者是由含碳的氮化矽（SiCN）、含碳的氮氧化矽（SiOCN）、含碳的氧化矽（SiOC）、氧化矽、氮化矽、一或多個其他合適的材料、或上述之組合所形成。在一些實施例中，絕緣層134為單膜層。在一些其他的實施例中，絕緣層134包含多個次層。一些次層是由不同的材料及∕或含有不同的組成所形成。絕緣層134可使用化學氣相沉積製程、原子層沉積製程、一或多道其他適用的製程、或上述之組合來沉積。
如第3F圖所繪示，根據一些實施例，使用蝕刻製程來部份地移除絕緣層134。可移除位於凹槽132外的絕緣層134的多個部分。絕緣層134的剩餘部分形成內間隔物136，如第3F圖所繪示。蝕刻製程可包含乾式蝕刻製程、濕式蝕刻製程、或上述之組合。
內間隔物136覆蓋半導體層102a、102b、102c以及102d的邊緣。內間隔物136可使用來防止後續形成的磊晶結構（作為例如源極∕汲極結構使用）在後續移除犧牲層102b、102c與102d的製程期間能不受到損害。在一些實施例中，內間隔物136是由具有低於氧化矽的介電常數的低介電常數材料來形成。在這些情況中，內間隔物136可同樣被使用來降低後續形成的源極∕汲極結構與閘極堆疊之間的寄生電容。因此，可改善半導體裝置結構的操作速率。
在一些實施例中，在執行形成內間隔物136的蝕刻製程後，原先被絕緣層134所覆蓋的半導體鰭片101C的多個部分被凹槽130露出，如第3F圖所繪示。凹槽130露出半導體層104a、104b、104c以及104d的邊緣，如第3F圖所繪示。
如第3G圖以及第4E圖所繪示，根據一些實施例，形成磊晶結構138。在一些實施例中，磊晶結構138填充凹槽130，如第3G圖以及第4E圖所繪示。在一些其他的實施例中，磊晶結構138過度填充凹槽130。在這些情況中，磊晶結構138的頂表面可高於虛置閘極介電層116的頂表面。在一些其他的實施例中，磊晶結構138部份地填充凹槽130。
在一些實施例中，磊晶結構138連接至半導體層104a、104b、104c以及104d。半導體層104a、104b、104c以及104d的每一個皆是包夾於磊晶結構138之間。在一些實施例中，磊晶結構138為p型摻雜區。磊晶結構138可包含磊晶成長的矽鍺（SiGe）、磊晶成長的矽、或者其他合適的磊晶成長的半導體材料。
然而，本發明實施例並不以此為限。在一些其他的實施例中，磊晶結構138為n型摻雜區。磊晶結構138可包含磊晶成長的矽、磊晶成長的碳化矽（SiC）、磊晶成長的鍺、或其他合適的磊晶成長的半導體材料。
如第4E圖所繪示，根據一些實施例，形成多個嵌入磊晶結構410於半導體鰭片101B、101C以及101D原先被凹槽408露出的側表面上。在一些實施例中，磊晶結構138以及嵌入磊晶結構410為同時形成。在一些實施例中，磊晶結構138以及嵌入磊晶結構410是使用相同的磊晶成長製程同時形成。
如第3G圖所繪示，位於半導體鰭片101C後面的嵌入磊晶結構410以虛線繪示。在一些情況中，位於半導體鰭片後面的嵌入磊晶結構可在穿透式電子顯微鏡（Transmission electron microscope；TEM）的圖片中被觀察到。如第3G圖以及第4E圖所繪示，根據一些實施例，嵌入磊晶結構410的其中一個藉由距離H與上方對應的磊晶結構138的底部分隔。距離H之範圍可為約2奈米至約25奈米。如第4E圖所繪示，嵌入磊晶結構410可具有長度d。長度d之範圍可為約5奈米至約20奈米。
第8圖是根據一些實施例，繪示出半導體裝置結構的一部份的上視示意圖。在一些實施例中，第8圖繪示出第3G圖以及第4E圖中所繪示的結構的一部份的上視示意圖。由於嵌入磊晶結構410被上方的磊晶結構138所覆蓋，其在第8圖中以虛線繪示。
嵌入磊晶結構410的輪廓可藉由調整凹槽408的輪廓及∕或調整嵌入磊晶結構410的磊晶成長製程來進行變化及∕或微調。第9A、9B、9C圖以及第9D圖是根據一些實施例，各自繪示出半導體裝置結構的嵌入磊晶結構的側視示意圖。
在一些實施例中，嵌入磊晶結構410具有方形輪廓或者類方形輪廓，如第9A圖所繪示。在一些其他的實施例中，嵌入磊晶結構410具有矩形輪廓或者類矩形輪廓。如第9A圖所繪示，嵌入磊晶結構410可具有第一長度d1以及第二長度d2。第一長度d1之範圍可為約5奈米至約20奈米。第二長度d2之範圍可為約5奈米至約20奈米。在一些實施例中，嵌入磊晶結構410具有六角形（六邊形）輪廓或者類六角形（類六邊形）輪廓，如第9B圖所繪示。在一些實施例中，嵌入磊晶結構410具有圓形輪廓或者類圓形輪廓，如第9C圖所繪示。在一些實施例中，嵌入磊晶結構410具有橢圓形輪廓或者類橢圓形輪廓，如第9D圖所繪示。
在一些實施例中，磊晶結構138以及嵌入磊晶結構410是使用選擇性磊晶成長製程、化學氣相沉積製程（例如，氣相磊晶製程、低壓化學氣相沉積製程、及∕或超高真空化學氣相沉積製程）、分子束磊晶製程、一或多道其他適用的製程、或上述之組合來形成。在一些實施例中，磊晶結構138以及嵌入磊晶結構410的形成包含一或多道蝕刻製程，此些製程被使用來微調磊晶結構138以及嵌入磊晶結構410的輪廓。
在一些實施例中，磊晶結構138以及嵌入磊晶結構410是摻雜相同類型的摻質。在一些實施例中，磊晶結構138以及嵌入磊晶結構410是摻雜相同的摻質。在一些實施例中，磊晶結構138以及嵌入磊晶結構410是摻雜一或多種適合的p型摻質。例如，磊晶結構138以及嵌入磊晶結構410為摻雜了硼（B）、鎵（Ga）、銦（In）、或其他適合的摻質的SiGe源極∕汲極部件或Si源極∕汲極部件。在一些其他的實施例中，磊晶結構138以及嵌入磊晶結構410是摻雜一或多種適合的n型摻質。例如，磊晶結構138以及嵌入磊晶結構410為摻雜了磷（P）、銻（Sb）、或其他適合的摻質的Si源極∕汲極部件。
在一些實施例中，磊晶結構138的每一個皆具有第一區以及於第一區上方的第二區。第二區可具有大於第一區的摻質濃度。在一些實施例中，嵌入磊晶結構410的摻質濃度實質上等於或近似於磊晶結構138的第二區的摻質濃度。在一些實施例中，整個嵌入磊晶結構410的平均摻質濃度大於整個磊晶結構138的平均摻質濃度。
在一些實施例中，磊晶結構138以及嵌入磊晶結構410是在其磊晶成長期間進行原位摻雜。形成磊晶結構138以及嵌入磊晶結構410的初始混合反應氣體含有摻質。在一些其他的實施例中，磊晶結構138以及嵌入磊晶結構410在磊晶結構138以及嵌入磊晶結構410的成長期間並未進行摻雜。相反的，在磊晶結構138以及嵌入磊晶結構410的形成過後，磊晶結構138以及嵌入磊晶結構410在會後續的製程中進行摻雜。在一些實施例中，藉由使用離子佈植製程、電漿浸入式（plasma immersion）離子佈植製程、氣態及∕或固態源擴散製程、一或多道其他適用的製程、或上述之組合來實現摻雜。在一些實施例中，磊晶結構138以及嵌入磊晶結構410進一步暴露於一或多道退火（annealing）製程以活化摻質。例如，使用快速熱退火製程。
嵌入磊晶結構410可作為額外的摻質來源來使用以增強裝置電流。嵌入磊晶結構410可同樣作為額外的應力源（stressor）來使用，其提供應力至將於之後形成的通道結構上。有了嵌入磊晶結構410，磊晶結構138的摻雜濃度可以用較低的摻質濃度來摻雜，其可助於減少漏電流的風險。有了嵌入磊晶結構410，凹槽130的深度可以更小，因為可接受較小的磊晶結構138。從而防止了凹槽130觸及形成於磊晶結構138下方的抗擊穿區（anti-punch-through；APT）。漏電流的風險可因此被防止或者降低。
如第4E圖所繪示，根據一些實施例，嵌入磊晶結構410相鄰於半導體鰭片101B、101C、或101D。在一些實施例中，嵌入磊晶結構410與半導體鰭片101B、101C、或101D直接接觸。在一些實施例中，嵌入磊晶結構410藉由對應的半導體鰭片101B、101C、或101D與對應的磊晶結構138分隔。
在一些實施例中，嵌入磊晶結構410的每一個是位於隔離結構115與對應的支撐元件406之間。在一些實施例中，嵌入磊晶結構410的每一個與對應的支撐元件406直接接觸。在一些其他的實施例中，嵌入磊晶結構410不與支撐元件406直接接觸。一些嵌入磊晶結構410可藉由間隙（gap）與對應的支撐元件406分隔。
如第4E圖所繪示，半導體鰭片101C具有自相鄰於半導體鰭片101C的隔離結構115的頂表面突出的突出部份。半導體鰭片101C的突出部分具有第一側表面以及與第一側表面相對的第二側表面。在一些實施例中，半導體鰭片101C的第一側表面以及第二側表面各自與第一嵌入磊晶結構（諸如嵌入磊晶結構410的左側）以及第二嵌入磊晶結構（諸如嵌入磊晶結構410的右側）直接接觸。
如第4E圖所繪示，半導體鰭片101B（或101D）具有自相鄰於半導體鰭片101B（或101D）的隔離結構115的頂表面突出的突出部份。半導體鰭片101B（或101D）的突出部分具有第一側表面以及與第一側表面相對的第二側表面。在一些實施例中，半導體鰭片101B（或101D）的第一側表面以及第二側表面各自與嵌入磊晶結構410以及隔離結構115直接接觸。在一些實施例中，半導體鰭片101B（或101D）的第二側表面被隔離結構115所覆蓋。
在一些實施例中，磊晶結構138的每一個大於嵌入磊晶結構410的每一個。在一些實施例中，磊晶結構138的每一個各自與其下方的嵌入磊晶結構410重疊，如第4E圖所繪示。在一些實施例中，磊晶結構138的其中一個（諸如半導體鰭片101B或101D上方的嵌入磊晶結構410）垂直地重疊嵌入磊晶結構410的其中一個。在一些實施例中，磊晶結構138的其中一個（諸如半導體鰭片101C上方的嵌入磊晶結構410）垂直地重疊兩個相對的嵌入磊晶結構410，如第4E圖所繪示。
如第3H圖所繪示，根據一些實施例，形成接觸蝕刻停止層139以及介電層140以覆蓋磊晶結構138，並環繞虛置閘極堆疊120A與120B。接觸蝕刻停止層139可包含或者是由氮化矽、氮氧化矽、碳化矽、氧化鋁、一或多個適合的材料、或上述之組合所形成。介電層140可包含或者是由氧化矽、氮氧化矽、硼矽酸鹽玻璃、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、低介電常數材料、多孔介電材料、一或多種其他合適的介電材料、或上述之組合所形成。
在一些實施例中，依序地沉積蝕刻停止材料層以及介電材料層於第3G圖所繪示之結構上方。蝕刻停止材料層可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、一或多道其他適用的製程、或上述之組合來沉積。介電材料層可使用可流動化學氣相沉積製程、化學氣相沉積製程、原子層沉積製程、一或多道其他適用的製程、或上述之組合來沉積。
隨後，使用平坦化處理來部份地移除蝕刻停止材料層以及介電材料層。因此，蝕刻停止材料層以及介電材料層的剩餘部分分別形成接觸蝕刻停止層139以及介電層140，如第3H圖所繪示。平坦化處理可包含化學機械拋光處理、研磨處理、蝕刻製程、乾式拋光處理、一或多道其他適用的製程、或上述之組合。在一些實施例中，在平坦化處理期間，移除遮罩層122與124。在一些實施例中，在平坦化處理後，接觸蝕刻停止層139、介電層140、以及虛置閘極電極118的頂表面實質上共平面。
如第3I圖所繪示，根據一些實施例，使用一或多道蝕刻製程來移除虛置閘極電極118以形成溝槽142。介電層140環繞溝槽142。溝槽142露出虛置閘極介電層116。
如第3J圖所繪示，根據一些實施例，移除虛置閘極介電層116以及半導體層102a、102b、102c與102d（作為犧牲層使用）。在一些實施例中，使用一或多道蝕刻製程來移除虛置閘極介電層116以及半導體層102a、102b、102c與102d。因此，形成凹槽144，如第3J圖所繪示。
由於具有高蝕刻選擇性，半導體層104a、104b、104c以及104d僅些微地被蝕刻（或者實質上沒有被蝕刻）。半導體層104a、104b、104c以及104d的剩餘部分形成了多個半導體奈米結構104a’、104b’、104c’以及104d’。 半導體奈米結構104a’、104b’、104c’以及104d’是由半導體層104a、104b、104c以及104d的剩餘部分所構建（construct）或者形成。懸掛於半導體鰭片101C上方的半導體奈米結構104a’、104b’、104c’以及104d’可作為電晶體的通道結構來使用。
在一些實施例中，移除半導體層102a、102b、102c以及102d所使用的蝕刻劑同樣輕微地移除了形成為半導體奈米結構104a’、104b’、104c’以及104d’的半導體層104a、104b、104c以及104d。因此，所得到的半導體奈米結構104a’、104b’、104c’以及104d’在半導體層102a、102b、102c以及102d的移除之後會變得更薄。在一些實施例中，由於邊緣部份105a、105b、105c以及105d被其他元件所環繞且因而防止其被蝕刻劑觸及或者蝕刻，半導體奈米結構104a’、104b’、104c’以及104d’的每一個皆比邊緣部份105a、105b、105c以及105d來得更薄。
在半導體層102a、102b、102c以及102d（作為犧牲層使用）的移除之後，形成凹槽144。凹槽144連接至溝槽142並環繞半導體奈米結構104a’、104b’、104c’以及104d’的每一個。如第3J圖所繪示，即使半導體奈米結構104a’、104b’、104c’以及104d’之間形成了凹槽144，半導體奈米結構104a’、104b’、104c’以及104d’仍被磊晶結構138所固定。因此，在半導體層102a、102b、102c以及102d（作為犧牲層使用）的移除之後，防止了半導體奈米結構104a’、104b’、104c’以及104d’的掉落。
在半導體層102a、102b、102c以及102d（作為犧牲層使用）的移除期間，內間隔物136保護磊晶結構138不受蝕刻或損害。改善了半導體裝置結構的品質與可靠度。
如第3K圖所繪示，根據一些實施例，形成金屬閘極堆疊156A以及156B以填充溝槽142。金屬閘極堆疊156A以及156B進一步延伸至凹槽144之中以包繞半導體奈米結構104a’、104b’、104c’以及104d’的每一個。
金屬閘極堆疊156A以及156B的每一個包含多個金屬閘極堆疊層。金屬閘極堆疊156A以及156B的每一個包含可包含閘極介電層150以及金屬閘極電極152。金屬閘極電極152可包含功函數層。金屬閘極電極152可進一步包含導電填充物（conductive filling）。在一些實施例中，金屬閘極堆疊156A以及156B包含多個金屬閘極堆疊層於介電層140上方的沉積，以填充溝槽142以及凹槽144。金屬閘極堆疊層延伸至凹槽144之中以包繞半導體奈米結構104a’、104b’、104c’以及104d’的每一個。
在一些實施例中，閘極介電層150包含或者是由具有高介電常數（high-K）的介電材料所形成。閘極介電層150包含或者是由氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、一或多個其他合適的高介電常數材料、或上述之組合所形成。閘極介電層150可使用原子層沉積製程、化學氣相沉積製程、一或多道其他適用的製程、或上述之組合來沉積。
在一些實施例中，在閘極介電層150的形成之前，形成界面層於半導體奈米結構104a’、104b’、104c’以及104d’的表面上。界面層非常薄且是由例如氧化矽或氧化鍺所形成。在一些實施例中，界面層是藉由施加氧化劑於半導體奈米結構104a’、104b’、104c’以及104d’的表面上來形成。例如，可施加或提供含過氧化氫的液體於半導體奈米結構104a’、104b’、104c’以及104d’的表面上，從而形成界面層。
金屬閘極電極152的功函數層可被使用來為電晶體提供理想的功函數以增強裝置的性能表現，包含改善臨界電壓。在一些實施例中，功函數層被使用來形成p型金氧半（p type Metal-Oxide-Semiconductor；PMOS）裝置。功函數層為p型功函數層。p型功函數層能夠為裝置提供合適的功函數值，諸如等於或大於約4.8 eV。
p型功函數層可包含金屬、金屬碳化物、金屬氮化物、其他合適的材料、或上述之組合。例如，p型功函數層包含氮化鉭、氮化鎢、鈦、氮化鈦、一或多個其他適合的材料、或上述之組合。
在一些其他的實施例中，功函數層是使用來形成n型金氧半（n type Metal-Oxide-Semiconductor；NMOS）裝置。功函數層為n型功函數層。n型功函數層能夠為裝置提供合適的功函數值，諸如等於或小於約4.5 eV。
n型功函數層可包含金屬、金屬碳化物、金屬氮化物、或上述之組合。例如，n型功函數層包含氮化鈦、鉭、氮化鉭、一或多個其他合適的材料、或上述之組合。在一些實施例中，n型功函數層為含鋁的膜層。含鋁的膜層可包含或者由TiAlC、TiAlO、TiAlN、一或多個其他合適的材料、或上述之組合來形成。
功函數層可同樣包含或者是由鉿、鋯、鈦、鉭、鋁、金屬碳化物（例如，碳化鉿、碳化鋯、碳化鈦、碳化鋁）、鋁化物、釕、鈀、鉑、鈷、鎳、導電的金屬氧化物、或上述之組合所形成。可微調功函數層的厚度及∕或組成以調整功函數水平。
可使用原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、一或多道其他適用的製程、或上述之組合來沉積功函數層於閘極介電層150上方。
在一些實施例中，在形成功函數層之前形成阻障層（barrier layer），以作為閘極介電層150與後續形成的功函數層的界面。阻障層可同樣被使用來防止閘極介電層150與後續形成的功函數層之間的擴散。阻障層可包含或者是由含金屬的材料所組成。含金屬的材料可包含氮化鈦、氮化鉭、一或多個其他合適的材料、或上述之組合。阻障層可使用原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、一或多道其他適用的製程、或上述之組合來沉積。
在一些實施例中，金屬閘極電極152的導電填充物包含或者是金屬材料。金屬材料可包含鎢、鋁、銅、鈷、一或多個其他合適的材料、或上述之組合。可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、旋轉塗佈製程、一或多道其他適用的製程、或上述之組合來沉積導電層（使用來形成導電填充物）於功函數層上方。
在一些實施例中，在導電層（使用來形成導電填充物）的形成之前，形成阻擋層（blocking layer）於功函數層上方。阻擋層可使用來防止後續形成的導電層擴散或貫穿至功函數層之中。阻擋層可包含或者是由氮化鉭、氮化鈦、一或多個其他合適的材料、或上述之組合所形成。阻擋層可使用原子層沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、一或多道其他適用的製程、或上述之組合來沉積。
隨後，根據一些實施例，執行平坦化處理以移除金屬閘極堆疊層於溝槽142外的部分。因此，金屬閘極堆疊層的剩餘部分形成金屬閘極堆疊156A以及156B，如第3K圖所繪示。
在一些實施例中，導電填充物並未延伸至凹槽144之中，因為凹槽144很小且已被其他元件所填充，諸如閘極介電層150以及功函數層。然而本發明實施例並不以此為限。在一些其他的實施例中，導電填充物的一部份延伸至凹槽144之中，特別是延伸至凹槽144具有較大空間的下部。
可對本發明實施例進行許多變化及∕或調整。第5圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的中間階段的剖面示意圖。在一些實施例中，凹槽130延伸至比支撐元件406的底表面更低處。因此，稍後形成的磊晶結構138可具有低於支撐元件406之底表面的底表面，如第5圖所繪示。在一些實施例中，磊晶結構138與嵌入磊晶結構410直接接觸。在一些實施例中，半導體鰭片101C上方的磊晶結構138與半導體鰭片101C旁邊的兩個嵌入磊晶結構410直接接觸。在一些實施例中，半導體鰭片101B（或101D）上方的磊晶結構138僅與半導體鰭片101B（或101D）旁邊的一個嵌入磊晶結構410直接接觸。
可對本發明實施例進行許多變化及∕或調整。本發明實施例可應用至全繞式閘極裝置以及鰭式場效電晶體裝置兩者。第6圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的中間階段的剖面示意圖。第6圖繪示出鰭式場效電晶體裝置的一部份。
如第6圖所繪示，形成鰭片結構606A、606B、606C、606D以及606E於半導體基板100上方。近似於第4E圖中所繪示的鰭片結構106A以及106E，鰭片結構606A以及606E被間隔物層126以及間隔物層128所覆蓋。在一些實施例中，鰭片結構606A以及606E包含並未被凹蝕的半導體鰭片101A以及101E。在一些實施例中，凹蝕鰭片結構606B、606C以及606D的半導體鰭片101B、101C以及101D至低於支撐元件406的頂部處，如第6圖所繪示。形成磊晶結構138於鰭片結構606B、606C以及606D上以作為源極∕汲極結構使用。被虛置閘極堆疊120A與120B所覆蓋的鰭片結構606B、606C以及606D的其他部分並未被凹蝕，且可作為通道結構使用。在一些實施例中，近似於第4E圖中所繪示的實施例，磊晶結構138的每一個藉由鰭片結構606B、606C以及606D與嵌入磊晶結構410分隔。
可對本發明實施例進行許多變化及∕或調整。第7圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的中間階段的剖面示意圖。近似於第6圖中所繪示的實施例，第7圖繪示出鰭式場效電晶體裝置的一部份。在一些實施例中，近似於第5圖中所繪示的實施例，磊晶結構138的每一個與一或兩個對應的嵌入磊晶結構410直接接觸，如第7圖所繪示。
可對本發明實施例進行許多變化及∕或調整。第10A、10B、10C圖以及第10D圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的各種階段的剖面示意圖。
如第10A圖所繪示，形成相同於或近似於第3C圖中所繪示之結構的結構。隨後，近似於第3D圖中所繪示的實施例，根據一些實施例，橫向地蝕刻半導體層102a、102b、102c以及102d以形成凹槽132，如第10B圖所繪示。如第10B圖所繪示，凹槽132可具有圓形的側壁。在一些實施例中，邊緣元件105a、105b、105c以及105d具有圓形的端點，如第10B圖所繪示。
隨後，執行近似於那些繪示於第3E圖以及第3F圖中的製程。因此，根據一些實施例，形成內間隔物136，如第10C圖所繪示。在一些實施例中，邊緣元件105a、105b、105c以及105d自內間隔物136的表面突出，如第10C圖所繪示。在一些實施例中，內間隔物136的每一個具有圓形或曲形的側壁。
隨後，執行近似於那些繪示於第3G、3H、3I、3J圖以及第3K圖中的製程。因此，根據一些實施例，形成第10D圖所繪示的結構。如第10D圖所繪示，根據一些實施例，通道結構104a’、104b’、104c’以及104d’的邊緣元件105a、105b、105c以及105d延伸超過內間隔物136的邊緣且延伸至磊晶結構138之中。
在一些實施例中，形成四個通道結構（諸如半導體奈米結構104a’、104b’、104c’以及104d’）。然而，本發明實施例並不以此為限。可對本發明實施例進行許多變化及∕或調整。在一些實施例中，半導體奈米結構的總數大於四個。在一些其他的實施例中，半導體奈米結構的總數小於四個。每個半導體裝置結構的半導體奈米結構（或通道結構）的總數可根據需求作微調。例如，半導體奈米結構的總數為3至8個。半導體奈米結構可具有許多適用的輪廓。半導體奈米結構可包含奈米片、奈米線、或其他合適的奈米結構。
本發明實施例形成了具有額外的嵌入磊晶結構的半導體裝置結構。透過部分地移除環繞鰭片結構的下部的隔離結構，部分地露出鰭片結構的側表面。隨後，使用磊晶成長製程以形成磊晶結構於鰭片結構上以作為源極∕汲極結構使用。同時，嵌入磊晶結構也同樣成長於鰭片結構露出的側表面上。磊晶結構可垂直地重疊其下方的嵌入磊晶結構。嵌入磊晶結構可作為額外的摻質來源及∕或額外的應力源使用。可因此改善了半導體裝置結構的性能表現以及可靠度。
根據一些實施例，提供了一種半導體裝置結構。半導體裝置結構包含多個通道結構的堆疊於半導體鰭片上方以及閘極堆疊包繞此些通道結構。半導體裝置結構同樣包含源極∕汲極磊晶結構相鄰於此些通道結構以及隔離結構環繞半導體鰭片。半導體鰭片的突出部分自隔離結構的頂表面突出。半導體裝置結構更包含嵌入磊晶結構相鄰於半導體鰭片的突出部分的第一側表面。
根據一些實施例，提供了一種半導體裝置結構。半導體裝置結構包含通道結構於半導體鰭片上方以及閘極堆疊包繞通道結構。半導體裝置結構同樣包含第一磊晶結構連接至通道結構以及隔離結構環繞半導體鰭片。半導體裝置結構更包含第二磊晶結構自半導體鰭片的側表面延伸。第一磊晶結構與第二磊晶結構垂直地重疊。
根據一些實施例，提供了一種形成半導體裝置結構的方法。此方法包含形成鰭片結構於半導體基板上方以及使用隔離結構環繞鰭片結構的下部。此方法同樣包含形成閘極堆疊橫跨鰭片結構的一部份以及部分地移除隔離結構以露出鰭片結構的下部的側表面。此方法更包含形成第一磊晶結構於鰭片結構上以及形成第二磊晶結構於鰭片結構的下部的側表面上。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:半導體基板 101A∕B∕C∕D∕E:半導體鰭片 102a∕b∕c∕d:半導體層 104a∕b∕c∕d:半導體層 104a’∕b’∕c’∕d’:半導體奈米結構 105a∕b∕c∕d:邊緣部份 106A∕B∕C∕D∕E:鰭片結構 108:第一遮罩層 110:第二遮罩層 112:溝槽 113:襯層 114:填充介電質 115:隔離結構 116:虛置閘極介電層 118:虛置閘極電極 120A:虛置閘極堆疊 120B:虛置閘極堆疊 122:遮罩層 124:遮罩層 126:間隔物層 126’:間隔物元件 128:間隔物層 128’:間隔物元件 130:凹槽 132:凹槽 134:絕緣層 136:內間隔物 138:磊晶結構 139:接觸蝕刻停止層 140:介電層 142:溝槽 144:凹槽 150:閘極介電層 152:金屬閘極電極 156A:金屬閘極堆疊 156B:金屬閘極堆疊 402:遮罩元件 404:開口 406:支撐元件 408:凹槽 410:嵌入磊晶結構 606A∕B∕C∕D∕E:鰭片結構 2B-2B:剖線 3A-3A:剖線 4A-4A:剖線 d:長度 d1:第一長度 d2:第二長度 H:距離
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1A圖以及第1B圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的各種階段的上視示意圖。 第2A、2B、2C圖以及第2D圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的各種階段的剖面示意圖。 第3A、3B、3C、3D、3E、3F、3G、3H、3I、3J圖以及第3K圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的各種階段的剖面示意圖。 第4A、4B、4C、4D圖以及第4E圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的各種階段的剖面示意圖。 第5圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的中間階段的剖面示意圖。 第6圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的中間階段的剖面示意圖。 第7圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的中間階段的剖面示意圖。 第8圖是根據一些實施例，繪示出半導體裝置結構的一部份的上視示意圖。 第9A、9B、9C圖以及第9D圖是根據一些實施例，各自繪示出半導體裝置結構的嵌入磊晶結構的側視示意圖。 第10A、10B、10C圖以及第10D圖是根據一些實施例，繪示出形成半導體裝置結構的一部份的製程的各種階段的剖面示意圖。
100:半導體基板
101A/B/C/D/E:半導體鰭片
102a/b/c/d:半導體層
104a/b/c/d:半導體層
106A/B/C/D/E:鰭片結構
113:襯層
114:填充介電質
115:隔離結構
126:間隔物層
128:間隔物層
138:磊晶結構
406:支撐元件
408:凹槽
410:嵌入磊晶結構
d:長度
H:距離

Claims (1)

  1. 一種半導體裝置結構，包括： 多個通道結構的堆疊，於一半導體鰭片上方； 一閘極堆疊，包繞該些通道結構； 一源極∕汲極磊晶結構，相鄰於該些通道結構； 一隔離結構，環繞該半導體鰭片，其中該半導體鰭片的一突出部分自該隔離結構的一頂表面突出；以及 一嵌入磊晶結構，相鄰於該半導體鰭片的該突出部分的一第一側表面。
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* Cited by examiner, † Cited by third party
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US10892337B2 (en) * 2016-09-30 2021-01-12 Intel Corporation Backside source/drain replacement for semiconductor devices with metallization on both sides
KR102587891B1 (ko) * 2016-12-22 2023-10-12 삼성전자주식회사 반도체 소자
US10181524B1 (en) * 2017-07-14 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical transistor device and method for fabricating the same
US11217591B2 (en) * 2019-10-16 2022-01-04 Nanya Technology Corporation Semiconductor device structure with air gap and method for preparing the same
US11990472B2 (en) * 2020-09-23 2024-05-21 Intel Corporation Fabrication of gate-all-around integrated circuit structures having pre-spacer deposition cut gates

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