TW202236585A - 積體電路結構中的梯度摻雜犧牲層 - Google Patents

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Abstract

本文揭露了積體電路(IC)結構中的梯度摻雜犧牲層，以及相關方法和組件。例如，在一些實施方式中，IC組件可以包含沿著軸與第二材料的層交替的第一材料的層之堆疊，其中，該第一材料包含矽和鍺中的至少一者，該第二材料包含矽和鍺，以及該第二材料的個別層中的鍺的濃度朝著該第一材料的相鄰層增加。

Description

積體電路結構中的梯度摻雜犧牲層
本發明係有關一種具有梯度摻雜犧牲層的積體電路結構。
電子組件可包含主動電子元件，例如電晶體。這些元件的設計可能會影響電子組件的尺寸、性能和可靠性。
及
本文揭露了積體電路(IC)結構中的梯度摻雜犧牲層，以及相關方法和組件。例如，在一些實施方式中，IC組件可以包含沿著軸與第二材料的層交替的第一材料的層之堆疊，其中，該第一材料包含矽和鍺中的至少一者，該第二材料包含矽和鍺，以及該第二材料的個別層中的鍺的濃度朝著該第一材料的相鄰層增加。
在下述詳細說明中，會參考形成其一部分的附隨圖式，且經由說明，可以實施顯示實施方式，在全文中，類似數字代表類似構件。須瞭解，可以使用其它實施方式，以及，在不悖離本揭露的範圍之下，可以作出結構或邏輯的變化。因此，以下詳細描述不應被視為具有限制意義。
以最有助於瞭解所請標的之方式，可依序說明作為多個離散動作或操作之不同操作。但是，說明的次序不應被解釋為意指這些操作必須是次序相依的。特別是，可不以呈現的次序來予以執行這些操作。所描述的操作可以以與所描述的實施方式不同的順序執行。可以執行各種附加操作，及/或在其他實施方式中可以省略所描述的操作。
基於本揭露的目的，詞組「A及/或B」意指(A)、(B)、或(A及B)。為了本揭露之目的，詞組「A、B及/或C」意指(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B、及C)。詞組「A或B」意指(A)、(B)、或(A及B)。圖式不一定按比例繪製。儘管許多圖式示具有平坦壁和直角拐角的沿直線結構，但這僅僅是為了便於說明，並且使用這些技術製造的實際裝置將呈現圓角、表面粗糙度、和其他特徵。
說明可以使用「在實施方式中」、或是「在一些實施方式中」等詞組，它們都是意指一個或多個相同或不同的實施方式。再者，與本揭露的實施方式相關地使用之「包括」、「包含」、「具有」等用語是同義的。當用於描述一範圍尺寸時，詞組「在X和Y之間」表示包含X和Y的範圍。如本文所用，除非另有說明，否則用語「絕緣」是指「電絕緣」。為方便起見，詞組「圖1」可用於指代圖1A至1K的圖集合，詞組「圖2」可用於指代圖2A至2D的圖集合等。
圖1提供了根據各種實施方式的IC結構100的各種視圖。特別地，圖1A是穿過圖1C和1D的截面AA(垂直於通道區202的縱軸，並且橫越不同通道區202的源極/汲極區128/130)所截取的IC結構100的主動區182的一部分的橫截面視圖，圖1B是穿過圖1C和1D的截面BB(垂直於通道區202的縱軸，並橫越閘極204，閘極204跨越多個通道區202)所截取的橫截面視圖，圖1C是穿過圖1A和1B的截面CC(沿通道區202的縱軸)所截取的橫截面視圖，並且圖1D是穿過圖1A和1B的截面DD(相鄰通道區202之間，平行於通道區202的縱軸)所截取的橫截面視圖。圖2至41的「A」、「B」、「C」和「D」子圖分別與「圖1中的子圖「A」、「B」、「C」和D」具有相同視角。圖1E是穿過圖1G和1H的EE截面(類似於圖1A的截面AA)所截取的IC結構100的非主動區180的一部分的橫截面視圖，圖1F是穿過圖1G和1H的截面FF(類似於圖1B的截面BB)所截取的橫截面視圖，圖1G是穿過圖1E和1F的GG截面(類似於圖1C的截面CC)所截取的橫截面視圖，以及圖1G是穿過圖1E和1F的截面HH(類似於圖1D的截面DD)截取的橫截面視圖。圖1I至1K是示例IC結構100的頂視圖。儘管各個附隨圖式描繪了特定數量的裝置區206(例如，三個)、裝置區206中的通道區202(例如，三個)以及在通道區202中的通道材料106(例如，兩條導線)的特定配置，這只是為了便於說明，IC結構100可以包含更多或更少的裝置區206及/或通道區202，及/或通道材料106的其他配置。
裝置區206可以相對於下伏的基部102垂直定向，多個裝置區206沿著基部102排列。基部102可以是由包含例如n型或p型材料系統(或兩者的組合)的半導體材料系統所構成的半導體基板。基部102可以包含例如包含塊狀矽的晶體基板。基部102可以包含在塊狀矽或砷化鎵基板上的二氧化矽層。基部102可以包含轉變層(例如，在基於氧的退火製程期間已經轉變為二氧化矽的矽層)。在一些實施方式中，可使用替代材料以形成基部102，替代材料可以與矽相結合或不結合，替代材料包含但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、或銻化鎵。此外，分類為II-VI、III-V或IV族的材料也可用以形成基部102。儘管此處描述了可以形成基部102的材料的幾個示例，但是可以使用可以用作IC結構100的基礎的任何材料或結構。基部102可以是單晶粒(例如，圖44的晶粒1502)或晶圓(例如，圖44的晶圓1500)的一部分。在一些實施方式中，基部102本身可以包含互連體層、絕緣層、鈍化層、蝕刻停止層、附加裝置層等。如圖1所示，基座102可以包含基座222，介電質材料110可以設置在基座222周圍；介電質材料110可以包含任何合適的材料，例如淺溝槽隔離(STI)材料(例如，諸如氧化矽的氧化物材料)。
IC結構100可以包含一個或多個裝置區206，其具有帶縱軸(從圖1A和1B的視角進入頁面，從圖1C和1D的視角由左到右)之通道材料106。裝置區206的通道材料106可以多種方式中的任一種配置。例如，圖1將裝置區206的通道材料106圖示為包含多條半導體導線(例如，周圍全閘極(GAA)、叉片(forksheet)、雙閘極或假雙閘極電晶體中的奈米導線或奈米帶)。儘管各個附隨圖式描繪了裝置區206的通道材料106中特定數量的導線，但這僅僅是為了便於說明，並且裝置區206可以包含更多或更少的導線作為通道材料106。更一般地，本文揭露的任何IC結構100或其子結構可用於具有任何所需架構的電晶體，例如叉片電晶體、雙閘極電晶體或假雙閘極電晶體。在一些實施方式中，通道材料106可以包含矽及/或鍺。在一些實施方式中，通道材料106可包含銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵，或分類為II-VI、III-V或IV族的其他材料。在一些實施方式中，通道材料106可以包含半導體氧化物(例如，氧化銦鎵鋅)。在一些實施方式中，在特定裝置區206中的不同導線中使用的通道材料106的材料組成可以不同，或者可以相同。
源極/汲極(S/D)區128/130可以與通道材料106的縱向端電接觸，允許電流通過通道材料106從一個S/D區128/130流到另一個S/D區128/130(在經由S/D接點164向S/D區128/130施加適當的電位勢時)。儘管圖1A(和其他附隨圖式)描繪了跨越(「短路」)多個S/D區128/130的單個S/D接點164，但這只是說明性的，並且S/D接點164可以被配置成以便根據需要隔離和連接各種S/D區128/130。如以下參考圖2至41進一步討論的，S/D區128可以具有特定的摻雜物類型(即，n型或p型)，而S/D區130可以具有相反的摻雜物類型(即，分別為p型或n型)；附隨圖式中的S/D區128/130的特定配置只是說明性的，並且可以使用任何期望的配置(例如，藉由適當的選擇性遮蔽)。S/D區128/130可由絕緣材料區橫向限制，絕緣材料區包含介電質材料112、介電質材料118和介電質材料120；這些絕緣材料區可以在相鄰裝置區206中的S/D區128/130之間提供屏障。如圖1A所示，在一些實施方式中，介電質材料112可具有U形橫截面，具有由介電質材料118於其上和介電質材料120於其間形成的「間隔物」。
在一些實施方式中，S/D區128/130可以包含諸如矽鍺或碳化矽的矽合金。在一些實施方式中，S/D區128/130可以包含諸如硼、砷或磷的摻雜物。在一些實施方式中，S/D區128/130可以包含一種或多種替代半導體材料，例如鍺或III-V族材料或合金。對於p型金屬氧化物半導體(PMOS)電晶體，S/D區128/130可以包含例如IV族半導體材料，例如矽、鍺、矽鍺、鍺錫或與碳合金化的矽鍺。矽、矽鍺和鍺中的示例p型摻雜物包含硼、鎵、銦和鋁。對於n型金屬氧化物半導體(NMOS)電晶體，S/D區128/130可以包含例如III-V族半導體材料，例如銦、鋁、砷、磷、鎵和銻，以及一些示例化合物包含砷化銦鋁、磷化砷化銦、砷化銦鎵、磷化砷化銦鎵、銻化鎵、銻化鎵鋁、銻化銦鎵或銻化磷化銦鎵。
通道材料106可以與閘極介電質136接觸。在一些實施方式中，閘極介電質136可以圍繞通道材料106(例如，當通道材料106包含導線時，如圖1所示)。閘極介電質136可包含一層或層的堆疊。一個或多個層可包含氧化矽、二氧化矽、碳化矽、及/或高介電常數(high-k)介電質材料。高介電常數介電質材料可包含諸如如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮和鋅的元素。可用於閘極介電質136中的高介電常數(high-k)材料的示例包含，但不限於，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭和鈮酸鉛鋅。在一些實施方式中，當使用高介電常數材料時，退火製程可實施於閘極介電質136上以增進它的品質。
閘極介電質136可以設置在通道材料106和閘極金屬138之間。在一些實施方式中，閘極金屬138可以圍繞通道材料106(例如，當通道材料106包含導線時，如圖1所示)。閘極金屬138和閘極介電質136可以一起為相關通道區202中的相關通道材料106提供閘極204，通道材料106的電阻抗由施加到相關閘極204的電位勢調節(經由閘極接點140)。閘極金屬138可以包含至少一種p型功函數金屬或n型功函數金屬(或兩者)，這取決於作為其一部分的電晶體是PMOS電晶體還是NMOS電晶體。在一些實施方案中，閘極金屬138可以包含兩個或更多個金屬層的堆疊，其中一個或更多個金屬層是功函數金屬層並且至少一個金屬層是填充金屬層。可以出於其他目的而包含另外的金屬層，例如障壁層(例如，鉭、氮化鉭、含鋁合金等)。在一些實施方式中，閘極金屬138可以包含降低電阻的帽層(例如，銅、金、鈷或鎢)。對於PMOS電晶體，可用於閘極金屬138的金屬包含但不限於釕、鈀、鉑、鈷、鎳、傳導金屬氧化物(例如，氧化釕)，以及本文中參考NMOS電晶體討論的任何金屬(例如，用於功函數調整)。針對於NMOS電晶體，用於閘極金屬138的金屬包含，但不限於，鉿、鋯、鈦、鉭、鋁、這些金屬的合金、這些金屬的碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭、和碳化鋁)、以及上面參考PMOS電晶體討論的任何金屬(例如，用於調整功函數)。在一些實施方式中，閘極金屬138可以包含其中一種或多種材料的濃度梯度化(增加或減少)。介電質材料118可以將閘極金屬138、閘極介電質136和閘極接點140與鄰近的S/D接點164分開，並且介電質材料124可以將閘極介電質136與鄰近的S/D區128/130分開。例如，介電質材料118和124可以包含氮化矽、氧化矽、碳化矽、摻雜碳的氮化矽、摻雜碳的氧化矽、氮氧化矽或摻雜碳的氮氧化矽。通道材料106、閘極介電質136、閘極金屬138和相關的S/D區128/130可以一起形成電晶體。
圖1的IC結構(以及本文揭露的其他實施方式)的元件的尺寸可以採用任何合適的形式。例如，在一些實施方式中，閘極204的閘極長度208可以在3奈米和100奈米之間；根據需要，裝置區206中的不同閘極204可以具有相同的閘極長度208或不同的閘極長度208。在一些實施方式中，通道材料106的寬度210可以在3奈米和30奈米之間。在一些實施方式中，通道材料106的厚度212可以在1奈米和500奈米之間(例如，當通道材料106是導線時，在5奈米和40奈米之間)。在通道區202包含半導體導線的一些實施方式中，通道區202中相鄰的導線之間的間距214可以在5奈米和40奈米之間。
在一些實施方式中，IC結構100可以是記憶體裝置的一部分，並且IC結構100的電晶體可以在IC結構100中儲存資訊或促進對記憶體裝置的儲存元件的存取(例如，讀取及/或寫入)。在一些實施方式中，IC結構100可以是處理裝置的一部分。在一些實施方式中，IC結構100可以是包含記憶體和邏輯裝置(例如，在單個晶粒1502中，如下文所討論的)的裝置的一部分，諸如處理器和快取。更一般地，本文揭露的IC結構100可以是記憶體裝置、邏輯裝置或兩者的一部分。
如下文參考圖2所討論的，製造本文揭露的IC結構100的製程可以包含在基部102上形成梯度摻雜犧牲材料104和通道材料106的交替層的堆疊230。在IC結構100的電晶體(例如，上面參考圖1A至1D討論的電晶體)的製造期間，圖2(和其他圖)的組合件的堆疊230的梯度摻雜犧牲材料104可以被移除。因此，在IC結構100的主動區182中可能不容易識別梯度摻雜犧牲材料104(例如，如圖1A至1D所示)。然而，在未形成此類電晶體裝置的IC結構100的非主動區180中，可以存在堆疊230(包含梯度摻雜犧牲材料104和通道材料106的交替層)，其中非主動區180的通道材料106與主動區182的通道材料106共平面，並且其中非主動區180的梯度摻雜犧牲材料104與主動區182的通道材料106的相鄰部分之間的體積共平面。圖1E至1H是IC結構100的非主動區180的橫截面視圖，示出了存在於附加結構171(其可包含金屬化層等中的互連體結構)下方的堆疊230。
梯度摻雜犧牲材料104可以包含鍺，並且梯度摻雜犧牲材料104的個別層中的鍺濃度可以在梯度摻雜犧牲材料104的個別層的厚度上是不均勻的(即，在參考圖1E至1H的「垂直」方向上)。在一些實施方式中，梯度摻雜犧牲材料104中的鍺的濃度在沿著堆疊230的多個層沿其分布的軸靠近梯度摻雜犧牲材料104的層的中心處可為最少。在一些實施方式中，梯度摻雜犧牲材料104的層中的鍺的濃度在靠近梯度摻雜犧牲材料104的層的中心處於其最小值，並且可以朝著相鄰的通道材料層106單調增加(monotonically increase)。
相對於習用方法，使用如上所討論的梯度摻雜犧牲材料104可以有利地減少梯度摻雜犧牲材料104的側面在凹陷時的凹度(例如，如下面參考圖19所討論的)，導致凹陷的梯度摻雜犧牲材料104的側面比先前可實現的「更平坦」，從而改善沉積在梯度摻雜犧牲材料104(例如，介電質材料124，如下文參考圖20所討論的)的凹陷側面上的材料的直線性。在其中犧牲材料不是梯度摻雜的一些常規方法中，這種橫向蝕刻不均勻地進行，與離通道材料較遠的犧牲材料相比，更靠近通道材料的犧牲材料被蝕刻得更慢。這種不均勻蝕刻的結果可能是犧牲材料的側面是凹面的，犧牲材料越接近該靠近的隔離材料越寬。犧牲材料的這種額外寬度和圓形形狀可能使得難以控制跨裝置區206中的通道材料106的重疊和寄生邊緣電容。相對於習用犧牲材料，本文揭露的梯度摻雜犧牲材料104可以表現出凹陷的梯度摻雜犧牲材料104的側面的減小的凹度。特別地，梯度摻雜犧牲材料104中的鍺的濃度可以與梯度摻雜犧牲材料104的蝕刻速率成反比，具有較高鍺濃度的區比具有較低鍺濃度的區蝕刻得更快。因此，降低梯度摻雜犧牲材料104的「垂直」中心附近的鍺濃度可以減緩梯度摻雜犧牲材料104在垂直中心處的橫向蝕刻，實現梯度摻雜犧牲材料104的更均勻的凹陷和理想的平坦側面。
通道材料106和梯度摻雜犧牲材料104可以採用任何合適的形式，只要可用的蝕刻技術在它們之間具有足夠的選擇性。在一些實施方式中，梯度摻雜犧牲材料104可以包含矽鍺，有鍺含量在10原子百分比和50原子百分比之間(例如，在10原子百分比和50原子百分比之間，在10原子百分比和40原子百分比之間、10原子百分比和35原子百分比之間、或10原子百分比和30原子百分比之間)。在一些實施方式中，通道材料106可以包含矽和鍺中的至少一種(例如，純矽、純鍺或具有一定量的矽和鍺兩者的矽鍺)。例如，在梯度摻雜犧牲材料104包含矽鍺的一些實施方式中，通道材料106可以包含矽和鍺中的至少一種，並且可以具有小於梯度摻雜犧牲材料104的最小鍺含量的鍺含量，或大於梯度摻雜犧牲材料104的最大鍺含量的鍺含量。在一些實施方式中，通道材料106可以包含帶有鍺含量在50原子百分比和90原子百分比之間的矽鍺。
非主動區180和主動區182可以採用任何合適的形式。圖1J是IC結構100的頂視圖，示出了靠近主動區182的非主動區180。IC結構100中的單個非主動區180和單個主動區182的描繪僅僅是說明性的，並且IC結構100(例如，晶粒的一部分，如下面參考圖44所討論的)可以包含任何期望的非主動區180和主動區182的數量和配置。
IC結構100的非主動區180可以採用多種形式中的任一種。例如，圖1J是具有包含防護環181(例如，用於提供電屏蔽的金屬環)的環形非主動區180的IC結構100(其可以是例如晶粒的一部分，如下面參考圖44所討論的)的頂視圖；堆疊230可以存在於防護環181下方。主動區182可以包含防護環181內部的內部區域183；本文揭露的任何電晶體可以設置在內部區域183下方。在另一示例中，圖1K是IC結構100(其可以是例如晶粒的一部分，如下面參考圖44所討論的)的頂視圖，其包含被周邊區域184圍繞的記憶體陣列區域186，周邊區域184在記憶體陣列區域186周圍。周邊區域184可以是非主動區180的一部分，而記憶體陣列區域186可以是主動區182的一部分(例如，記憶體陣列區域186可以包含作為靜態隨機存取記憶體(SRAM)胞的一部分的電晶體或具有其他架構的記憶體胞)。
圖2至41繪示了用於製造圖1的IC結構100的示例製程中的階段。儘管可以參考本文揭露的IC結構100的特定實施方式來說明該製程的操作，但是可以使用圖2至41的製程及其變體來形成任何合適的IC結構。在圖2至41中以特定次數和特定順序繪示了操作，但是可以根據需要重新排序及/或重複操作(例如，當同時製造多個IC結構100時並行執行不同的操作)。
圖2繪示了包含基部102和基部102上的材料層的堆疊230的組合件。材料層的堆疊230可以包含一層或多層通道材料106，其等藉由梯度摻雜犧牲材料104的中介層而彼此間隔開。圖2的組合件的疊層230中材料層的尺寸和配置對應於IC結構100中的通道材料106的期望尺寸和配置，如下文將進一步討論的，因此在圖2的組合件中的材料層可能與圖2中所繪示的特定實施方式不同。例如，通道材料106的層的厚度可以對應於上面討論的通道厚度212(儘管通道材料106的層的厚度可能由於處理過程中的材料損失而不同於最終通道厚度212)，並且梯度摻雜犧牲材料104的層的厚度可以對應於上面討論的線間距214(儘管梯度摻雜犧牲材料104的層的厚度可能由於在處理過程中材料損失而不同於最終線間距214)。梯度摻雜犧牲材料104可以是在隨後的處理操作中可以被適當地選擇性移除的任何材料(如下面參照圖30所討論的)。例如，梯度摻雜犧牲材料104可以是矽鍺，而通道材料106可以是矽。在另一示例中，梯度摻雜犧牲材料104可以是二氧化矽並且通道材料106可以是矽或鍺。在另一示例中，梯度摻雜犧牲材料104可以是砷化鎵並且通道材料106可以是砷化銦鎵、鍺或矽鍺。圖2的組合件可以使用任何合適的沉積技術形成，例如化學氣相沉積(CVD)、金屬有機氣相磊晶(MOVPE)、分子束磊晶(MBE)、物理氣相沉積(PVD)、原子層沉積(ALD)、或層轉移製程。
圖3繪示了在圖2的組合件上形成圖案化硬遮罩108之後的組合件。形成圖案化硬遮罩108可以包含沉積硬遮罩(使用任何合適的方法)然後選擇性地移除硬遮罩108的部分(例如，使用微影技術)以形成圖案化硬遮罩108。在一些實施方式中，圖案化硬遮罩108的圖案可以首先在初始沉積的硬遮罩上的另一種材料中形成，然後圖案可以從該另一種材料被轉移到硬遮罩108中。如下文進一步討論的，硬遮罩108的位置可以對應於IC結構100中的裝置區206。在圖3的實施方式中，硬遮罩108可以被圖案化成多個平行矩形部分(對應於下面討論的鰭220)。
圖4繪示了根據圖案化硬遮罩108的圖案在圖2的組合件的材料堆疊中形成鰭220之後的組合件。蝕刻技術可用於形成鰭220，包含濕及/或乾蝕刻方案，以及同向性及/或異向性蝕刻方案。鰭220可以包含梯度摻雜犧牲材料104和通道材料106，以及基部102的一部分；包含在鰭220中的基部102的部分提供基座(pedestal)222。如上所述，鰭220的寬度可以等於通道材料106的寬度210。圖4的組合件中可以包含任何合適數量的鰭220(例如，多於或少於3個)。儘管圖4(和其他附隨附圖)中描繪的鰭220是完美的矩形，但這僅僅是為了便於說明，並且在實際製造設置中，鰭220的形狀可能不是完美的矩形。例如，鰭220可以是錐形的，朝向基部102變寬。鰭220的頂表面可能不是平坦的，而是可以彎曲的，彎入鰭220的側表面，並且這些非理想性可以延續到後續的處理操作中。在一些實施方式中，鰭220的節距101可以在20奈米和50奈米之間(例如，在20奈米和40奈米之間)。
圖5繪示了在圖4的組合件的基部102上在鰭220之間形成介電質材料110之後的組合件。介電質材料110可以包含任何合適的材料，例如STI材料(例如，諸如氧化矽的氧化物材料)。介電質材料110可以藉由整面沉積介電質材料110然後將介電質材料110凹陷回所需厚度來形成。在一些實施方式中，可以選擇介電質材料110的厚度，使得介電質材料110的頂表面與基座222的頂表面大致共平面。在一些實施方式中，在介電質材料110的頂表面之上的鰭220的高度103可以在40奈米和100奈米之間(例如，在50奈米和70奈米之間)。
圖6繪示了在圖5的組合件上方形成介電質材料112的共形層之後的組合件。可以使用任何合適的技術(例如，ALD)來形成介電質材料112。介電質材料112可以包含任何合適的材料(例如，氧化矽)。
圖7繪示了在圖6的組合件上方形成介電質材料114之後的組合件。如圖所示，介電質材料114可以在鰭220的頂表面上方延伸，並且可以用作「虛置閘極」。介電質材料114可以包含任何合適的材料(例如，多晶矽)。
圖8繪示了在圖7的組合件上形成圖案化硬遮罩116之後的組合件。硬遮罩116可以包含任何合適的材料(例如，氮化矽、碳摻雜的氧化矽或碳摻雜的氮氧化矽)。硬遮罩116可以被圖案化為條帶，其被定向而垂直於鰭220的縱軸(根據圖8C和8D的視角進入和離開頁面)，對應於IC結構100中的閘極204的位置，如下文進一步討論。
圖9繪示了在使用圖案化的硬遮罩116作為遮罩來蝕刻圖8的組合件的介電質材料114(「虛置閘極」)之後的組合件。剩餘介電質材料114的位置可以對應於IC結構100中的閘極204的位置，如下文進一步討論的。
圖10繪示了在圖9的組合件上沉積介電質材料118的共形層，然後執行定向「向下」蝕刻以移除水平表面上的介電質材料118，在暴露表面的側面留下介電質材料118作為「間隔物」之後的組合件，如圖所示。可以使用任何合適的技術(例如，ALD)將介電質材料118沉積到任何期望的厚度。介電質材料118可以包含任何合適的介電質材料(例如，碳氮氧化矽)。介電質材料118可以在將被S/D區128/130替代的體積中與鰭220相鄰，如下所述。
圖11繪示了在圖10的組合件上沉積介電質材料120之後的組合件。介電質材料120可以整面沉積在圖10的組合件上方，然後介電質材料120可以被拋光(例如，藉由化學機械研磨(CMP))或以其他方式往回凹陷使得介電質材料120的頂表面是與圖案化硬遮罩116的頂表面共平面的，如圖11D和11C所示。介電質材料120可以包含任何合適的材料(例如，氧化物，諸如氧化矽)。
圖12繪示了在圖11的組合件上沉積硬遮罩126之後的組合件。硬遮罩126可以具有任何合適的材料成分；例如，在一些實施方式中，硬遮罩126可以包含氮化鈦。
圖13繪示了在圖案化圖12的組合件的硬遮罩126，以便選擇性地移除將對應於S/D區130的區域中的硬遮罩126，否則將硬遮罩126留在原位之後的組合件。可以使用任何合適的圖案化技術(例如，微影技術)來圖案化硬遮罩126。在伴隨的圖式的各者中所描繪的IC結構100中的S/D區130的特定配置(以及因此圖案化硬遮罩126的特定布局)僅是說明性的，並且可以使用任何期望的配置；例如，圖42描繪了具有不同配置的S/D區130的IC結構100。
圖14繪示了在使圖13的組合件的暴露的介電質材料120(即，介電質材料120不受硬遮罩126保護)凹陷之後的組合件。可以使用任何合適的選擇性蝕刻技術來使暴露的介電質材料120凹陷，例如同向性蝕刻。在未被硬遮罩126保護的區域中，可仍留有介電質材料120。
圖15繪示了在移除在圖14的組合件中暴露的一些介電質材料118之後的組合件。該操作可以擴大硬遮罩116/介電質材料114的相鄰部分之間的「峽谷(canyons)」，便於後續操作。在一些實施方式中，可以藉由部分同向性蝕刻(例如，當介電質材料118包含氮化物時，氮化物部分同向性蝕刻)來實現移除一些介電質材料118。
圖16繪示了在進一步使圖15的組合件的暴露的介電質材料120(即，介電質材料120不受硬遮罩126保護)凹陷之後的組合件。可以使用任何合適的選擇性蝕刻技術來使暴露的介電質材料120凹陷，例如同向性蝕刻。在未被硬遮罩126保護的區域中，可仍留有介電質材料120。
圖17繪示了在圖16的組合件上共形地沉積附加介電質材料118，然後執行另一個定向「向下」蝕刻以移除水平表面上的介電質材料118，「修復」介電質材料118作為在暴露表面的側面上的「間隔物」之後的組合件，如圖所示。如圖17的蝕刻(例如，反應離子蝕刻(RIE))也可以從梯度摻雜犧牲材料104的頂面移除介電質材料112，如圖所示。
圖18繪示了在移除圖17的組合件中未被硬遮罩126覆蓋的梯度摻雜犧牲材料104和通道材料106的部分以形成開放體積224(例如，使用任何合適的蝕刻技術)之後的組合件。這些開放體積224可以對應於IC結構100中的S/D區130的位置，如下文進一步討論的，並且如圖所示與介電質材料112自對準。
圖19繪示了在使圖18的組合件的暴露的梯度摻雜犧牲材料104凹陷，而不同時使暴露的通道材料106凹陷(如圖19C所示)之後的組合件。可以使用任何合適的選擇性蝕刻技術。如上所述，梯度摻雜犧牲材料104的非均勻摻雜輪廓可以選擇性地「加速」及/或「減慢」在沿著梯度摻雜犧牲材料104的輪廓的各種位置的蝕刻，導致比先前可實現的更均勻的橫向蝕刻(因此梯度摻雜犧牲材料104的「更平坦」的側壁)。
圖20繪示了在圖19的組合件上方共形沉積介電質材料124之後的組合件。介電質材料124可以包含任何合適的材料(例如，低k介電質材料)並且可以被沉積以填充藉由使暴露的梯度摻雜犧牲材料104凹陷而形成的凹槽(如上面參考圖19所討論的)。在一些實施方式中，共形沉積介電質材料124可以包含一種或多種介電質材料的多輪沉積(例如，三輪)。
圖21繪示了在使圖20的組合件的介電質材料124凹陷之後的組合件。可以使用任何合適的選擇性蝕刻技術來使暴露的介電質材料124凹陷，例如同向性蝕刻。如圖21C所示，介電質材料124可以保留在梯度摻雜犧牲材料104的靠近開放體積224的側表面上。如圖21C所示，凹陷的量可以使得介電質材料124的凹陷表面與通道材料106的側表面齊平(未示出)或略微超出其側表面。暴露的介電質材料124超出通道材料106的側表面的過度凹陷可能導致裝置性能下降(例如，由於寄生接點到閘極耦合電容升高)及/或裝置缺陷(例如，由於接點到閘極短路)。
圖22繪示了在圖21的組合件的開放體積224中形成S/D區130之後的組合件。S/D區130可以藉由磊晶生長形成，該磊晶生長從基部102和通道材料106的暴露表面結成晶，以及S/D區130的橫向延伸(例如，在圖22A的左右方向上)可能受到與開放體積224接壤的介電質材料112的限制。在一些實施方式中，S/D區130可以包含n型磊晶材料(例如，用於NMOS電晶體中的重原位摻雜磷的材料)。在一些實施方式中，S/D區130的磊晶生長可以包含初始成核操作以提供種層，隨後是初級磊晶操作，其中S/D區130的剩餘部分形成在種層上。
圖23繪示了在圖22的組合件上沉積介電質材料142的共形層之後的組合件。介電質材料142可以是接點蝕刻停止層(CESL)，並且可以由任何合適的材料(例如，氮化矽)形成。
圖24繪示了在圖23的組合件上沉積介電質材料122之後的組合件，然後拋光介電質材料122和介電質材料142以暴露硬遮罩126。在一些實施方式中，介電質材料122可以是金屬前介電質(pre-metal dielectric，PMD)，例如氧化物材料(例如，氧化矽)。
圖25繪示了在從圖24的組合件移除硬遮罩126，然後沉積和圖案化硬遮罩127之後的組合件。硬遮罩127可以具有任何合適的材料成分；例如，在一些實施方式中，硬遮罩127可以包含氮化鈦。硬遮罩127可以被圖案化以選擇性地移除將對應於S/D區128的區域中的硬遮罩127，否則將硬遮罩127留在原位。可以使用任何合適的圖案化技術(例如，微影技術)來圖案化硬遮罩127。如上所述，在伴隨的圖式的各者中所描繪的IC結構100中的S/D區128的特定配置(以及因此圖案化硬遮罩127的特定布局)僅是說明性的，並且可以使用任何期望的配置；例如，圖42描繪了具有不同配置的S/D區128的IC結構100。
圖26繪示了在使圖25的組合件的暴露的介電質材料120(即，沒有受到硬遮罩127保護的介電質材料120)凹陷之後的組合件。可以使用任何合適的選擇性蝕刻技術來使暴露的介電質材料120凹陷，例如同向性蝕刻。
圖27繪示了在移除在圖26的組合件中暴露的一些介電質材料118之後的組合件。該操作可以擴大硬遮罩116/介電質材料114的相鄰部分之間的「峽谷(canyons)」，便於後續操作。在一些實施方式中，可以藉由部分同向性蝕刻(例如，當介電質材料118包含氮化物時，氮化物部分同向性蝕刻)來實現移除一些介電質材料118。
圖28繪示了在進一步使圖27的組合件的暴露的介電質材料120(即，介電質材料120不受硬遮罩127保護)凹陷之後的組合件。可以使用任何合適的選擇性蝕刻技術來使暴露的介電質材料120凹陷，例如同向性蝕刻。
圖29繪示了在圖28的組合件上共形地沉積附加介電質材料118，然後執行另一個定向「向下」蝕刻以移除水平表面上的介電質材料118，「修復」介電質材料118作為在暴露表面的側面上的「間隔物」之後的組合件，如圖所示。如圖29的蝕刻(例如，RIE)也可以從梯度摻雜犧牲材料104的頂面移除介電質材料112，如圖所示。
圖30繪示了在移除圖29的組合件中未被硬遮罩127覆蓋的梯度摻雜犧牲材料104和通道材料106的部分以形成開放體積225(例如，使用任何合適的蝕刻技術)之後的組合件。這些開放體積225可以對應於IC結構100中的S/D區128的位置，如下文進一步討論的，並且如圖所示與介電質材料112自對準。
圖31繪示了在使圖30的組合件的暴露的梯度摻雜犧牲材料104凹陷，而不同時使暴露的通道材料106凹陷、共形地沉積介電質材料124和使介電質材料124凹陷之後的組合件。這些操作可以採用以上參考圖19至21討論的任何形式。如圖31C所示，介電質材料124可以保留在梯度摻雜犧牲材料104的靠近開放體積225的側表面上。
圖32繪示了在圖31的組合件的開放體積225中形成S/D區128、沉積介電質材料154的共形層和沈積介電質材料156之後的組合件。S/D區128可以藉由磊晶生長形成，該磊晶生長從基部102和通道材料106的暴露表面結成晶，以及S/D區128的橫向延伸(例如，在圖32A的左右方向上)可能受到與開放體積225接壤的介電質材料112的限制。在一些實施方式中，S/D區130可以包含p型磊晶材料(例如，用於PMOS電晶體中的重原位摻雜硼材料)。在一些實施方式中，S/D區128的磊晶生長可以包含初始成核操作以提供種層，隨後是初級磊晶操作，其中S/D區128的剩餘部分形成在種層上。在一些實施方案中，S/D區128可使用矽合金製造，例如矽鍺或碳化矽。在一些實施方式中，磊晶沉積的矽合金可以用諸如硼、砷或磷的摻雜物原位摻雜。在一些實施方式中，S/D區128可使用一個或多個替代半導體材料，例如鍺或III-V族材料或合金來形成。介電質材料154可以是CESL，並且可以由任何合適的材料(例如，氮化矽)形成。在一些實施方式中，介電質材料156可以是PMD，例如氧化物材料(例如，氧化矽)。
圖33繪示了在拋光圖32的組合件的硬遮罩127、介電質材料122、介電質材料142、介電質材料154和介電質材料156(例如，使用CMP技術)以暴露通道區202之上的硬遮罩116之後的組合件。
圖34繪示了在從圖33的組合件移除硬遮罩116、介電質材料114(「虛置閘極」)和介電質材料112以形成開放體積226之後的組合件。可以使用任何合適的蝕刻技術。
圖35繪示了在使圖34的組合件的介電質材料110凹陷之後的組合件。可以使用任何合適的蝕刻技術。在一些實施方式中，可以不執行這樣的凹陷操作並且因此介電質材料110的頂表面可以與基座222的頂表面共平面。
圖36繪示了在藉由移除梯度摻雜犧牲材料104來「釋放」圖35的組合件的堆疊230中的通道材料106之後的組合件。可以使用任何合適的選擇性蝕刻技術。
圖37繪示了在圖36的組合件上方形成共形閘極介電質136之後的組合件。閘極介電質136可以使用任何合適的技術(例如，ALD)形成，並且可以包含本文參考閘極介電質136所討論的任何材料。
圖38繪示了在圖37的組件合上方形成閘極金屬138之後的組合件。閘極金屬138可以包含任何一個或多個材料層，例如本文參考閘極金屬138所討論的任何材料。
圖39繪示了在拋光圖38的組合件的閘極金屬138和閘極介電質136以移除介電質材料122和介電質材料156上方的閘極金屬138和閘極介電質136之後的組合件。可以使用任何合適的拋光技術，例如CMP技術。
圖40繪示了在使閘極金屬138和閘極介電質136凹陷(例如，使用一種或多種蝕刻技術)以在圖39的組合件中形成凹槽，然後在凹槽中形成閘極接點140之後的組合件。閘極接點140可以包含任何一種或多種材料(例如，黏合襯墊、障壁襯墊、一種或多種填充金屬等)。
圖41繪示了在圖案化圖40的組合件的介電質材料以形成凹槽，然後在凹槽中形成S/D接點164之後的組合件。S/D接點164可以包含任何一種或多種材料(例如，黏合襯墊、障壁襯墊、一種或多種填充金屬等)。圖41的組合件可以採用圖1的IC結構100的形式。
如上所述，在伴隨的圖式的各者中所描繪的IC結構100中的S/D區128/130的特定配置只是說明性的，並且可以使用任何期望的配置。例如，圖42描繪了具有不同配置的S/D區128/130的IC結構100。特別地，圖42的IC結構100可以藉由圖案化硬遮罩126/127來製造，使得S/D區128和S/D區130之間的邊界在相鄰通道區202之間並平行於相鄰通道區202。根據本揭露，可以施行S/D區128/130的任何其他期望的配置。
在一些實施方式中，可以在介電質材料118周圍執行重複的沉積和蝕刻操作，使得介電質材料118的「帽」在介電質材料120上方延伸。圖43是這種IC結構100的側面橫截面視圖，共享本文「A」子圖的視角。所得介電質材料118可以具有相同的倒置「U」並且可以嵌套在U形介電質材料112中。本文揭露的任何實施方式可以包含具有圖43的結構的介電質材料118。
本文揭露的IC結構100可以被包含在任何合適的電子組件中。圖44至48繪示了可以包含本文揭露的任何IC結構100的設備的各種示例。
圖44是晶圓1500和晶粒1502的頂視圖，晶粒1502可以包含根據本文揭露的實施方式中的任何一個之一個或多個IC結構100。晶圓1500可以由半導體材料所構成，並且可以包含一個或多個具有在晶圓1500的表面上形成的IC結構(例如，本文揭露的IC結構100)的晶粒1502。每個晶粒1502可以是半導體產品的重複單元，其包含任何合適的IC。在完成半導體產品的製造之後，晶圓1500可以經歷切割製程，其中晶粒1502彼此分離以提供半導體產品的離散「晶片」。晶粒1502可以包含一個或多個IC結構100(例如，如下面參照圖45所討論的)、一個或多個電晶體(例如以下參照圖45所討論的電晶體中的一些)及/或用於將電信號路由到電晶體的支援電路，以及任何其他IC組件。在一些實施方式中，晶圓1500或晶粒1502可以包含記憶體裝置(例如，隨機存取記憶體(RAM)裝置、諸如靜態RAM(SRAM)裝置、磁RAM(MRAM)裝置、電阻RAM(RRAM)裝置、傳導橋接RAM(CBRAM)裝置等)、邏輯裝置(例如，AND、OR、NAND、或NOR閘)或任何其他合適的電路元件。這些裝置中的多個可以被組合在單晶粒1502上。例如，由多個記憶體裝置形成的記憶體陣列可被形成在相同晶粒1502上，如處理裝置(例如，圖48之處理裝置1802)或其它邏輯，其被組態以將資訊儲存在記憶體裝置中或執行儲存在記憶體陣列中之指令。
圖45是IC組件1600的側面橫截面視圖，其可以包含根據本文揭露的實施方式中的任一個之一個或多個IC結構100。一個或多個IC組件1600可以被包含在一個或多個晶粒1502(圖44)中。IC組件1600可以形成在基板1602(例如，圖44的晶圓1500)上並且可以被包含在晶粒(例如，圖44的晶粒1502)中。基板1602可以採用本文揭露的基部102的任何實施方式的形式。
IC組件1600可以包含設置在基板1602上的一個或多個裝置層1604。裝置層1604可以包含形成在基板1602上的一個或多個IC結構100、其他電晶體、二極體或其他裝置的特徵。裝置層1604可以包含例如源極及/或汲極(S/D)區、控制S/D區之間的電流流動的閘極、將電信號路由到S/D區或從S/D區路由電信號的S/D接點、和將電信號路由到S/D區或從S/D區路由電信號的閘極接點(例如，根據以上參考IC結構100所討論的實施方式中的任一個)。可以包含在裝置層1604中的電晶體不限於任何特定類型或配置，並且可以包含例如平面電晶體、非平面電晶體或兩者的組合中的任何一個或多個。平面電晶體可包含雙極接面電晶體(BJT)、異質接面電晶體(HBT)、或高電子遷移率電晶體(HEMT)。非平面電晶體可包含FinFET電晶體，例如雙閘極電晶體或三閘極電晶體，以及環繞周圍或全環繞閘極電晶體，例如奈米帶及奈米導線電晶體(例如，如以上參考IC結構100所討論)。
諸如電源及/或輸入/輸出(I/O)信號的電信號可以透過設置在裝置層1604(被繪示在圖45中為互連體層1606至1610)上的一個或多個互連體層路由到裝置層1604的裝置(例如，IC結構100)及/或從該裝置層1604的該裝置路由出。例如，裝置層1604的電性傳導特徵(例如，閘極接點和S/D接點)可以與互連體層1606至1610的互連體結構1628電耦接。一個或多個互連體層1606至1610可以形成IC組件1600的金屬化堆疊(也稱為「ILD堆疊」)1619。儘管圖45僅在裝置層1604的一個面上描繪了ILD堆疊1619，但在其他實施方式中，IC組件1600可包含兩個ILD堆疊1619，使得裝置層1604位於兩個ILD堆疊1619之間。
互連體結構1628可以配置在互連體層1606至1610內，以根據各種設計來路由電信號(具體地，該配置不限於圖45中所示的互連體結構1628的特定配置)。儘管在圖45中描繪了特定數量的互連體層1606至1610，但是本揭露的實施方式包含具有比所描繪的更多或更少的互連體層的IC組件。
在一些實施方式中，互連體結構1628可以包含填充有諸如金屬的電性傳導材料的線1628a及/或通孔1628b。線1628a可以配置成在平面的方向上路由電信號，該平面實質上與其上形成有裝置層1604的基板1602的表面平行。例如，線1628a可以從圖45的視角沿著進出頁面的方向路由電信號。通孔1628b可以配置成在平面的方向上路由電信號，該平面實質上與其上形成有裝置層1604的基板1602的該表面垂直。在一些實施方式中，通孔1628b可以將不同互連體層1606至1610的線1628a電耦接在一起。
互連體層1606至1610可以包含設置在互連體結構1628之間的介電質材料1626，如圖45所示。在一些實施方式中，設置在互連體層1606至1610中的不同互連體層中的互連體結構1628之間的介電質材料1626可以具有不同的組成物；在其他實施方式中，不同互連體層1606至1610之間的介電質材料1626的組成物可以是相同的。
第一互連體層1606可以形成在裝置層1604之上。在一些實施方式中，第一互連體層1606可以包含線1628a及/或通孔1628b，如所示。第一互連體層1606的線1628a可以與裝置層1604的接點(例如，S/D接點或閘極接點)耦接。
第二互連體層1608可以形成在第一互連體層1606之上。在一些實施方式中，第二互連體層1608可以包含通孔1628b，以將第二互連體層1608的線1628a與第一互連體層1606的線1628a耦接。儘管為了清楚起見，線1628a和通孔1628b在結構上用每條互連體層內的線(例如，在第二互連體層1608內)描繪，但是線1628a和通孔1628b可以在結構上及/或在材料上連續(例如，在雙鑲嵌製程期間同時被填充)於一些實施方式中。
根據結合第二互連體層1608或第一互連體層1606描述的類似技術和組態，可以在第二互連體層1608上陸續形成第三互連體層1610(及額外互連體層，視需要)。在一些實施方式中，IC組件1600中之金屬化堆疊1619中「更高」的互連體層(即，更遠離裝置層1604)可以更厚。
IC組件1600可以包含焊阻材料1634(例如，聚醯亞胺或類似材料)和形成在互連體層1606至1610上的一個或多個傳導接點1636。在圖45中，傳導接點1636被繪示為採用接合墊(bond pad)的形式。傳導接點1636可以與互連體結構1628電耦接，並且被配置為將裝置層1604的電信號路由到其他外部裝置。例如，焊接合可以形成在一個或多個傳導接點1636上，以將包含IC組件1600的晶片與另一個組件(例如，電路板)機械及/或電耦接。IC組件1600可以包含額外或替代結構，以路由來自互連體層1606至1610的電信號；例如，傳導接點1636可以包含其他類似特徵(例如，柱)，其將電信號路由到外部組件。在IC組件1600在裝置層1604的每個對置面處包含ILD堆疊1619的實施方式中，IC組件1600可以包含在每個ILD堆疊1619上的傳導接點1636(允許在IC組件1600的兩個對置面上製造到IC組件1600的互連)。
圖46是示例IC封裝1650的側面橫截面視圖，其可以包含根據本文揭露的實施方式中的任一個之一個或多個IC結構100。在一些實施方式中，IC封裝1650可以是系統級封裝(SiP)。
封裝基板1652可以由介電質材料(例如，陶瓷、構建膜、在其中具有填料顆粒的環氧樹脂膜、玻璃、有機材料、無機材料、有機和無機材料的組合、由不同材料形成的嵌入部分等)形成，並且可以具有在面1672和面1674之間、或在面1672上的不同位置之間、及/或在面1674上的不同位置之間延伸通過介電質材料的傳導路徑。這些傳導路徑可以採用上面參考圖45討論的任何互連體結構1628的形式。
封裝基板1652可以包含傳導接點1663，其經由封裝基板1652耦接到傳導路徑(未示出)，從而允許晶粒1656及/或中介物1657內的電路電耦接到各種傳導接點1664。
IC封裝1650可以包含透過中介物1657的傳導接點1661、第一級互連體1665、和封裝基板1652的傳導接點1663耦接到封裝基板1652的中介物1657。圖46中所繪示的第一級互連體1665是焊凸塊，但是可以使用任何合適的第一級互連體1665。在一些實施方式中，IC封裝1650中可以不包含中介物1657；而是，晶粒1656可以藉由第一級互連體1665在面1672處直接耦接到傳導接點1663。更一般地，一個或多個晶粒1656可以透過任何合適的結構(例如，(例如，矽橋、有機橋、一個或多個波導、一個或多個中介物、導線接合(wirebond)等)耦接到封裝基板1652。
IC封裝1650可包含透過晶粒1656的傳導接點1654、第一級互連體1658、和中介物1657的傳導接點1660耦接到中介物1657的一個或多個晶粒1656。傳導接點1660可以經由中介物1657耦接到傳導路徑(未示出)，從而允許晶粒1656內的電路電耦接到傳導接點1661中的各者(或耦接到中介物1657中所包含的其他裝置，未示出)。圖46中所繪示的第一級互連體1658是焊凸塊，但是可以使用任何合適的第一級互連體1658。如本文所用，「傳導接點」可以指用作不同組件之間的界面的傳導材料(例如，金屬)的一部分；傳導接點可以凹陷入組件表面，與組件表面齊平或從組件表面延伸，並且可以採用任何合適的形式(例如，傳導墊或插座)。
在一些實施方式中，下填材料1666可以圍繞第一級互連體1665設置在封裝基板1652和中介物1657之間，並且模具化合物1668可以圍繞晶粒1656和中介物1657設置並且與封裝基板1652接觸。在一些實施方式中，下填材料1666可以與模具化合物1668相同。可以用於下填材料1666和模具化合物1668的示例材料是環氧樹脂模具材料，如果合適的話。第二級互連體1670可以耦接到傳導接點1664。圖46中所繪示的第二級互連體1670是焊球(例如，用於球柵格陣列配置)，但是可以使用任何合適的第二級互連體16770(例如，栓銷柵格陣列配置中的栓銷或者平面柵格陣列配置中的平面)。第二級互連體1670可用於將IC封裝1650耦接到另一組件，例如電路板(例如，主機板)、中介物、或另一IC封裝，如本領域中已知的並且參考圖47如下文所述。
晶粒1656可以採取本文討論的晶粒1502的任何實施方式的形式(例如，可以包含IC組件1600的任何實施方式)。在IC封裝1650包含多個晶粒1656的實施方式中，IC封裝1650可以被稱為多晶片封裝(MCP)。晶粒1656可以包含執行任何期望功能的電路。例如，晶粒1656中的或多個可以是邏輯晶粒(例如，基於矽的晶粒)，並且晶粒1656中的一個或多個可以是記憶體晶粒(例如，高頻寬記憶體)。在一些實施方式中，晶粒1656可以包含一個或多個IC結構100(例如，如上面參考圖44和圖45所討論的)。
儘管圖46中所繪示的IC封裝1650是倒裝晶片封裝，但是可以使用其他封裝架構。例如，IC封裝1650可以是球柵格陣列(BGA)封裝，例如嵌入式晶圓級球柵格陣列(eWLB)封裝。在另一示例中，IC封裝1650可以是晶圓級晶片規模封裝(WLCSP)或面板扇出(FO)封裝。儘管在圖46的IC封裝1650中繪示了兩個晶粒1656，但是IC封裝1650可以包含任何期望數量的晶粒1656。IC封裝1650可以包含額外的被動組件，例如設置在封裝基板1652的第一面1672或第二面1674上、或中介物1657的任一面上的表面安裝電阻器、電容器、和電感器。更一般地，IC封裝1650可以包含本領域中已知的任何其他主動或被動組件。
圖47是IC組件組合件1700的側面橫截面視圖，其可以包含根據本文揭露的實施方式中的任何一個之包含一個或多個IC結構100的一個或多個IC封裝或其他電子組件(例如，晶粒)。IC組件組合件1700包含設置在電路板1702(其可以是例如主機板)上的多個組件。IC組件組合件1700包含設置在電路板1702的第一面1740和電路板1702的對置的第二面1742上的元件；通常，組件可以設置在面1740和1742中的一個或兩個上。下面參考IC組件組合件1700討論的任何IC封裝可以採用上面參考圖46討論的IC封裝1650的任何實施方式的形式(例如，可以包含晶粒中的一個或多個IC結構100)。
在一些實施方式中，電路板1702可以是印刷電路板(PCB)，其包含藉由介電質材料的層彼此分開並藉由電性傳導通孔互連的多個金屬層。可以以期望的電路圖案形成任何一個或多個金屬層，以在耦接到電路板1702的組件之間路由電信號(可選地與其他金屬層結合)。在其他實施方式中，電路板1702可以是非PCB基板。
圖47中所繪示的IC組件組合件1700包含藉由耦接組件1716耦接到電路板1702的第一面1740的封裝上中介物結構(package-on-interposer structure)1736。耦接組件1716可以將封裝上中介物結構1736電耦接和機械耦接到電路板1702，並且可包含焊球(如圖47所示)、插座的凸形和凹形部分、粘合劑、下填材料及/或任何其它合適的電及/或機械耦接結構。
封裝上中介物結構1736可包含藉由耦接組件1718耦接至封裝中介物1704的IC封裝1720。耦接組件1718可採取任何合適的形式用於應用，諸如上面參考耦接組件1716所討論的形式。儘管在圖47中示出了單IC封裝1720，但是可以將多個IC封裝耦接到封裝中介物1704；實際上，可以將附加中介物耦接到封裝中介物1704。封裝中介物1704可提供用於橋接電路板1702和IC封裝1720的中介基板。IC封裝1720可以是或包含例如晶粒(圖44的晶粒1502)、IC組件(例如，圖45的IC組件1600)或任何其他合適的組件。通常，封裝中介物1704可延展連接至更寬節距，或將連接再路由至不同連接。例如，封裝中介物1704可將IC封裝1720(例如，晶粒)耦接至用於耦接至電路板1702的耦接組件1716之一組BGA傳導接點。在圖47所示的實施方式中，IC封裝1720和電路板1702被附接到封裝中介物1704的對置側；在其他實施方式中，IC封裝1720和電路板1702可以附接到封裝中介物1704的相同側。在一些實施方式中，三或更多個組件可經由封裝中介物1704互連。
在一些實施方式中，封裝中介物1704可以被形成為PCB，其包含藉由介電質材料的層彼此分開並藉由電性傳導通孔互連的多個金屬層。在一些實施方式中，封裝中介物1704可以由環氧樹脂、玻璃纖維增強環氧樹脂、有無機填充物的環氧樹脂、陶瓷材料、或是例如聚醯亞胺等聚合物材料所形成。在一些實施方式中，封裝中介物1704可以由交替的剛硬或可撓性材料所形成，可包含上述用於半導體基板中的相同材料，例如矽、鍺、及其它III-V族和IV族材料。封裝中介物1704可以包含金屬線1710和通孔1708，包含但不限於矽穿孔(TSV)1706。封裝中介物1704可以還包含嵌入裝置1714，包含被動和主動裝置。這些裝置可包含但不限於電容器、解耦電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置、以及記憶體裝置。例如射頻裝置、功率放大器、功率管理裝置、天線、陣列、感測器、及為微機電系統(MEMS)裝置等更複雜的裝置也可以被形成於封裝中介物1704上。封裝上中介物結構1736可以採用本領域中已知的任何封裝上中介物結構的形式。
IC組件組合件1700可包含藉由耦接組件1722耦接到電路板1702的第一面1740的IC封裝1724。耦接組件1722可以採用上面參考耦接組件1716所討論的任何實施方式的形式，並且IC封裝1724可以採用上面參考IC封裝1720所討論的任何實施方式的形式。
圖47中所繪示的IC組件組合件1700包含藉由耦接組件1728耦接到電路板1702的第二面1742的疊合式封裝(package-on-package)結構1734。疊合式封裝結構1734可以包含藉由耦接組件1730耦接在一起的IC封裝1726和IC封裝1732，使得IC封裝1726設置在電路板1702和IC封裝1732之間。耦接組件1728和1730可以採用上面討論的耦接組件1716的任何實施方式的形式，並且IC封裝1726和1732可以採用上面討論的IC封裝1720的任何實施方式的形式。可以根據本領域中已知的任何疊合式封裝結構來組態疊合式封裝結構1734。
圖48是示例電裝置1800的方塊圖，該電裝置可以包含根據本文揭露的實施方式中的任何一個之一個或多個IC結構100。例如，電裝置1800的任何合適的組件可以包含本文揭露的IC組件組合件1700、IC封裝1650、IC組件1600或晶粒1502中的一個或多個。在圖48中繪示包含在電裝置1800中的多個組件，但是可以省略或複製這些組件中的任何一個或更多個，以適合於應用。在一些實施方式中，電裝置1800中包含的一些或所有組件可以附接到一個或多個主機板。在一些實施方式中，這些組件中的一些或全部被製造到單系統晶片(SoC)晶粒上。
另外，在各種實施方式中，電裝置1800可以不包含圖48中所繪示的一個或多個組件，但是電裝置1800可以包含用於耦接到一個或多個組件的介面電路。例如，電裝置1800可以不包含顯示裝置1806，但是可以包含顯示裝置1806可以耦接到其的顯示裝置介面電路(例如，連接器和驅動器電路)。在另一組示例中，電裝置1800可以不包含音訊輸入裝置1824或音訊輸出裝置1808，但是可以包含音訊輸入裝置1824或音訊輸出裝置1808可以耦接到其的音訊輸入或輸出裝置介面電路(例如，連接器和支援電路)。
電裝置1800可以包含處理裝置1802(例如，一個或多個處理裝置)。如本文所使用，用語「處理裝置」或「處理器」可意指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可儲存在暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。處理裝置1802可以包含一個或多個數位信號處理器(DSP)、特殊應用積體電路(ASIC)、中央處理單元(CPU)、圖形處理單元(GPU)、加密處理器(在硬體內執行加密算法的專用處理器)、伺服器處理器、或任何其他合適的處理裝置。電裝置1800可以包含記憶體1804，其本身可以包含一個或多個記憶體裝置，諸如易失性記憶體(例如，動態隨機存取記憶體(DRAM))，非揮發性記憶體(例如，唯讀記憶體(ROM))，快閃記憶體、固態記憶體、及/或硬體驅動器。在一些實施方式中，記憶體1804可以包含與處理裝置1802共享晶粒的記憶體。該記憶體可以用作快取記憶體，並且可以包含嵌入式動態隨機存取記憶體(eDRAM)或自旋轉移轉矩磁隨機存取記憶體(STT-MRAM)。
在一些實施方式中，電裝置1800可以包含通訊晶片1812(例如，一個或多個通訊晶片)。例如，通訊晶片1812可以被組態用於管理用於向電裝置1800轉移資料和從電裝置1800轉移資料的無線通訊。用語「無線」及其衍生詞可被用來描述電路、裝置、系統、方法、技術、通訊頻道、等等，其可經由使用透過非固態媒體之經調變的電磁輻射來通訊資料。該用語並不意味著關聯的裝置不含有任何導線，儘管在一些實施方式中它們可能沒有。
通訊晶片1812可以施行任何無線標準或是通訊協定，包含但不限於電機電子工程師學會(IEEE)標準包含：Wi-Fi(IEEE 802.11系列)、IEEE 802.16標準(例如IEEE 802.16-2005修正版)、長程演化(LTE)計劃及任何修正、更新、及/或修訂(例如進階LTE計劃、超行動寬頻(UMB)計劃(也稱為「3GPP2」)等等)。IEEE 802.16共容寬頻無線存取(BWA)網路一般稱為WiMAX網路，WiMAX是縮寫，代表全球互通微波存取，為用於通過IEEE 802.16標準之一致性及互通性測試的產品之認證標章。通訊晶片1812可根據全球行動通訊系統(GSM)、一般分封無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進HSPA(E-HSPA)、或LTE網路而操作。通訊晶片1812可以根據GSM演進增強資料(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用陸面無線電存取網路(UTRAN)、或演進UTRAN(E-UTRAN)而操作。通訊晶片1812可根據碼分多重存取(CDMA)、分時多存取(TDMA)、數位增強無線電信(DECT)、演進資料最佳化(EV-DO)、及其衍生、以及以3G、4G、5G、及更新的世代標示的任何其它無線通訊協定而操作。在其它實施方式中，通訊晶片1812可以根據其它無線協定而操作。電裝置1800可以包含天線1822以促進無線通訊及/或接收其他無線通訊(諸如AM或FM無線電傳輸)。
在一些實施方式中，通訊晶片1812可以管理有線通訊，例如電、光或任何其他合適的通訊協定(例如，乙太網)。如上所述，通訊晶片1812可以包含多個通訊晶片。舉例而言，第一通訊晶片1812專用於例如Wi-Fi或藍牙等較短程無線通訊，而第二通訊晶片1812專用於例如全球定位系統(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、或等等較長程無線通訊。在一些實施方式中，第一通訊晶片1812可以專用於無線通訊，第二通訊晶片1812可以專用於有線通訊。
電裝置1800可以包含電池/電力電路1814。電池/電力電路1814可以包含一個或多個能量儲存裝置(例如，電池或電容器)及/或用於將電裝置1800的組件耦接到與電裝置1800分開的能量源的電路(例如，AC線電力)。
電裝置1800可以包含顯示裝置1806(或對應的介面電路，如上所述)。顯示裝置1806可以包含任何視覺指示器，諸如抬頭顯示器、電腦監視器、投影機、觸控螢幕顯示器、液晶顯示器(LCD)、發光二極體顯示器、或平板顯示器。
電裝置1800可以包含音訊輸出裝置1808(或對應的介面電路，如上所述)。音訊輸出裝置1808可以包含產生可聽指示器的任何裝置，例如喇叭、耳機、或耳塞。
電裝置1800可以包含音訊輸入裝置1824(或對應的介面電路，如上所述)。音訊輸入裝置1824可以包含產生表示聲音的信號的任何裝置，例如麥克風、麥克風陣列或數位樂器(例如，具有音樂數位介面(MIDI)輸出的樂器)。
電裝置1800可以包含GPS裝置1818(或對應的介面電路，如上所述)。GPS裝置1818可以與基於衛星的系統通訊，並且可以接收電裝置1800的位置，如本領域中已知的。
電裝置1800可以包含其他輸出裝置1810(或對應的介面電路，如上所述)。其他輸出裝置1810的示例可以包含音訊編解碼器、視訊編解碼器、列印機、用於向其他裝置提供資訊的有線或無線發射器、或額外儲存裝置。
電裝置1800可以包含其他輸入裝置1820(或對應的介面電路，如上所述)。其他輸入裝置1820的示例可以包含加速度計、陀螺儀、羅盤、圖像擷取裝置、鍵盤、諸如滑鼠的游標控制裝置、觸控筆、觸控板、條碼讀取器、快速響應(QR)代碼讀取器、任何感測器或射頻識別(RFID)讀取器。
電裝置1800可以具有任何期望的形式因子，例如手持或行動電裝置(例如，手機、智慧電話、行動網際網路裝置、音樂播放器、平板電腦、膝上型電腦、隨身型易網機、超薄行動電腦、個人數位助理(PDA)、超薄行動個人電腦等)、桌上型電裝置、伺服器裝置或其他聯網計算組件、列印機、掃描器、監視器、機上盒、娛樂控制單元、車輛控制單元、數位相機，數位視訊記錄器或可穿戴電裝置。在一些實施方式中，電裝置1800可以是處理資料的任何其他電子裝置。
以下段落提供了本文揭露的實施方式的各種示例。
示例1是積體電路(IC)組件，包含：包含電晶體的第一區；以及第二區，其中，該第二區包含沿著軸與第二材料的層交替的第一材料的層之堆疊，該第二材料包含矽和鍺，以及該第二材料的層中的鍺的最小濃度出現在沿著該軸靠近該第二材料的層的中心處。
示例2包含示例1的標的，並且進一步指明，在該第二材料的層中的鍺的濃度，在沿著該軸靠近該第一材料的相鄰層的位置處大於該最小濃度。
示例3包含示例2的標的，並進一步指明，該第一材料的相鄰層為該第一材料的第一相鄰層，在該第二材料的層中的鍺的濃度，在沿著該軸靠近該第一材料的不同的第二相鄰層處大於該最小濃度。
示例4包含示例1至3中任一個的標的，並且進一步指明，該第一材料具有的鍺濃度小於該第二材料的鍺的該最小濃度或大於該第二材料的鍺的最大濃度。
示例5包含示例4的標的，並且進一步指明，該第一材料具有的鍺濃度小於該第二材料的鍺的該最小濃度。
示例6包含示例5的標的，並且進一步指明，該第二材料的鍺的該最小濃度大於或等於10原子百分比。
示例7包含示例5至6中任一個的標的，並且進一步指明，該第一材料的該鍺濃度大約是零原子百分比。
示例8包含示例4的標的，並且進一步指明，該第一材料具有的鍺濃度大於該第二材料的鍺的該最大濃度。
示例9包含示例8的標的，並且進一步指明，該第二材料的鍺的該最大濃度小於或等於50原子百分比。
示例10包含示例8至9中任一個的標的，並且進一步指明，該第二材料的鍺的該最大濃度小於或等於40原子百分比。
示例11包含示例8至10中任一個的標的，並且進一步指明，該第二材料的鍺的該最大濃度小於或等於35原子百分比。
示例12包含示例8至11中任一個的標的，並且進一步指明，該第二材料的鍺的該最大濃度小於或等於30原子百分比。
示例13包含示例8至12中任一個的標的，並且進一步指明，該第一材料的該鍺濃度在50原子百分比和90原子百分比之間。
示例14包含示例8至13中任一個的標的，並且進一步指明，該第一材料的該鍺濃度在50原子百分比和100原子百分比之間。
示例15包含示例1至14中任一個的標的，並且進一步指明，該第一材料具有等於第一量的鍺濃度，以及該多個電晶體包含具有該第一量的鍺的多個通道部分。
示例16包含示例15的標的，並且進一步指明，該第一區中的該多個通道部分與該第二區中的該第一材料的多個層共平面。
示例17包含示例15至16中任一個的標的，並且進一步指明，該第一區中的該多個通道部分的厚度等於該第二區中的該第一材料的個別層的厚度。
示例18包含示例15至17中任一個的標的，並且進一步指明，該第一區中的電晶體中的通道部分之間的間隔等於該第二區中的該第二材料的個別層的厚度。
示例19包含示例1至18中任一個的標的，並且進一步指明，該堆疊在該IC組件的防護環下方。
示例20包含示例1至18中任一個的標的，並且進一步指明，該第二區在該IC組件的記憶體陣列的周邊處，以及該第一區不在該記憶體陣列的該周邊處。
示例21包含示例1至18中任一個的標的，並且進一步指明，該堆疊在該IC組件的微影對準標記下方。
示例22是一種積體電路(IC)組件，包含：沿著軸與第二材料的層交替的第一材料的層之堆疊，其中，該第一材料包含矽和鍺中的至少一者，該第二材料包含矽和鍺，以及該第二材料的層中的鍺的最小濃度出現在沿著該軸靠近該第二材料的層的中心處。
示例23包含示例22的標的，並且進一步指明，在該第二材料的層中的鍺的濃度，在沿著該軸靠近該第一材料的相鄰層的位置處大於該最小濃度。
示例24包含示例23的標的，並進一步指明，該第一材料的相鄰層為該第一材料的第一相鄰層，在該第二材料的層中的鍺的濃度，在沿著該軸靠近該第一材料的不同的第二相鄰層處大於該最小濃度。
示例25包含示例22至24中任一個的標的，並且進一步指明，該第一材料具有的鍺濃度小於該第二材料的鍺的該最小濃度或大於該第二材料的鍺的最大濃度。
示例26包含示例25的標的，並且進一步指明，該第一材料具有的鍺濃度小於該第二材料的鍺的該最小濃度。
示例27包含示例26的標的，並且進一步指明，該第二材料的鍺的該最小濃度大於或等於10原子百分比。
示例28包含示例26至27中任一個的標的，並且進一步指明，該第一材料的該鍺濃度大約是零原子百分比。
示例29包含示例25的標的，並且進一步指明，該第一材料具有的鍺濃度大於該第二材料的鍺的該最大濃度。
示例30包含示例29的標的，並且進一步指明，該第二材料的鍺的該最大濃度小於或等於50原子百分比。
示例31包含示例29至30中任一個的標的，並且進一步指明，該第二材料的鍺的該最大濃度小於或等於40原子百分比。
示例32包含示例29至31中任一個的標的，並且進一步指明，該第二材料的鍺的該最大濃度小於或等於35原子百分比。
示例33包含示例29至32中任一個的標的，並且進一步指明，該第二材料的鍺的該最大濃度小於或等於30原子百分比。
示例34包含示例29至33中任一個的標的，並且進一步指明，該第一材料的該鍺濃度在50原子百分比和90原子百分比之間。
示例35包含示例29至34中任一個的標的，並且進一步指明，該第一材料的該鍺濃度在50原子百分比和100原子百分比之間。
示例36包含示例22至35中任一個的標的，並且進一步指明，該堆疊是在該IC組件的非主動區中。
示例37包含示例22的標的，並且進一步指明，該IC組件包含主動區，該主動區包含多個電晶體。
示例38包含示例37的標的，並且進一步指明，該第一材料具有等於第一量的鍺濃度，以及該多個電晶體包含具有該第一量的鍺的多個通道部分。
示例39包含示例37至38中任一個的標的，並且進一步指明，該多個通道部分與該第一材料的多個層共平面。
示例40包含示例37至39中任一個的標的，並且進一步指明，該多個通道部分的厚度等於該第一材料的個別層的厚度。
示例41包含示例37至40中任一個的標的，並且進一步指明，電晶體中的通道部分之間的間隔等於該第二材料的個別層的厚度。
示例42包含示例22至41中任一個的標的，並且進一步指明，該堆疊在該IC組件的防護環下方。
示例43包含示例22至41中任一個的標的，並且進一步指明，該堆疊在該IC組件的記憶體陣列的周邊處。
示例44包含示例22至41中任一個的標的，並且進一步指明，該堆疊在該IC組件的微影對準標記下方。
示例45包含示例22至44中任一個的標的，並且進一步指明，該IC組件是晶粒。
示例46是積體電路(IC)組件，包含：沿著軸與第二材料的層交替的第一材料的層之堆疊，其中，該第一材料包含矽和鍺中的至少一者，該第二材料包含矽和鍺，以及該第二材料的個別層中的鍺的濃度朝著該第一材料的相鄰層增加。
示例47包含示例46的標的，並且進一步指明，該第一材料具有的鍺濃度小於該第二材料的鍺的最小濃度或大於該第二材料的鍺的最大濃度。
示例48包含示例47的標的，並且進一步指明，該第一材料具有的鍺濃度小於該第二材料的鍺的最小濃度。
示例49包含示例48的標的，並且進一步指明，該第二材料的鍺的該最小濃度大於或等於10原子百分比。
示例50包含示例48至49中任一個的標的，並且進一步指明，該第一材料的該鍺濃度大約是零原子百分比。
示例51包含示例47的標的，並且進一步指明，該第一材料具有的鍺濃度大於該第二材料的鍺的該最大濃度。
示例52包含示例51的標的，並且進一步指明，該第二材料的鍺的該最大濃度小於或等於50原子百分比。
示例53包含示例51至52中任一個的標的，並且進一步指明，該第二材料的鍺的該最大濃度小於或等於40原子百分比。
示例54包含示例51至53中任一個的標的，並且進一步指明，該第二材料的鍺的該最大濃度小於或等於35原子百分比。
示例55包含示例51至54中任一個的標的，並且進一步指明，該第二材料的鍺的該最大濃度小於或等於30原子百分比。
示例56包含示例51至55中任一個的標的，並且進一步指明，該第一材料的該鍺濃度在50原子百分比和90原子百分比之間。
示例57包含示例51至56中任一個的標的，並且進一步指明，該第一材料的該鍺濃度在50原子百分比和100原子百分比之間。
示例58包含示例46至57中任一個的標的，並且進一步指明，該堆疊是在該IC組件的非主動區中。
示例59包含示例58的標的，並且進一步指明，該IC組件包含主動區，該主動區包含多個電晶體。
示例60包含示例59的標的，並且進一步指明，該第一材料具有等於第一量的鍺濃度，以及該多個電晶體包含具有該第一量的鍺的多個通道部分。
示例61包含示例59至60中任一個的標的，並且進一步指明，該多個通道部分與該第一材料的多個層共平面。
示例62包含示例59至61中任一個的標的，並且進一步指明，該多個通道部分的厚度等於該第一材料的個別層的厚度。
示例63包含示例59至62中任一個的標的，並且進一步指明，電晶體中的通道部分之間的間隔等於該第二材料的個別層的厚度。
示例64包含示例46至63中任一個的標的，並且進一步指明，該堆疊在該IC組件的防護環下方。
示例65包含示例46至63中任一個的標的，並且進一步指明，該堆疊在該IC組件的記憶體陣列的周邊處。
示例66包含示例46至63中任一個的標的，並且進一步指明，該堆疊在該IC組件的微影對準標記下方。
示例67包含示例46至66中任一個的標的，並且進一步指明，該IC組件是晶粒。
示例68包含示例1至21中任一個的標的，並且進一步指明，該IC組件是晶粒。
示例69是一種電子組合件，包含：示例1至68中任一示例的IC組件；以及電耦接到該IC組件的支撐件。
示例70包含示例69的標的，並且進一步指明，該支撐件包含封裝基板。
示例71包含示例69至70中任一個的標的，並且進一步指明，該支撐件包含中介物。
示例72包含示例69至70中任一個的標的，並且進一步指明，該支撐件包含印刷電路板。
示例73包含示例69至72中任一個的標的，並且還包含：在該IC組件和該支撐件周圍的殼體。
示例74包含示例73的標的，並且進一步指明，該殼體是手持計算裝置殼體。
示例75包含示例73的標的，並且進一步指明，該殼體是伺服器殼體。
示例76包含示例73至75中任一個的標的，並且還包含：耦接到該殼體的顯示器。
示例77包含示例76中任一個的標的，並且進一步指明，該顯示器是觸控螢幕顯示器。
100:IC結構 101:節距 102:基部 103:高度 104:梯度摻雜犧牲材料 106:通道材料 108:圖案化硬遮罩 110:介電質材料 112:介電質材料 114:介電質材料 116:圖案化硬遮罩 118:介電質材料 120:介電質材料 122:介電質材料 124:介電質材料 126:硬遮罩 127:圖案化硬遮罩 128:S/D區 130:S/D區 136:閘極介電質 138:閘極金屬 140:閘極接點 142:介電質材料 154:介電質材料 156:介電質材料 164:S/D接點 171:附加結構 180:非主動區 181:防護環 182:主動區 183:內部區域 184:周邊區域 186:記憶體陣列區域 202:通道區 204:閘極 206:裝置區 208:閘極長度 210:寬度 212:厚度 214:間距 220:鰭 222:基座 224:開放體積 225:開放體積 226:開放體積 230:堆疊 1500:晶圓 1502:晶粒 1600:IC組件 1602:基板 1604:裝置層 1606:互連體層 1608:互連體層 1610:互連體層 1619:金屬化堆疊 1626:介電質材料 1628:互連體結構 1628a:線 1628b:通孔 1634:焊阻材料 1636:傳導接點 1650:IC封裝 1652:封裝基板 1654:傳導接點 1656:晶粒 1657:中介物 1658:第一級互連體 1660:傳導接點 1661:傳導接點 1663:傳導接點 1664:傳導接點 1665:第一級互連體 1666:下填材料 1668:模具化合物 1670:第二級互連體 1672:面 1674:面 1700:IC組件組合件 1702:電路板 1704:封裝中介物 1706:矽穿孔 1708:通孔 1710:金屬線 1714:嵌入裝置 1716:耦接組件 1718:耦接組件 1720:IC封裝 1722:耦接組件 1724:IC封裝 1726:IC封裝 1728:耦接組件 1730:耦接組件 1732:IC封裝 1734:疊合式封裝結構 1736:封裝上中介物結構 1740:面 1742:面 1800:電裝置 1802:處理裝置 1804:記憶體 1806:顯示裝置 1808:音訊輸出裝置 1810:其他輸出裝置 1812:通訊晶片 1814:電池/電力電路 1818:GPS裝置 1820:其他輸入裝置 1822:天線 1824:音訊輸入裝置
藉由以下詳細描述並結合附隨圖式，將容易理解實施方式。為了便於此說明，類似代號代表類似的結構元件。在附隨圖式的圖中，經由舉例方式非經由限定方式，來繪示實施方式。
[圖1A至1K]是根據各種實施方式的積體電路(IC)結構的各種視圖。
[圖2A至2D、3A至3D、4A至4D、5A至5D、6A至6D、7A至7D、8A至8D、9A至9D、10A至10D、11A至11D、12A至12D、13A至13D、14A至14D、15A至15D、16A至16D、17A至17D、18A至18D、19A至19D、20A至20D、21A至21D、22A至22D、23A至23D、24A至24D、25A至25D、26A至26D、27A至27D、28A至28D、29A至29D、30A至30D、31A至31D、32A至32D、33A至33D、34A至34D、35A至35D、36A至36D、37A至37D、38A至383D、39A至39D、40A至40D、和41A至41D]是根據各種實施方式的製造圖1A至1D的IC結構的示例製程中的階段的橫截面視圖。
[圖42A至42D]是根據各種實施方式的另一個IC結構的橫截面視圖。
[圖43]是根據各種實施方式的另一個IC結構的橫截面視圖。
[圖44]是晶圓和晶粒的頂視圖，晶粒可以包含根據本文揭露的實施方式中的任一個之IC結構。
[圖45]是IC組件的側面橫截面視圖，其可以包含根據本文揭露的實施方式中的任一個之IC結構。
[圖46]是IC封裝的側面橫截面視圖，其可以包含根據本文揭露的實施方式中的任一個之IC結構。
[圖47]是IC組件組合件的側面橫截面視圖，其可以包含根據本文揭露的實施方式中的任一個之IC結構。
[圖48]是示例電裝置的方塊圖，其可以包含根據本文揭露的實施方式中的任一個之IC結構。
102:基部
106:通道材料
112:介電質材料
118:介電質材料
124:介電質材料
128:S/D區
130:S/D區
136:閘極介電質
138:閘極金屬
140:閘極接點
164:S/D接點

Claims (20)

  1. 一種積體電路(IC)組件，包括： 包含多個電晶體的第一區；以及 第二區，其中，該第二區包含沿著軸與第二材料的層交替的第一材料的層之堆疊，該第二材料包含矽和鍺，以及該第二材料的層中的鍺的最小濃度出現在沿著該軸靠近該第二材料的層的中心處。
  2. 如請求項1之IC組件，其中，在該第二材料的層中的鍺的濃度，在沿著該軸靠近該第一材料的相鄰層的位置處大於該最小濃度。
  3. 如請求項2之IC組件，其中，該第一材料的相鄰層為該第一材料的第一相鄰層，在該第二材料的層中的鍺的濃度，在沿著該軸靠近該第一材料的不同的第二相鄰層處大於該最小濃度。
  4. 如請求項1至3中任一項之IC組件，其中，該第一材料具有的鍺濃度小於該第二材料的鍺的該最小濃度或大於該第二材料的鍺的最大濃度。
  5. 如請求項1至3中任一項之IC組件，其中，該第一材料具有等於第一量的鍺濃度，以及該多個電晶體包含具有該第一量的鍺的多個通道部分。
  6. 如請求項5之IC組件，其中，該第一區中的該多個通道部分與該第二區中的該第一材料的多個層共平面。
  7. 如請求項5之IC組件，其中，該第一區中的該多個通道部分的厚度等於該第二區中的該第一材料的個別層的厚度。
  8. 如請求項5之IC組件，其中，該第一區中的電晶體中的通道部分之間的間隔等於該第二區中的該第二材料的個別層的厚度。
  9. 如請求項1至3中任一項之IC組件，其中，該堆疊在該IC組件的防護環下方。
  10. 如請求項1至3中任一項之IC組件，其中，該第二區在該IC組件的記憶體陣列的周邊處，以及該第一區不在該記憶體陣列的該周邊處。
  11. 如請求項1至3中任一項之IC組件，其中，該堆疊在該IC組件的微影對準標記下方。
  12. 一種積體電路(IC)組件，包括： 沿著軸與第二材料的層交替的第一材料的層之堆疊，其中，該第一材料包含矽和鍺中的至少一者，該第二材料包含矽和鍺，以及該第二材料的層中的鍺的最小濃度出現在沿著該軸靠近該第二材料的層的中心處。
  13. 如請求項12之IC組件，其中，在該第二材料的層中的鍺的濃度，在沿著該軸靠近該第一材料的相鄰層的位置處大於該最小濃度。
  14. 如請求項13之IC組件，其中，該第一材料的相鄰層為該第一材料的第一相鄰層，在該第二材料的層中的鍺的濃度，在沿著該軸靠近該第一材料的不同的第二相鄰層處大於該最小濃度。
  15. 如請求項12至14中任一項之IC組件，其中，該第一材料具有的鍺濃度小於該第二材料的鍺的該最小濃度或大於該第二材料的鍺的最大濃度。
  16. 一種積體電路(IC)組件，包括： 沿著軸與第二材料的層交替的第一材料的層之堆疊，其中，該第一材料包含矽和鍺中的至少一者，該第二材料包含矽和鍺，以及該第二材料的個別層中的鍺的濃度朝著該第一材料的相鄰層增加。
  17. 如請求項16之IC組件，其中，該第一材料具有的鍺濃度小於該第二材料的鍺的最小濃度或大於該第二材料的鍺的最大濃度。
  18. 如請求項16或17之IC組件，其中，該堆疊是在該IC組件的非主動區中，以及該IC組件包含主動區，該主動區包含多個電晶體。
  19. 如請求項18之IC組件，其中，該第一材料具有等於第一量的鍺濃度，以及該多個電晶體包含具有該第一量的鍺的多個通道部分。
  20. 如請求項16或17之IC組件，其中，該IC組件是晶粒。
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