TW202215932A - 降低電磁干擾電路 - Google Patents

降低電磁干擾電路

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Abstract

本發明公開一種降低電磁干擾電路。第一亂數產生器產生多個第一亂數訊號。各第一亂數訊號具有皆為階梯狀的多個三角波。第一亂數產生器產生多個第一亂數，並依據多個第一亂數以分別調變各第一亂數訊號。第一亂數產生器依據各第一亂數以將各第一亂數訊號的各三角波的多個階梯的時間重複計數、扣除或不計數。第一震盪器產生第一震盪訊號。馬達控制電路基於第一震盪訊號，分別依據多個第一亂數訊號以分別控制馬達的多個開關元件的運作。

Description

降低電磁干擾電路
本發明涉及一種降低電磁干擾電路，特別是涉及一種適用於馬達的降低電磁干擾電路。
電子化產品的逐年擴展，馬達成為各類電子產品的重要組成部分。電子產品要求越來越高，對馬達也有了高功率的要求，成為檢測馬達類產品的重要性能指標。特別是在直流有刷馬達中，直流有刷馬達的電磁輻射能量太強將直接影響到人類生活的電磁環境，同時對電子產品系統內部的其他電路的正常工作造成嚴重干擾，影響系統正常運行。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種降低電磁干擾電路。馬達連接馬達驅動電路。馬達驅動電路包含多個開關元件。多個開關元件連接馬達。降低電磁干擾電路包含第一震盪器、第一亂數產生器以及馬達控制電路。第一震盪器配置以產生第一震盪訊號。第一亂數產生器配置以產生多個第一亂數訊號。各第一亂數訊號具有皆為階梯狀的多個三角波。第一亂數產生器產生多個第一亂數，在到達第一時脈訊號的參考準位時，分別依據多個第一亂數以分別調變各第一亂數訊號。第一亂數產生器依據各第一亂數以將各第一亂數訊號的各三角波的多個階梯的時間重複計數、扣除或不計數，以將各第一亂數訊號的每一週期時間調整為不等於接續的下一週期時間。各三角波的重複計數、扣除或不計數時間的多個階梯的數量取決於各三角波的各第一亂數的數值大小。馬達控制電路連接第一震盪器以及第一亂數產生器。馬達控制電路配置以從第一震盪器接收第一震盪訊號，輸出第一時脈訊號至第一亂數產生器。馬達控制電路配置以基於第一震盪訊號，分別依據多個第一亂數訊號，以分別控制多個開關元件。
在一實施方案中，第一亂數產生器在各第一亂數訊號的前一三角波下降至到達波谷值時，產生下一三角波的第一亂數並依據下一第一亂數以依序調變各第一亂數訊號的下一三角波的上升波段和下降波段。
在一實施方案中，第一亂數產生器在各第一亂數訊號的前一三角波的上升波段上升至到達一波峰值時，產生下一亂數並依據下一亂數調變前一三角波的下降波段以及各第一亂數訊號的下一三角波的上升波段。
在一實施方案中，馬達驅動電路更包含多個相位控制電路，皆連接馬達控制電路，並分別連接多個開關元件。馬達控制電路依據多個第一亂數訊號以分別控制多個相位控制電路，調控通過多個開關元件輸入至馬達的訊號的相位。
在一實施方案中，多個相位控制電路包含多個第一相位電路以及多個第二相位電路。多個開關元件包含多個上橋開關以及多個下橋開關。多個上橋開關皆為P型金氧半場效電晶體並分別連接多個第一相位電路。多個下橋開關皆為N型金氧半場效電晶體並分別連接多個第二相位電路。
在一實施方案中，多個相位控制電路包含多個第一相位電路以及多個第二相位電路。多個開關元件包含多個上橋開關以及多個下橋開關。多個上橋開關皆為N型金氧半場效電晶體並分別連接多個第一相位電路。多個下橋開關皆為N型金氧半場效電晶體並分別連接多個第二相位電路。
在一實施方案中，所述降低電磁干擾電路更包含第二亂數產生器、第二震盪器以及充電幫浦。第二震盪器連接第二亂數產生器以及充電幫浦。充電幫浦連接多個第一相位控制電路。第二震盪器輸出第二震盪訊號。在每到達第二震盪訊號的參考準位時，第二亂數產生器產生多個第二亂數並據以輸出多個第二亂數訊號的每一第二亂數訊號。第二震盪器依據多個第二亂數訊號以調變第二震盪訊號。充電幫浦依據第二震盪訊號輸出電力訊號依序通過各第一相位控制電路以及多個上橋開關供應至馬達。
在一實施方案中，第二震盪器包含第一電晶體、第二電晶體、比較器、參考電壓電路、第一調變電路、第二調變電路以及第三調變電路。第一電晶體的第一端和第二端分別連接第一調變電路以及第二電晶體的第一端。第二亂數產生器連接第一調變電路、第二調變電路以及第三調變電路，並輸出多個第二亂數訊號以在同一時間控制第一調變電路、第二調變電路或第三調變電路。比較器的第一輸入端連接第二電晶體的第一端之間的節點以及第三調變電路。比較器的第二輸入端和輸出端連接參考電壓電路。參考電壓電路依據比較器輸出的第二震盪訊號提供相應的參考電壓至比較器的第二輸入端。比較器的輸出端連接第一電晶體的控制端、第二電晶體的控制端、第二亂數產生器以及充電幫浦，以輸出第二震盪訊號至第一電晶體、第二電晶體、第二亂數產生器以及充電幫浦。
在一實施方案中，第一調變電路包含多個第一電流源以及多個第一開關。多個第一電流源分別連接多個第一開關的第一端。各第一開關的第二端和控制端分別連接第一電晶體的第一端以及第二亂數產生器。第二亂數產生器分別輸出多個第二亂數訊號以分別控制多個第一開關。
在一實施方案中，第一調變電路更包含第二電流源，連接第一電晶體的第一端。
在一實施方案中，第一調變電路更包含多個第二開關以及多個第三電流源。各第二開關的第一端連接第二電晶體的第二端。多個第二開關的第二端分別連接多個第三電流源。各第二開關的控制端連接第二亂數產生器。第二亂數產生器分別輸出多個第二亂數訊號以分別控制多個第二開關。
在一實施方案中，第一調變電路更包含第四電流源，連接第二電晶體的第二端。
在一實施方案中，第二調變電路包含多個第三開關、第一電容以及多個第二電容。各第三開關的第一端以及第一電容的第一端連接比較器的第一輸入端。多個第三開關的第二端分別連接多個第二電容的第一端。第一電容的第二端以及各第二電容的第二端接地。第二亂數產生器連接各第三開關的控制端，並分別輸出多個第二亂數訊號以分別控制多個第三開關。
在一實施方案中，第三調變電路包含多個第一電阻、多個第二電阻以及多個第四開關。各第一電阻的第一端連接參考電壓電路的第一輸入端。多個第一電阻的第二端分別連接多個第四開關的第一端。多個第四開關的第二端分別連接多個第二電阻的第一端。各第二電阻的第二端連接參考電壓電路的第二輸入端。第二亂數產生器連接各第四開關的控制端，並分別輸出多個第二亂數訊號以分別控制多個第四開關。
在一實施方案中，第三調變電路更包含第三電阻、第四電阻、第五電阻以及第六電阻。第三電阻的第一端連接參考電壓電路的第一輸入端。第三電阻的第二端連接第四電阻的第一端。第四電阻的第二端連接第六電阻的第一端，第六電阻的第二端接地。第五電阻的第一端和第二端分別連接共用電壓源以及第三電阻的第一端。第六電阻的第一端和第二端分別連接第四電阻的第二端和接地。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
以下是通過特定的具體實施例來說明本發明的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不背離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。另外，本文中所使用的術語“或”，應視實際情況可能包含相關聯的列出項目中的任一個或者多個的組合。
[第一實施例]
請參閱圖1、圖6和圖7，其中圖1為本發明第一實施例的降低電磁干擾電路應用於單相馬達以及PMOS上橋開關和NMOS的下橋開關的電路佈局圖；圖6為本發明實施例的降低電磁干擾電路的第一亂數訊號的訊號波形圖；圖7為本發明實施例的降低電磁干擾電路的第一亂數訊號的訊號波形圖。
本發明實施例的降低電磁干擾電路可包含如圖1所示的第一震盪器11、第一亂數產生器21以及馬達控制電路30，適用於馬達例如單相馬達MT1。單相馬達MT1連接馬達驅動電路。此馬達驅動電路可包含多個開關元件，例如圖1所示的第一上橋開關HS1、第二上橋開關HS2、第一下橋開關LS1以及第二下橋開關LS2，這些組成H橋式驅動電路。
如圖1所示，本實施例的第一上橋開關HS1以及第二上橋開關HS2皆為P型金氧半場效電晶體(PMOS)，而第一下橋開關LS1以及第二下橋開關LS2則皆為N型金氧半場效電晶體(NMOS)，但本發明不以此為限。
第一上橋開關HS1的第一端以及第二上橋開關HS2的第一端可連接共用電源(圖未示)。如圖1所示，第一上橋開關HS1的第二端連接第一下橋開關LS1的第一端以及單相馬達MT1的電阻R的第一端。電阻R的第二端連接單相馬達MT1的電感L的第一端。單相馬達MT1的電感L的第二端連接第一下橋開關LS1的第二端以及第二下橋開關LS2的第一端。第一下橋開關LS1的第二端連接第二下橋開關LS2的第一端。第一下橋開關LS1的第二端以及第二下橋開關LS2的第二端接地。
若有需要，此馬達驅動電路可更包含多個相位控制電路，可如圖1所示分為第一相位控制電路411、412以及第二相位控制電路421、422。
第一相位控制電路411連接第一上橋開關HS1的控制端以及馬達控制電路30的輸出端GP1。第二相位控制電路421連接第一下橋開關LS1的控制端以及馬達控制電路30的輸出端GN1。第一相位控制電路412連接第二上橋開關HS2的控制端以及馬達控制電路30的輸出端GP2。第二相位控制電路422連接第二下橋開關LS2的控制端以及馬達控制電路30的輸出端GN2。
馬達控制電路30的輸出端可連接第一亂數產生器21的輸入端，以輸出第一時脈訊號CLK例如脈寬調變訊號至第一亂數產生器21。第一亂數產生器21可在到達第一時脈訊號CLK的每個波形的參考準位例如高準位或低準位時，決定/產生多個第一亂數，並分別依據多個第一亂數以產生多個第一亂數訊號RNS10、RNS11、RNS12、RNS13。各第一亂數訊號RNS10~RNS13具有皆為階梯狀的多個三角波，例如圖6所示的多個三角波W10、W11、W12，每個三角波W10、W11、W12的波形的上升波段和下降波段皆呈梯狀。
值得注意的是，第一亂數產生器21可將每個第一亂數訊號RNS10~RNS13的三角波的多個階梯的時間重複計數、重複扣除或不計數，以調變第一亂數訊號的週期，使得每個第一亂數訊號RNS10~RNS13的波形的週期並非保持在固定值，即將各第一亂數訊號RNS10~RNS13的每一週期時間調整為不等於各第一亂數訊號RNS10~RNS13的接續的下一週期時間，使得後續第二震盪器12依據多個第一亂數訊號RNS10~RNS13所產生的第二震盪訊號CLK1不會保持在固定頻率值，藉此防止電磁干擾。
舉例而言，第一亂數產生器21在到達如圖6所示的第一亂數訊號(例如圖1所示的第一亂數訊號RNS10、RNS11、RNS12或RNS13)的三角波W10的波谷值Vy1的時間點時，產生第一亂數為+0，據以未調變第一亂數訊號的三角波W10。
接著，第一亂數產生器21在到達如圖6所示的第一亂數訊號的三角波W11的波谷值Vy1的時間點時，產生第一亂數為+1。第一亂數產生器21依據第一亂數為+1，將第一亂數訊號的三角波W11的上升波段(從波谷值Vy1上升至波峰值Vp1的波段)的多個階梯中的一個階梯的時間重複計數一次，即原本此階梯的時間為t時，重複計數後的此階梯的時間等於t+t。同樣，第一亂數產生器21依據與三角波W11的上升波段相同的第一亂數+1，將第一亂數訊號的三角波W11的下降波段(從波峰值Vp1下降至波谷值Vy1的波段)的多個階梯的其中一階梯的時間重複計數。三角波W11的上升波段的調變階梯的時間可對準三角波W11的下降波段的調變階梯的時間，但本發明不以此為限。
接著，第一亂數產生器21在到達如圖6所示的第一亂數訊號的三角波W12的波谷值Vy1的時間點時，產生亂數為+3，將第一亂數訊號的三角波W12依據第一亂數為+3，將三角波W12的上升波段的多個階梯中的特定或任意三個階梯的時間皆分別重複計數一次。同樣，第一亂數產生器21將第一亂數訊號的下降波段的多個階梯的其中三個階梯的時間皆分別重複計數一次。
又例如，第一亂數產生器21在到達如圖7所示的第一亂數訊號的前一三角波W20的波峰值Vp2的時間點時，產生第一亂數為+0，據以未調變第一亂數訊號的前一三角波W20的下降波段(從波峰值Vp2下降至波谷值Vy2的波段)，並且未調變第一亂數訊號下一三角波W21的上升波段(從波谷值Vy2上升至波峰值Vp2的波段)。
接著，第一亂數產生器21在到達如圖7所示的第一亂數訊號的三角波W21的波峰值Vp2的時間點時，產生第一亂數為+5。第一亂數產生器21依據第一亂數為+5將第一亂數訊號的三角波W21的下降波段的五個階梯的每個階梯的時間重複計數一次。同樣，第一亂數產生器21依據與前一三角波W21的下降波段相同的第一亂數+5，將第一亂數訊號的下一三角波W22的上升波段的五個階梯的每個階梯的時間重複計數一次。
接著，第一亂數產生器21在到達如圖7所示的第一亂數訊號的三角波W22的波峰值Vp2的時間點時，產生第一亂數為+1。第一亂數產生器21依據第一亂數為+1，將第一亂數訊號的三角波W22的下降波段的多個階梯中的一個階梯的時間重複計數一次。同樣，第一亂數產生器21依據與三角波W22的下降波段相同的第一亂數+1，將第一亂數訊號的下一三角波W23的上升波段的多個階梯中的一個階梯的時間重複計數一次。
如上舉例，第一亂數訊號的三角波的一或多個階梯的時間重複計數，但本發明不以此為限。實務上，各第一亂數訊號的三角波的階梯的時間亦可能(重複)扣除或不計數。第一亂數產生器21依據各三角波的各第一亂數的數值大小，以決定各三角波的重複計數、扣除或不計數時間的多個階梯的數量。
如圖1所示，馬達控制電路30可連接第一震盪器11的輸出端以及第一亂數產生器21的輸出端。第一震盪器11配置以產生第一震盪訊號CLK0。在馬達控制電路30可基於第一震盪器11的第一震盪訊號CLK0，分別依據第一亂數產生器21的多個第一亂數訊號RNS10~RNS13(或如圖7所示的第一亂數訊號)，以分別控制多個開關元件例如第一上橋開關HS1、第二上橋開關HS2、第一下橋開關LS1以及第二下橋開關LS2的運作，進而控制單相馬達MT1的狀態，使得單相馬達MT1在不同時間區間的電流量不同，避免電磁干擾影響到電路板上的單相馬達MT1和其他電路元件的運作。
若設有第一相位控制電路411、412以及第二相位控制電路421、422，馬達控制電路30可基於第一震盪訊號CLK0，分別依據多個第一亂數訊號RNS10~RNS13(或如圖7所示的第一亂數訊號)，以分別控制第一相位控制電路411、412以及第二相位控制電路421、422，以分別調控(例如相位延遲或領先)待輸入至單相馬達MT1的訊號的相位，進而控制單相馬達MT1的狀態。
[第二實施例]
請參閱圖2，其為本發明第二實施例的降低電磁干擾電路應用於單相馬達以及NMOS上橋開關和NMOS的下橋開關的電路佈局圖。
第二實施例與第一實施例相同之處在於，如圖2所示，第二實施例的降低電磁干擾電路可包含馬達控制電路30、第一相位控制電路411、412以及第二相位控制電路421、422，適用於單相馬達MT1。單相馬達MT1連接馬達驅動電路。此馬達驅動電路可包含多個開關元件，例如圖2所示的第一上橋開關HS1、第二上橋開關HS2、第一下橋開關LS1以及第二下橋開關LS2。
如圖2所示的第二實施例與如圖1所示的第一實施例相同技術內容不在此贅述，兩者差異具體說明如下。
如圖1所示，在第一實施例中，第一上橋開關HS1以及第二上橋開關HS2皆為P型金氧半場效電晶體(PMOS)，因此只需設置一組亂數產生器以及震盪器，即第一亂數產生器21搭配第一震盪器11。相比之下，在第二實施例中，為了降低產品整體的尺寸和成本，第一上橋開關HS1以及第二上橋開關HS2採用尺寸較小的N型金氧半場效電晶體(NMOS)，但NMOS的電壓需拉升以進行控制，因此需設置兩組亂數產生器以及震盪器。
亦即，在第二實施例中，如圖2所示，降低電磁干擾電路除了包含第一震盪器11以及第一亂數產生器21外，更包含第二亂數產生器22、第二震盪器12以及充電幫浦50(或可稱為電流幫浦)。第二亂數產生器22與第一亂數產生器21彼此獨立設置和作業。第二震盪器12連接第二亂數產生器22以及充電幫浦50。充電幫浦50可連接馬達驅動電路的第一相位控制電路411、412，並可通過電容C連接第一上橋開關HS1以及第二上橋開關HS2。
第二震盪器12輸出第二震盪訊號CLK1。在每到達第二震盪訊號CLK1的參考準位例如高準位或低準位，或是到達第二震盪訊號CLK1的波形的上升緣(正緣觸發)或下降緣(負緣觸發)，第二亂數產生器22可決定/產生多個第二亂數，並依據多個第二亂數輸出每個第二亂數訊號RNS20、RNS21、RNS22、RNS23。
第二震盪器12可依據多個第二亂數訊號RNS20~RNS23以調變第二震盪訊號CLK1。充電幫浦50依據調變後的第二震盪訊號CLK1輸出電力訊號，分別通過第一相位控制電路411、412以及通過電容C傳輸至第一上橋開關HS1以及第二上橋開關HS2，以提高第一上橋開關HS1以及第二上橋開關HS2的電壓，以充電單相馬達MT1。
[第三實施例]
請參閱圖3，其為本發明第三實施例的降低電磁干擾電路應用於三相馬達以及PMOS上橋開關和NMOS的下橋開關的電路佈局圖。
如圖3所示的第三實施例與圖1所示的第一實施例相同技術內容不在此贅述，兩者差異具體說明如下。
如圖1所示的降低電磁干擾電路應用於單相馬達MT1，而如圖3所示的降低電磁干擾電路則應用於三相馬達MT2。因此，如圖3所示，馬達驅動電路除了包含第一上橋開關HS1、第二上橋開關HS2、第一下橋開關LS1、第二下橋開關LS2外，更包含第三上橋開關HS3以及第三下橋開關LS3。若有需要，馬達驅動電路可更包含第一相位控制電路411、412、413以及第二相位控制電路421、422、423。
第一相位控制電路411、412、413分別連接第一上橋開關HS1、第二上橋開關HS2以及第三上橋開關HS3的控制端，而第二相位控制電路421、422、423分別連接第一下橋開關LS1、第二下橋開關LS2以及第三下橋開關LS3的控制端。
第一上橋開關HS1、第二上橋開關HS2以及第三上橋開關HS3的第二端分別連接三相馬達MT2的V相的電阻R1的第一端、U相的電阻R2的第一端、W相的電阻R3的第一端。
電阻R1的第二端、電阻R2的第二端以及電阻R3的第二端分別連接三相馬達MT2的電感L1、電感L2以及電感L3的第一端。電感L1、L2、L3的第二端連接至一共接點。
馬達控制電路30的多個輸出端GP1、GP2、GP3分別連接多個第一相位控制電路411、412、413。馬達控制電路30的多個輸出端GN1、GN2、GN3分別連接多個第二相位控制電路421、422、423。馬達控制電路30可分別控制多個第一相位控制電路411、412、413以及多個第二相位控制電路421、422、423，以分別調控(例如相位延遲或領先)待輸入至三相馬達MT2的訊號的相位，進而控制馬達的狀態。
[第四實施例]
請參閱圖4，其為本發明第四實施例的降低電磁干擾電路應用於三相馬達以及NMOS上橋開關和NMOS的下橋開關的電路佈局圖。
如圖4所示的第三實施例與圖2所示的第二實施例差異在於如圖2所示的降低電磁干擾電路應用於單相馬達MT1，而如圖4所示的降低電磁干擾電路則應用於三相馬達MT2。圖4與圖2和圖3的實施例相同之處不在此贅述，差異則說明如下。
第二震盪器12可依據多個第二亂數訊號RNS20~RNS23以調變第二震盪訊號CLK1。充電幫浦50依據調變後的第二震盪訊號CLK1輸出電力訊號，分別通過第一相位控制電路411、412、413傳輸至第一上橋開關HS1、第二上橋開關HS2以及第三上橋開關HS3，以提高第一上橋開關HS1、第二上橋開關HS2以及第三上橋開關HS3的電壓，以充電三相馬達MT2至穩定的目標電壓。
[第五實施例]
請參閱圖5，其為本發明第五實施例的降低電磁干擾電路的第二振盪電路的電路佈局圖。
本實施例的降低電磁干擾電路的第二震盪器例如圖2和圖4的第二震盪器12可包含如圖5所示的第一調變電路DU1、第二調變電路DU2、第三調變電路DU3、第一電晶體T10、第二電晶體T20、比較器CMP以及參考電壓電路RFCT。
如圖5所示，第一電晶體T10的第一端連接第一調變電路DU1。第一電晶體T10的第二端連接第二電晶體T20的第一端。第二電晶體T20的第二端連接第二調變電路DU2。第一電晶體T10的第一端以及第一電晶體T10的第一端之間的節點連接第三調變電路DU3。
比較器CMP的第一輸入端例如非反相輸入端連接第一電晶體T10的第二端以及第二電晶體T20的第一端之間的節點，並連接第三調變電路DU3。比較器CMP的第二輸入端例如非反相輸入端以及比較器CMP的輸出端連接參考電壓電路RFCT。
比較器CMP的第二輸入端(從參考電壓電路RFCT)接收一參考電壓。比較器CMP將比較器CMP的第一輸入端的電壓與比較器CMP的第二輸入端的電壓比較，以輸出如圖2和圖4所示的第二震盪訊號CLK1。參考電壓電路RFCT依據比較器CMP輸出的第二震盪訊號CLK1提供相應的參考電壓RFE0或REF1至比較器CMP的第二輸入端。
比較器CMP的輸出端連接如圖5所示的第一電晶體T10的控制端、第二電晶體T20的控制端、如圖2、圖4和圖5所示的第二亂數產生器22以及如圖2和圖4所示的充電幫浦50，以輸出第二震盪訊號CLK1至第一電晶體T10、第二電晶體T20、第二亂數產生器22以及充電幫浦50。
第一電晶體T10以及第二電晶體T20可依據第二震盪訊號CLK1運作。第二亂數產生器22可在每到達第二震盪訊號CLK1的多個波形的每一波形的參考準位例如低準位或高準位，或是上升緣或下降緣時，輸出多個第二亂數訊號RNS20~RNS23。
第二亂數產生器22連接第一調變電路DU1、第二調變電路DU2以及第三調變電路DU3。第二亂數產生器22輸出多個第二亂數訊號RNS20~RNS23，以在同一時間控制第二震盪器12的第一調變電路DU1、第二調變電路DU2或第三調變電路DU3運作，以透過調變電流、電容值或電壓值大小，改變第二震盪器12的比較器CMP輸出的第二震盪訊號CLK1的頻率。
第二震盪訊號CLK1可依據多個亂數訊號RNS20~RNS23調整輸出至充電幫浦50的第二震盪訊號CLK1。在第二震盪訊號CLK1到達一參考準位例如高準位時，觸發充電幫浦50供應電力訊號。藉此，可調控充電幫浦50的供電頻率，避免電磁干擾，使如圖2所示的單相馬達MT1、如圖4所示的三相馬達MT2的電壓升高至一目標電壓值，並穩定維持在此電壓值。
舉例而言，如圖5所示，第一調變電路DU1可包含多個第一電流源CU10~CU13以及多個第一開關SW10~SW13。多個第一電流源CU10~CU13分別連接多個第一開關SW10~SW13的第一端。各第一開關SW10~SW13的第二端連接第一電晶體T10的第一端。各第一開關SW10~SW13的控制端連接第二亂數產生器22。
第二亂數產生器22連接多個第一開關SW10~SW13。第二亂數產生器22可輸出多個第二亂數訊號RNS20~RNS23，以分別控制多個第一開關SW10~SW13啟閉，以選擇性地允許多個第一電流源CU10~CU13的電流流至第一電晶體T10，而改變比較器CMP的第一輸入端例如非反相輸入端的電壓，以調變比較器CMP輸出的第二震盪訊號CLK1的頻率，進而調控充電幫浦50的供電頻率。
第一調變電路DU1可更包含第二電流源CU2、多個第二開關SW20~SW23、多個第三電流源CU30~CU33以及第四電流源CU4。實務上，第一電流源CU10~CU13、第三電流源CU30~CU33、第二電流源CU2以及第四電流源CU4可與其他電路元件組成電流鏡，例如第二電流源CU2以及第四電流源CU4的電流可為電流鏡的輸出電流。
第二電流源CU2連接第一電晶體T10的第一端。第二電晶體T20的第二端連接第四電流源CU4以及各第二開關SW20~SW23的第一端。多個第二開關SW20~SW23的第二端分別連接多個第三電流源CU30~CU33。各第二開關SW20~SW23的控制端連接第二亂數產生器22。
第二亂數產生器22可輸出多個第二亂數訊號RNS20~RNS23，以分別控制多個第二開關SW20~SW23運作，以調變第一電晶體T10以及第二電晶體T20的電流大小，而改變比較器CMP的第一輸入端例如非反相輸入端的電壓，以調變比較器CMP輸出的第二震盪訊號CLK1的頻率，進而調控充電幫浦50的供電頻率。
又例如，第二調變電路DU2可包含多個第三開關SW30~SW33、第一電容C34以及多個第二電容C30~C33。各第三開關SW30~SW33的第一端以及第一電容C34的第一端連接第一電晶體T10以及第二電晶體T20之間的節點，並連接比較器CMP的第一輸入端例如非反相輸入端。多個第三開關SW30~SW33的第二端分別連接多個第二電容C30~C33的第一端。第一電容C34的第二端以及各第二電容C30~C33的第二端接地。
第二亂數產生器22連接多個第三開關SW30~SW33的控制端。第二亂數產生器22可輸出多個第二亂數訊號RNS20~RNS23，以分別控制多個第三開關SW30~SW33啟閉，以允許電流從電晶體T10選擇性地流至(具有不同電容值的)第一電容C34以及第二電容C30~C33，而改變比較器CMP的第一輸入端例如非反相輸入端的電壓，以調變比較器CMP輸出的第二震盪訊號CLK1的頻率，進而調控充電幫浦50的供電頻率。
又例如，如圖5所示，第三調變電路DU3可包含多個第一電阻R10~R13、多個第二電阻R20~R23以及多個第四開關SW40~SW43。各第一電阻R10~R13的第一端連接參考電壓電路RFCT的第一輸入端S0。多個第一電阻R10~R13的第二端分別連接多個第四開關SW40~SW43的第一端。多個第四開關SW40~SW43的第二端分別連接多個第二電阻R20~R23的第一端。各第二電阻R20~R23的第二端連接參考電壓電路RFCT的第二輸入端S1。
第二亂數產生器22可連接各第四開關SW40~SW43的控制端。第二亂數產生器22可分別輸出多個第二亂數訊號RNS20~RNS23以分別控制多個第四開關SW40~SW43啟閉，以改變參考電壓電路RFCT的參考電壓RFE0、REF1的電壓值，使比較器CMP的第一輸入端例如非反相輸入端的電壓改變，以調變比較器CMP輸出的第二震盪訊號CLK1的頻率，進而調控充電幫浦50的供電頻率。
若有需要，第三調變電路DU3可更包含第三電阻R30、第四電阻R40、第五電阻R50以及第六電阻R60。第三電阻R30的第一端連接參考電壓電路RFCT的第一輸入端S1。第三電阻R30的第二端連接第四電阻R40的第一端。第四電阻R40的第二端連接第六電阻R60的第一端。第六電阻R60的第二端接地。第五電阻R50的第一端和第二端分別連接一共用電壓源以及第三電阻R30的第一端。第六電阻R60的第一端和第二端分別連接第四電阻R40的第二端和接地。
第三電阻R30、第四電阻R40、第五電阻R50與第六電阻R60組成一分壓電路，共用電壓源的電壓透過此分壓電路分壓，以改變參考電壓電路RFCT的參考電壓RFE0或REF1的電壓值，以調變比較器CMP輸出的第二震盪訊號CLK1的頻率，進而調控充電幫浦50的供電頻率。
綜上所述，本發明所提供的降低電磁干擾電路，其主要特點條列如下： 1.     使用充電幫浦依據基於多個第二亂數訊號所產生的第二震盪訊號，提高控制馬達的NMOS的上橋開關的電壓； 2.     當使用不同開關元件時，第二震盪器依據第二亂數產生器的第二亂數值，選用不同大小的電流值、電壓值或電容值，以產生不同的頻率的第二震盪訊號； 3.     在到達第二震盪訊號的正緣或者負緣時，或是到達高準位或低準位時，依據第二亂數產生器產生的第二亂數改變第二震盪訊號的下一週期的波形； 4.     使用第一震盪器搭配第一亂數產生器，提供馬達控制電路正確的運算頻率； 5.     使用第一亂數產生器產生第一亂數訊號，依據第一亂數調變第一亂數訊號的頻率，據以控制馬達驅動電路正確地啟閉； 6.     第一亂數產生器與馬達控制電路應用於馬達驅動電路對馬達的驅動，使得馬達的訊號變頻，藉由這個機制解決電磁干擾(EMI)問題； 7.     第二亂數產生器與第二震盪器應用於馬達驅動電路對馬達的驅動，使得用於馬達的訊號變頻，藉由這個機制解決EMI問題； 8.     第二震盪器依據第二亂數產生器所產生的第二亂數調變第二震盪訊號，充電幫浦依據第二震盪訊號調控對馬達的充電頻率，解決EMI問題。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
11:第一震盪器 21:第一亂數產生器 CLK0:第一震盪訊號 RNS10、RNS11、RNS12、RNS13:第一亂數訊號 CLK:第一時脈訊號 30:馬達控制電路 GP1、GP2、GP3、GN1、GN2、GN3:輸出端 411、412、413:第一相位控制電路 421、422、423:第二相位控制電路 HS1:第一上橋開關 HS2:第二上橋開關 LS1:第一下橋開關 LS2:第二下橋開關 MT1:單相馬達 R、R1、R2、R3:電阻 L、L1、L2、L3:電感 22:第二亂數產生器 RNS20、RNS21、RNS22、RNS23:第二亂數訊號 12:第二震盪器 CLK1:第二震盪訊號 50:充電幫浦 C:電容 MT2:三相馬達 HS3:第三上橋開關 LS3:第三下橋開關 DU1:第一調變電路 CU10、CU11、CU12、CU13:第一電流源 SW10、SW11、SW12、SW13:第一開關 T10:第一電晶體 T20:第二電晶體 CU2:第二電流源 CU30、CU31、CU32、CU33:第三電流源 SW20、SW21、SW22、SW23:第二開關 CU4:第四電流源 DU2:第二調變電路 SW30、SW31、SW32、SW33:第三開關 C34:第一電容 C30、C31、C32、C33:第二電容 CMP:比較器 RFCT:參考電壓電路 RFE0、REF1:參考電壓 S0:第一輸入端 S1:第二輸入端 DU3:第三調變電路 SW40、SW41、SW42、SW43:第四開關 R10、R11、R12、R13:第一電阻 R20、R21、R22、R23:第二電阻 R30:第三電阻 R40:第四電阻 R50:第五電阻 R60:第六電阻 W10、W11、W12、W20、W21、W22、W23:三角波 Vy1、Vy2:波谷值 Vp1、Vp2:波峰值
圖1為本發明第一實施例的降低電磁干擾電路應用於單相馬達以及PMOS上橋開關和NMOS的下橋開關的電路佈局圖。
圖2為本發明第二實施例的降低電磁干擾電路應用於單相馬達以及NMOS上橋開關和NMOS的下橋開關的電路佈局圖。
圖3為本發明第三實施例的降低電磁干擾電路應用於三相馬達以及PMOS上橋開關和NMOS的下橋開關的電路佈局圖。
圖4為本發明第四實施例的降低電磁干擾電路應用於三相馬達以及NMOS上橋開關和NMOS的下橋開關的電路佈局圖。
圖5為本發明第五實施例的降低電磁干擾電路的第二振盪電路的電路佈局圖。
圖6為本發明實施例的降低電磁干擾電路的第一亂數訊號的訊號波形圖。
圖7為本發明實施例的降低電磁干擾電路的第一亂數訊號的訊號波形圖。
11:第一震盪器
21:第一亂數產生器
CLK0:第一震盪訊號
RNS10、RNS11、RNS12、RNS13:第一亂數訊號
CLK:第一時脈訊號
30:馬達控制電路
GP1、GP2、GN1、GN2:輸出端
411、412:第一相位控制電路
421、422:第二相位控制電路
HS1:第一上橋開關
HS2:第二上橋開關
LS1:第一下橋開關
LS2:第二下橋開關
MT1:單相馬達
R:電阻
L:電感
22:第二亂數產生器
RNS20、RNS21、RNS22、RNS23:第二亂數訊號
12:第二震盪器
CLK1:第二震盪訊號
50:充電幫浦
C:電容

Claims (15)

  1. 一種降低電磁干擾電路，適用於一馬達，該馬達連接一馬達驅動電路，該馬達驅動電路包含多個開關元件，該多個開關元件連接該馬達，該降低電磁干擾電路包含： 一第一震盪器，配置以產生一第一震盪訊號； 一第一亂數產生器，配置以產生多個第一亂數訊號，各該第一亂數訊號具有皆為階梯狀的多個三角波，該第一亂數產生器產生多個第一亂數，在到達一第一時脈訊號的一參考準位時，分別依據該多個第一亂數以分別調變各該第一亂數訊號，該第一亂數產生器依據各該第一亂數以將各該第一亂數訊號的各該三角波的多個階梯的時間重複計數、扣除或不計數，以將各該第一亂數訊號的每一週期時間調整為不等於接續的下一週期時間，各該三角波的重複計數、扣除或不計數時間的該多個階梯的數量取決於各該三角波的各該第一亂數的數值大小；以及 一馬達控制電路，連接該第一震盪器以及該第一亂數產生器，配置以從該第一震盪器接收該第一震盪訊號，輸出該第一時脈訊號至該第一亂數產生器，並配置以基於該第一震盪訊號，分別依據該多個第一亂數訊號，以分別控制該多個開關元件。
  2. 如請求項1所述的降低電磁干擾電路，其中該第一亂數產生器在各該第一亂數訊號的前一該三角波下降至到達波谷值時，產生下一該三角波的該第一亂數並依據下一該第一亂數以依序調變各該第一亂數訊號的下一該三角波的上升波段和下降波段。
  3. 如請求項1所述的降低電磁干擾電路，其中該第一亂數產生器在各該第一亂數訊號的前一該三角波的上升波段上升至到達波峰值時，產生下一該亂數並依據下一該亂數調變前一該三角波的下降波段以及各該第一亂數訊號的下一該三角波的上升波段。
  4. 如請求項1所述的降低電磁干擾電路，其中該馬達驅動電路更包含多個相位控制電路，皆連接該馬達控制電路，並分別連接該多個開關元件，該馬達控制電路依據該多個第一亂數訊號以分別控制該多個相位控制電路，調控通過該多個開關元件輸入至該馬達的訊號的相位。
  5. 如請求項4所述的降低電磁干擾電路，其中該多個相位控制電路包含多個第一相位電路以及多個第二相位電路，該多個開關元件包含多個上橋開關以及多個下橋開關，該多個上橋開關皆為P型金氧半場效電晶體並分別連接該多個第一相位電路，該多個下橋開關皆為N型金氧半場效電晶體並分別連接該多個第二相位電路。
  6. 如請求項5所述的降低電磁干擾電路，其中該多個相位控制電路包含多個第一相位電路以及多個第二相位電路，該多個開關元件包含多個上橋開關以及多個下橋開關，該多個上橋開關皆為N型金氧半場效電晶體並分別連接該多個第一相位電路，該多個下橋開關皆為N型金氧半場效電晶體並分別連接該多個第二相位電路。
  7. 如請求項6所述的降低電磁干擾電路，更包含一第二亂數產生器、一第二震盪器以及一充電幫浦，該第二震盪器連接該第二亂數產生器以及該充電幫浦，該充電幫浦連接該多個第一相位控制電路，該第二震盪器輸出一第二震盪訊號，在每到達該第二震盪訊號的一參考準位時，該第二亂數產生器產生多個第二亂數並據以輸出多個第二亂數訊號的每一該第二亂數訊號，該第二震盪器依據該多個第二亂數訊號以調變該第二震盪訊號，該充電幫浦依據該第二震盪訊號輸出一電力訊號依序通過各該第一相位控制電路以及該多個上橋開關供應至該馬達。
  8. 如請求項7所述的降低電磁干擾電路，其中該第二震盪器包含一第一電晶體、一第二電晶體、一比較器、一參考電壓電路、一第一調變電路、一第二調變電路以及一第三調變電路； 其中該第一電晶體的第一端和第二端分別連接該第一調變電路以及該第二電晶體的第一端，該第二亂數產生器連接該第一調變電路、該第二調變電路以及該第三調變電路，並輸出該多個第二亂數訊號以在同一時間控制該第一調變電路、該第二調變電路或該第三調變電路； 其中該比較器的第一輸入端連接該第二電晶體的第一端以及該第三調變電路，該比較器的第二輸入端和輸出端連接該參考電壓電路，該參考電壓電路依據該比較器輸出的該第二震盪訊號提供相應的一參考電壓至該比較器的第二輸入端，該比較器的輸出端連接該第一電晶體的控制端、該第二電晶體的控制端、該第二亂數產生器以及該充電幫浦，以輸出該第二震盪訊號至該第一電晶體、該第二電晶體、該第二亂數產生器以及該充電幫浦。
  9. 如請求項8所述的降低電磁干擾電路，其中該第一調變電路包含多個第一電流源以及多個第一開關，該多個第一電流源分別連接該多個第一開關的第一端，各該第一開關的第二端和控制端分別連接該第一電晶體的第一端以及該第二亂數產生器，該第二亂數產生器分別輸出該多個第二亂數訊號以分別控制該多個第一開關。
  10. 如請求項9所述的降低電磁干擾電路，其中該第一調變電路更包含一第二電流源，連接該第一電晶體的第一端。
  11. 如請求項10所述的降低電磁干擾電路，其中該第一調變電路更包含多個第二開關以及多個第三電流源，各該第二開關的第一端連接該第二電晶體的第二端，該多個第二開關的第二端分別連接該多個第三電流源，各該第二開關的控制端連接該第二亂數產生器，該第二亂數產生器分別輸出該多個第二亂數訊號以分別控制該多個第二開關。
  12. 如請求項11所述的降低電磁干擾電路，其中該第一調變電路更包含一第四電流源，連接該第二電晶體的第二端。
  13. 如請求項12所述的降低電磁干擾電路，其中該第二調變電路包含多個第三開關、一第一電容以及多個第二電容，各該第三開關的第一端以及該第一電容的第一端連接該比較器的第一輸入端，該多個第三開關的第二端分別連接該多個第二電容的第一端，該第一電容的第二端以及各該第二電容的第二端接地，該第二亂數產生器連接各該第三開關的控制端，並分別輸出該多個第二亂數訊號以分別控制該多個第三開關。
  14. 如請求項13所述的降低電磁干擾電路，其中該第三調變電路包含多個第一電阻、多個第二電阻以及多個第四開關，各該第一電阻的第一端連接該參考電壓電路的第一輸入端，該多個第一電阻的第二端分別連接該多個第四開關的第一端，該多個第四開關的第二端分別連接該多個第二電阻的第一端，各該第二電阻的第二端連接該參考電壓電路的第二輸入端，該第二亂數產生器連接各該第四開關的控制端，並分別輸出該多個第二亂數訊號以分別控制該多個第四開關。
  15. 如請求項14所述的降低電磁干擾電路，其中該第三調變電路更包含一第三電阻、一第四電阻、一第五電阻以及一第六電阻，該第三電阻的第一端連接該參考電壓電路的第一輸入端，該第三電阻的第二端連接該第四電阻的第一端，該第四電阻的第二端連接該第六電阻的第一端，該第六電阻的第二端接地，該第五電阻的第一端和第二端分別連接一共用電壓源以及該第三電阻的第一端，該第六電阻的第一端和第二端分別連接該第四電阻的第二端和接地。
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