TW202215791A - 資料解碼電路及方法 - Google Patents

資料解碼電路及方法 Download PDF

Info

Publication number
TW202215791A
TW202215791A TW109136787A TW109136787A TW202215791A TW 202215791 A TW202215791 A TW 202215791A TW 109136787 A TW109136787 A TW 109136787A TW 109136787 A TW109136787 A TW 109136787A TW 202215791 A TW202215791 A TW 202215791A
Authority
TW
Taiwan
Prior art keywords
bit
data
bit segment
decoded
segment
Prior art date
Application number
TW109136787A
Other languages
English (en)
Other versions
TWI760898B (zh
Inventor
王鳳翔
蒲俊瑋
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Application granted granted Critical
Publication of TWI760898B publication Critical patent/TWI760898B/zh
Publication of TW202215791A publication Critical patent/TW202215791A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H03M13/413—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors tail biting Viterbi decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0054—Maximum-likelihood or sequential decoding, e.g. Viterbi, Fano, ZJ algorithms
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0059—Convolutional codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0067—Rate matching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Artificial Intelligence (AREA)
  • Error Detection And Correction (AREA)

Abstract

一種資料解碼電路。資料重組電路接收經由咬尾卷積碼技術編碼的編碼資料，以依序辨識編碼資料的第一未知位元區段、已知位元區段以及第二未知位元區段，進一步依序銜接第二未知位元區段與第一未知位元區段為待解碼資料。解碼電路根據維特比演算法及至少一已知位元資訊，對待解碼資料進行解碼產生解碼結果，其中解碼結果包含依序對應第二未知位元區段與第一未知位元區段之第二已解碼位元區段以及第一已解碼位元區段。資料還原電路依序銜接第一已解碼位元區段、對應已知位元區段之已知解碼位元區段以及第二解碼位元區段，產生解碼資料。

Description

資料解碼電路及方法
本發明是關於資料解碼技術，尤其是關於一種資料解碼電路及方法。
在低功率廣域網路中，使用者對於低功耗的需求越來越高。特別是在物聯網的應用下，大量使用裝置需要連上網路。其中部分裝置需要低資料量的傳輸搭配長時間的等待。當資料接收的封包錯誤率過高，此些裝置就必須等待訊號傳送端重複傳送訊號來提高解調的正確率。
因此，如何改善接收端在封包錯誤率上的性能表現，以減少重傳次數，進而達到節約功耗延長電池壽命，是相當重要的議題。
鑑於先前技術的問題，本發明之一目的在於提供一種資料解碼電路及方法，以改善先前技術。
本發明包含一種資料解碼電路，包含：資料重組電路、解碼電路以及資料還原電路。資料重組電路配置以接收經由咬尾卷積碼技術編碼的編碼資料，以依序辨識編碼資料包含的第一未知位元區段、已知位元區段以及第二未知位元區段，進一步依序銜接第二未知位元區段與第一未知位元區段為待解碼資料。解碼電路配置以根據維特比演算法以及至少一已知位元資訊，對待解碼資料進行解碼以產生解碼結果，其中解碼結果包含依序對應第二未知位元區段與第一未知位元區段之第二已解碼位元區段以及第一已解碼位元區段。資料還原電路配置以依序銜接第一已解碼位元區段、對應已知位元區段之已知解碼位元區段以及第二解碼位元區段，以產生解碼資料。
本發明另包含一種資料解碼方法，應用於資料解碼電路中，包含：使資料重組電路接收經由咬尾卷積碼技術編碼的編碼資料，以依序辨識編碼資料包含的第一未知位元區段、已知位元區段以及第二未知位元區段，進一步依序銜接第二未知位元區段與第一未知位元區段為待解碼資料；使解碼電路根據維特比演算法以及至少一已知位元資訊，對待解碼資料進行解碼以產生解碼結果，其中解碼結果包含依序對應第二未知位元區段與第一未知位元區段之第二已解碼位元區段以及第一已解碼位元區段；以及使資料還原電路依序銜接第一已解碼位元區段、對應已知位元區段之已知解碼位元區段以及第二解碼位元區段，以產生解碼資料。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本發明之一目的在於提供一種資料解碼裝置及方法，利用咬尾卷積碼（tail-biting convolutional code）的特性降低搜尋階數，並維持解碼的效能。本發明適用於使用咬尾卷積碼編碼/解碼器的一般通信系統，例如第四代移動通信系統（Long Term Evolution；LTE）、物聯網（Internet of Things；IoT）等。
請參照圖1。圖1顯示本發明之一實施例中，一種資料接收裝置100的方塊圖。資料接收裝置100包含：通道估測電路110、訊號偵測電路120、解擾電路130、解速率匹配電路140、資料解碼電路150以及循環冗餘校驗電路160。
於一實施例中，通道估測電路110透過傳輸通道，接收由資料傳輸裝置（未繪示）傳送的接收資料RD。通道估測電路110、訊號偵測電路120、解擾電路130及解速率匹配電路140依序對接收資料RD進行相應的前處理，產生編碼資料ED。其中，本技術領域具有通常知識者可以不同的方式進行上述的前處理，在此不再贅述。
資料解碼電路150對編碼資料ED進行解碼，產生解碼資料DD，並由循環冗餘校驗電路160對解碼資料DD中所包含對應循環冗餘校驗碼（Cyclic Redundancy Check；CRC）的部分進行校驗，並在校驗正確後完成資料接收。
於一實施例中，解碼方式與編碼資料ED在資料傳輸裝置一端進行的編碼特性相關。於一實施例中，編碼資料ED是由資料傳輸裝置中的編碼電路對原始資料經由咬尾卷積碼技術編碼產生。
以下將針對咬尾卷積碼的編碼技術的特性進行詳細的說明。
請同時參照圖2以及圖3。圖2顯示本發明之一實施例中，原始資料A經由編碼流程產生編碼完成的資料Z的示意圖。圖3顯示本發明之一實施例中，編碼電路300的示意圖。
如圖2所示，原始資料A是長度為N A×1的向量，亦即其為具有N A個位元數的資料，並包含第一及第二待編碼位元區段SE1、SE2，相對可進行預測的解碼端而言，分別為未知及已知的位元區段。其中，第一待編碼位元區段SE1包含例如，但不限於系統訊框編號（system frame number；SFN）及超系統訊框編號（hyper SFN）。
在步驟S210中，原始資料A添加第三待編碼位元區段SE3，例如長度為N B的偵錯資料B，成為長度為N C×1的資料C。偵錯資料B可由例如但不限於循環冗餘校驗實現，用於檢驗原始資料A的正確性。偵錯資料B段由第一及第二待編碼位元區段SE1、SE2運算產生，也是未知的位元區段。此時，N C=N A+N B。
在步驟S220中，資料C經過藉由編碼電路300進行通道編碼，來對抗通道效應。
如圖3所示，於一實施例中，編碼電路300包含數目為L個（例如6個）的複數暫存器310（以文字'D'標示）以及複數加法器320（以符號'+'標示）。藉由上述元件，圖3的編碼電路300實現編碼率例如為1/3的咬尾卷積技術編碼，產生長度為3N C×1的資料Z。然而本發明用以編碼的編碼率並不為此所限。
基於循環冗餘校驗的偵錯資料B和原始資料A的任一位元相關。當原始資料A有一段未知的位元（第一待編碼位元區段SE1）時，偵錯資料B均為未知的位元。因此在資料C中，第一及第三待編碼位元區段SE1、SE3均為未知的位元區段，第二待編碼位元區段SE2為已知的位元區段。
卷積碼的特性使資料Z中的未知位元增多，且未知位元的數量與卷積碼的編碼率及約束長度（constraint length）有關。約束長度即為編碼電路300包含的暫存器210的數目L。於一實施例中，資料Z包含第一未知位元區段US1、已知位元區段KS及第二未知位元區段US2。
於一實際數值範例，第一、第二及第三待編碼位元區段SE1、SE2、SE3的長度分別為6、28及16位元。
藉由為1/3的編碼率，第一未知位元區段US1根據第一待編碼位元區段SE1（6位元）及第二待編碼位元區段SE2中，鄰接於第一待編碼位元區段SE1且長度相當於暫存器長度L的第一部分（6位元）產生，具有(6+6)×3=36位元的長度。已知位元區段KS是根據第二待編碼位元區段SE2中第一部分外的第二部分（22位元），具有(28-6)×3=66位元的長度。第二未知位元區段US2是根據第三待編碼位元區段SE3，具有16×3=48位元的長度。
在步驟S230中，資料Z經過速率匹配及/或擾碼來把資料均勻的分配到所有可使用的資源單位，形成調變後/編碼後長度為N RM×1的待傳送資料Y。此步驟不影響未知位元和已知位元個數的比例，只影響未知位元在待傳送資料Y中的位置。
待傳送資料Y經過傳輸通道的傳送，將由通道估測電路110接收為接收資料RD。而經過前處理後產生的編碼資料ED，其內容將相當於資料Z。
資料解碼電路150因應上述咬尾卷積碼的特性，根據已知位元資訊KI對編碼資料ED進行解碼。以下將針對資料解碼電路150的結構以及運作方式進行詳細的說明。
請同時參照圖4以及圖5。圖4顯示本發明之一實施例中，圖1的資料解碼電路150的方塊圖。圖5顯示本發明之一實施例中，編碼資料ED經由資料解碼電路150的處理產生解碼資料DD的過程的示意圖。
於一實施例中，資料解碼電路150包含：資料重組電路400、解碼電路410及資料還原電路420。
資料重組電路400接收編碼資料ED，以辨識編碼資料ED中不同性質的區段，進行重組而產生待解碼資料UDD。
如前所述，編碼資料ED的內容實際上與圖2中編碼後的資料Z相同。資料重組電路300依序辨識編碼資料ED包含的第一未知位元區段US1、已知位元區段KS以及第二未知位元區段US2，並依序銜接第二未知位元區段US2與第一未知位元區段US1為待解碼資料UDD。
對於咬尾卷積碼而言，暫存器的起始及終止狀態相同，因此可以藉由將前端的資料銜接在後端的資料進行解碼。依據先前的數值範例，由於第一未知位元區段US1具有36位元的長度，第二未知位元區段US2具有48位元的長度，因此待解碼資料UDD將具有48+36=84位元的長度。
解碼電路410根據維特比（Viterbi）演算法以及已知位元資訊KI，對待解碼資料UDD進行解碼以產生解碼結果DR。
於一實施例，已知位元資訊KI是資料接收裝置100中的部分電路（未繪示）透過長時間的統計與分析先前的傳送資料，用來預測當下訊號某些位元的數值。已知位元資訊KI的產生方法可參考例如，但不限於台灣專利公告號I672930。然而本發明並不以此為限。於一實施例中，已知位元資訊KI的內容對應於資料C中的第二待編碼位元區段SE2。
解碼電路410在對待解碼資料UDD進行各種可能狀態的搜尋程序前，需設置初始搜尋狀態。由於在資料編碼裝置300用以編碼的暫存器長度為L，且待解碼資料UDD已將對應循環冗餘校驗碼的第二未知位元區段US2置於前端，解碼電路410是由資料C中，第二待編碼位元區段SE2中鄰接於第三待編碼位元區段SE3，且長度相當於暫存器長度L（例如6個位元）的部分決定初始搜尋狀態。
設定初始搜尋狀態後，解碼電路410依序將待解碼資料UDD的各位元設為當下位元，進行搜尋程序。
首先，解碼電路410根據已知位元資訊KI，判斷當下位元是否為已知。在當下位元為已知時，解碼電路410於當下位元為0時設置對應當下位元的複數狀態之後半為無效並設置對應的累積度量值為最小，並於當下位元為1時設置對應當下位元的狀態之前半為無效並設置對應的累積度量值為最小。
以暫存器長度L為6為例，當下位元有2 6=64個可能的狀態。解碼電路410於當下位元為0時，設置對應當下位元從32~63的後半狀態為無效，並於當下位元為1時，設置對應當下位元從0~31的前半狀態為無效，並設置對應的累積度量值為最小。
接著，解碼電路410在當下位元為已知或未知時，判斷當下位元未被設置為無效的狀態中，任一當下可能狀態所對應的二前導狀態是否至少其中之一為有效。
在二前導狀態均無效時，解碼電路410設置當下可能狀態為無效，並設置對應的累積度量值為最小。在二前導狀態至少其中之一為有效時，解碼電路410設置當下可能狀態為有效，分別計算當下可能狀態對應二前導狀態的累積度量值。
進一步地說，在二前導狀態僅有一個有效時，當下可能狀態的累積度量值Mac將為此有效的前導狀態累積度量值Mpre與當下可能狀態的當下度量值Mcur的總和（Mac=Mpre+Mcur）。其中，當下度量值Mcur的計算方法為本技術領域具有通常知識者所熟知，不再贅述。
而當二前導狀態均為有效時，當下可能狀態將對應二前導狀態產生兩個累積度量值Mac0以及Mac1。其中，累積度量值Mac0為對應的前導狀態累積度量值Mpre0與當下可能狀態的當下度量值Mcur0的總和（Mac0=Mpre0+Mcur0）。累積度量值Mac1為對應的前導狀態累積度量值Mpre1與當下可能狀態的當下度量值Mcur1的總和（Mac1=Mpre1+Mcur1）。
解碼電路410自二前導狀態的累積度量值中選擇較大累積度量值做為當下可能狀態的累積度量值，且選擇對應較大累積度量值的前導狀態做為倖存路徑（survivor path）。當僅有其中一前導狀態有效時，由於僅有一個對應的累積度量值存在，因此直接選擇該累積度量值做為當下可能狀態的累積度量值，並以該有效的前導狀態做為倖存路徑。
當所有狀態已決定且對應的累積度量值已產生，解碼電路410使當下位元的下一位元做為當下位元進行搜尋程序，並在所有位元完成搜尋程序後，根據倖存路徑回溯產生解碼結果DR。於一實施例中，解碼結果DR包含依序對應第二未知位元區段US2與第一未知位元區段US1之第二已解碼位元區段DS2以及第一已解碼位元區段DS1。
資料還原電路420依序銜接第一已解碼位元區段DS1、對應已知位元區段KS之已知解碼位元區段KD以及第二解碼位元區段DS2，以產生解碼資料DD。其中，由於已知位元區段KS的原始內容可由已知位元資訊KI得知，已知解碼位元區段KD可在不需解碼的情形下產生。
對照圖2所示的內容以及前述的數值範例，第一已解碼位元區段DS1包含對應於第一待編碼位元區段SE1（6位元）以及第二待編碼位元區段SE2中，鄰接於第一待編碼位元區段SE1且長度相當於暫存器長度L的第一部分（6位元）的資料內容。已知解碼位元區段KD包含第二待編碼位元區段SE2中第一部分外的第二部分（22位元）。第二解碼位元區段DS2包含第三待編碼位元區段SE3（16位元）的資料內容。
請參照圖6。圖6顯示本發明一實施例中，資料解碼電路根據不同解碼方法進行解碼後的效能示意圖。其中，圖6的橫軸代表訊噪比（signal-to-noise ratio；SNR）以分貝（dB）表示，縱軸代表封包錯誤率（packet error rate）。
如圖6所示，以方形格點連接繪示的線段表示第一類解碼方法，其將編碼資料複製兩次後相接進行維特比解碼，以搜尋所有可能路徑。以叉叉記號連接繪示的線段表示第二類解碼方法，其將編碼資料複製一次後相接進行維特比解碼，並根據已知位元資訊排除部分路徑，以搜尋剩下的可能路徑。以圓點連接繪示的線段表示本發明中的方法，其不需複製編碼資料，而藉由重組編碼資料並根據已知位元資訊排除部分路徑，以搜尋剩下的可能路徑。
以對照圖2所示的內容以及前述的數值範例中，共有三段共50位元（6+28+16）的資料C來說，第一類解碼方法在複製兩次後需要進行150階的搜尋，第二類解碼方法在複製一次後需要進行100階的搜尋，而本發明在重組後僅需進行28階（6+6+16）的搜尋。就封包錯誤率而言，本發明與第一類解碼方法相較有明顯的下降。與第二類解碼方法相較，則在搜尋階數大幅下降下仍有相同的表現。
因此，本發明的資料解碼電路可利用咬尾卷積碼的特性降低搜尋階數，並同時維持解碼的效能。資料解碼電路的功耗將可大幅降低，進而使資料接收裝置更為省電。
請參照圖7。圖7為本發明一實施例中，一種資料解碼方法700的流程圖。
除前述裝置外，本發明另揭露一種資料解碼方法700，應用於例如，但不限於圖3的資料解碼電路150中。資料解碼方法700之一實施例如圖7所示，包含下列步驟：
於步驟S710：使資料重組電路400接收經由咬尾卷積碼技術編碼的編碼資料ED，以依序辨識編碼資料包含的第一未知位元區段US1、已知位元區段KS以及第二未知位元區段US2，進一步依序銜接第二未知位元區段US2與第一未知位元區段US1為待解碼資料UDD。
於步驟S720：使解碼電路410根據維特比演算法以及至少一已知位元資訊KI，對待解碼資料UDD進行解碼以產生解碼結果DR，其中解碼結果DR包含依序對應第二未知位元區段US2與第一未知位元區段US1之第二已解碼位元區段DS2以及第一已解碼位元區段DS1。
於步驟S730：使資料還原電路420依序銜接第一已解碼位元區段DS1、對應已知位元區段KS之已知解碼位元區段KD以及第二解碼位元區段DS2，以產生解碼資料DD。
請參照圖8。圖8為本發明一實施例中，圖7的步驟S720中，用以對待解碼資料UDD進行解碼的解碼流程800的流程圖。解碼流程800之一實施例如圖8所示，包含下列步驟：
於步驟S810：解碼電路410判斷是否完成對應最後位元的所有狀態的搜尋。
於步驟S820：當尚未完成對應最後位元的所有狀態的搜尋時，解碼電路410進一步根據已知位元資訊KI判斷當下位元是否為已知。
於步驟S830：在當下位元為已知時，解碼電路410於依當下位元的數值設置對應狀態之一半為無效。
於步驟S840：在步驟S820判斷當下位元為未知或是在步驟S830後，解碼電路410判斷當下位元未被設置為無效的狀態中，任一當下可能狀態所對應的二前導狀態是否至少其中之一為有效。
於步驟S850：在二前導狀態均無效時，解碼電路410設置當下可能狀態為無效，並設置對應的累積度量值為最小。
於步驟S860：在二前導狀態至少其中之一為有效時，解碼電路410設置當下可能狀態為有效，以分別計算當下可能狀態對應二前導狀態的累積度量值。
於步驟S870：解碼電路410自二前導狀態的累積度量值中選擇較大累積度量值做為當下可能狀態的累積度量值，且選擇對應較大累積度量值的前導狀態做為倖存路徑。
於步驟S880：在步驟S850以及S870後，解碼電路410判斷是否完成所有狀態的搜尋。當尚未完成所有狀態的搜尋時，流程將回至步驟S840繼續對未完成搜尋的狀態進行搜尋。當已完成所有狀態的搜尋時，流程將進入步驟S890。
於步驟S890：解碼電路410判斷當下位元是否為最後一位元。
於步驟S895：當當下位元並非最後一位元時，解碼電路410使下一位元做為當下位元進行搜尋程序。
當步驟S890判斷當下位元是最後一位元，或是步驟S895結束後，流程將回至步驟S810進行判斷。
當步驟S810判斷已完成對應最後位元的所有狀態的搜尋時，流程將進行至步驟S815，解碼電路410根據倖存路徑回溯產生解碼結果DR。
需注意的是，上述的實施方式僅為一範例。於其他實施例中，本領域的通常知識者當可在不違背本發明的精神下進行更動。
綜合上述，本發明中的資料解碼裝置及方法利用咬尾卷積碼的特性降低搜尋階數，並同時維持解碼的效能。資料解碼電路的功耗將可大幅降低，進而使資料接收裝置更為省電。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:資料接收裝置 110:通道估測電路 120:訊號偵測電路 130:解擾電路 140:解速率匹配電路 150:資料解碼電路 160:循環冗餘校驗電路 S210~S230:步驟 300:編碼電路 310:暫存器 320:加法器 400:資料重組電路 410:解碼電路 420:資料還原電路 700:資料解碼方法 S710~S730:步驟 800:解碼流程 S810~S895:步驟 A:原始資料 B:偵錯資料 C:資料 DD:解碼資料 DS1:第一已解碼位元區段 DS2:第二解碼位元區段 DR:解碼結果 ED:編碼資料 KD:已知解碼位元區段 KI:已知位元資訊 KS:已知位元區段 RD:接收資料 SE1:第一待編碼位元區段 SE2:第二待編碼位元區段 SE3:第三待編碼位元區段 UDD:待解碼資料 US1:第一未知位元區段 US2:第二未知位元區段 Y:待傳送資料 Z:資料
［圖1］顯示本發明之一實施例中，一種資料接收裝置的方塊圖； ［圖2］顯示本發明之一實施例中，原始資料經由編碼流程產生編碼完成的資料的示意圖； ［圖3］顯示本發明之一實施例中，編碼電路的示意圖； ［圖4］顯示本發明之一實施例中，圖1的資料解碼電路的方塊圖； ［圖5］顯示本發明之一實施例中，編碼資料經由資料解碼電路的處理產生解碼資料的過程的示意圖； ［圖6］顯示本發明一實施例中，資料解碼電路根據不同解碼方法進行解碼後的效能示意圖； ［圖7］為本發明一實施例中，一種資料解碼方法的流程圖；以及 ［圖8］為本發明一實施例中，圖7的步驟中，用以對待解碼資料進行解碼的解碼流程的流程圖。
150:資料解碼電路
400:資料重組電路
410:解碼電路
420:資料還原電路
DD:解碼資料
DR:解碼結果
ED:編碼資料
KI:已知位元資訊
UDD:待解碼資料

Claims (10)

  1. 一種資料解碼電路，包含： 一資料重組電路，配置以接收經由咬尾卷積碼（tail-biting convolutional code）技術編碼的一編碼資料，以依序辨識該編碼資料包含的一第一未知位元區段、一已知位元區段以及一第二未知位元區段，進一步依序銜接該第二未知位元區段與該第一未知位元區段為一待解碼資料； 一解碼電路，配置以根據一維特比（Viterbi）演算法以及至少一已知位元資訊，對該待解碼資料進行解碼以產生一解碼結果，其中該解碼結果包含依序對應該第二未知位元區段與該第一未知位元區段之一第二已解碼位元區段以及一第一已解碼位元區段；以及 一資料還原電路，配置以依序銜接該第一已解碼位元區段、對應該已知位元區段之一已知解碼位元區段以及該第二解碼位元區段，以產生一解碼資料。
  2. 如申請專利範圍第1項所述之資料解碼電路，其中該編碼資料是由具有一暫存器長度的一資料編碼裝置，根據一待編碼資料產生，且該待編碼資料包含一第一待編碼位元區段、一第二待編碼位元區段以及一第三待編碼位元區段，其中該第一待編碼位元區段以及該第三待編碼位元區段分別為一未知位元區段，該第二待編碼位元區段為一已知位元區段並對應於該已知位元資訊； 其中該資料編碼裝置藉由一編碼率，根據該第一待編碼位元區段以及該第二待編碼位元區段中鄰接於該第一待編碼位元區段且長度相當於該暫存器長度的一第一部分產生該第一未知位元區段，根據該第二待編碼位元區段中該第一部分外的一第二部分產生該已知位元區段，以及根據該第三待編碼位元區段產生該第二未知位元區段。
  3. 如申請專利範圍第2項所述之資料解碼電路，其中該第一待編碼位元區段包含一系統訊框編號以及一超系統訊框編號，該第三待編碼位元區段包含一循環冗餘校驗碼。
  4. 如申請專利範圍第2項所述之資料解碼電路，其中該解碼電路配置以根據該第二待編碼位元區段中鄰接於該第三待編碼位元區段且長度相當於該暫存器長度的部分設定一初始搜尋狀態，依序將該待解碼資料的各複數位元設為一當下位元，以進行一搜尋程序，該搜尋程序包含： 根據該已知位元資訊，判斷該當下位元是否為已知； 在該當下位元為已知時，於該當下位元為0時設置對應該當下位元的複數狀態之後半為無效並設置對應的一累積度量值為最小，並於該當下位元為1時設置對應該當下位元的該等狀態之前半為無效並設置對應的該累積度量值為最小； 在該當下位元為已知或未知時，判斷該當下位元未被設置為無效的該等狀態中，任一當下可能狀態所對應的二前導狀態是否至少其中之一為有效； 在該二前導狀態均無效時，設置該當下可能狀態為無效，並設置對應的該累積度量值為最小； 在該二前導狀態至少其中之一為有效時，設置該當下可能狀態為有效，以分別計算該當下可能狀態對應有效的該二前導狀態的該累積度量值，並自該二前導狀態的該累積度量值中選擇一較大累積度量值做為該當下可能狀態的該累積度量值，且選擇對應該較大累積度量值的該前導狀態做為一倖存路徑；以及 當所有該等狀態已決定且對應的該累積度量值已產生，使該當下位元的下一位元做為該當下位元進行該搜尋程序。
  5. 如申請專利範圍第4項所述之資料解碼電路，其中該解碼電路更配置以在該待解碼資料的所有該等位元均完成該搜尋程序後，根據該倖存路徑回溯產生該解碼結果。
  6. 一種資料解碼方法，應用於一資料解碼電路中，包含： 使一資料重組電路接收經由咬尾卷積碼技術編碼的一編碼資料，以依序辨識該編碼資料包含的一第一未知位元區段、一已知位元區段以及一第二未知位元區段，進一步依序銜接該第二未知位元區段與該第一未知位元區段為一待解碼資料； 使一解碼電路根據一維特比演算法以及至少一已知位元資訊，對該待解碼資料進行解碼以產生一解碼結果，其中該解碼結果包含依序對應該第二未知位元區段與該第一未知位元區段之一第二已解碼位元區段以及一第一已解碼位元區段；以及 使一資料還原電路依序銜接該第一已解碼位元區段、對應該已知位元區段之一已知解碼位元區段以及該第二解碼位元區段，以產生一解碼資料。
  7. 如申請專利範圍第6項所述之資料解碼方法，其中該編碼資料是由具有一暫存器長度的一資料編碼裝置，根據一待編碼資料產生，且該待編碼資料包含一第一待編碼位元區段、一第二待編碼位元區段以及一第三待編碼位元區段，其中該第一待編碼位元區段以及該第三待編碼位元區段分別為一未知位元區段，該第二待編碼位元區段為一已知位元區段並對應於該已知位元資訊； 其中該資料編碼裝置藉由一編碼率，根據該第一待編碼位元區段以及該第二待編碼位元區段中鄰接於該第一待編碼位元區段且長度相當於該暫存器長度的一第一部分產生該第一未知位元區段，根據該第二待編碼位元區段中該第一部分外的一第二部分產生該已知位元區段，以及根據該第三待編碼位元區段產生該第二未知位元區段。
  8. 如申請專利範圍第7項所述之資料解碼方法，其中該第一待編碼位元區段包含一系統訊框編號以及一超系統訊框編號，該第三待編碼位元區段包含一循環冗餘校驗碼。
  9. 如申請專利範圍第7項所述之資料解碼方法，更包含： 使該解碼電路根據該第二待編碼位元區段中鄰接於該第三待編碼位元區段且長度相當於該暫存器長度的部分設定一初始搜尋狀態，依序將該待解碼資料的各複數位元設為一當下位元，以進行一搜尋程序，該搜尋程序包含： 根據該已知位元資訊，判斷該當下位元是否為已知； 在該當下位元為已知時，於該當下位元為0時設置對應該當下位元的複數狀態之後半為無效並設置對應的一累積度量值為最小，並於該當下位元為1時設置對應該當下位元的該等狀態之前半為無效並設置對應的該累積度量值為最小； 在該當下位元為已知或未知時，判斷該當下位元未被設置為無效的該等狀態中，任一當下可能狀態所對應的二前導狀態是否至少其中之一為有效； 在該二前導狀態均無效時，設置該當下可能狀態為無效，並設置對應的該累積度量值為最小； 在該二前導狀態至少其中之一為有效時，設置該當下可能狀態為有效，以分別計算該當下可能狀態對應有效的該二前導狀態的該累積度量值，並自該二前導狀態的該累積度量值中選擇一較大累積度量值做為該當下可能狀態的該累積度量值，且選擇對應該較大累積度量值的該前導狀態做為一倖存路徑；以及 當所有該等狀態已決定且對應的該累積度量值已產生，使該當下位元的下一位元做為該當下位元進行該搜尋程序。
  10. 如申請專利範圍第9項所述之資料解碼方法，更包含： 使該解碼電路在該待解碼資料的所有該等位元均完成該搜尋程序後，根據該倖存路徑回溯產生該解碼結果。
TW109136787A 2020-10-12 2020-10-23 資料解碼電路及方法 TWI760898B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202011082681.2A CN114337690A (zh) 2020-10-12 2020-10-12 数据译码电路及方法
CN202011082681.2 2020-10-12

Publications (2)

Publication Number Publication Date
TWI760898B TWI760898B (zh) 2022-04-11
TW202215791A true TW202215791A (zh) 2022-04-16

Family

ID=80855417

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109136787A TWI760898B (zh) 2020-10-12 2020-10-23 資料解碼電路及方法

Country Status (3)

Country Link
US (1) US11290132B1 (zh)
CN (1) CN114337690A (zh)
TW (1) TWI760898B (zh)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5673291A (en) * 1994-09-14 1997-09-30 Ericsson Inc. Simultaneous demodulation and decoding of a digitally modulated radio signal using known symbols
US6199190B1 (en) 1998-02-11 2001-03-06 Conexant Systems, Inc. Convolution decoding terminated by an error detection block code with distributed parity bits
DE50010933D1 (de) * 1999-07-22 2005-09-15 Siemens Ag Verfahren zum fehlerschutz eines datenbitstromes
US6892343B2 (en) 2000-03-27 2005-05-10 Board Of Regents Of The University Of Nebraska System and method for joint source-channel encoding, with symbol decoding and error correction
US6694474B2 (en) * 2001-03-22 2004-02-17 Agere Systems Inc. Channel coding with unequal error protection for multi-mode source coded information
KR100658783B1 (ko) 2006-02-21 2006-12-19 삼성전자주식회사 광 디스크 재생 장치
US20090304114A1 (en) 2006-03-16 2009-12-10 ETH Zürich Method for decoding digital information encoded with a channel code
US8132085B2 (en) * 2007-09-20 2012-03-06 Intel Corporation Method and apparatus for frame control header decoding using cyclic shifting of bits
US8543895B2 (en) * 2010-02-10 2013-09-24 Qualcomm Incorporated List Viterbi decoding of tail biting convolutional codes
US10476998B2 (en) * 2016-07-11 2019-11-12 Qualcomm Incorporated Reinforced list decoding
TWI672930B (zh) 2018-02-12 2019-09-21 瑞昱半導體股份有限公司 網路資料預測方法、網路資料處理裝置及網路資料處理方法
TWI681639B (zh) * 2018-07-19 2020-01-01 瑞昱半導體股份有限公司 迴旋碼解碼器及迴旋碼解碼方法
TWI690168B (zh) 2018-07-19 2020-04-01 瑞昱半導體股份有限公司 迴旋碼解碼器及迴旋碼解碼方法
CN110798231B (zh) * 2018-08-02 2024-01-30 北京小米松果电子有限公司 咬尾卷积码的译码方法、装置及存储介质

Also Published As

Publication number Publication date
US11290132B1 (en) 2022-03-29
TWI760898B (zh) 2022-04-11
CN114337690A (zh) 2022-04-12
US20220116140A1 (en) 2022-04-14

Similar Documents

Publication Publication Date Title
EP0970566B1 (en) List output viterbi decoding with crc outer code for multirate signal
CN1101997C (zh) 在通信系统中确定速率的方法和设备
US8359523B2 (en) Method and system for decoding video, voice, and speech data using redundancy
US6378106B1 (en) Viterbi decoding using single-wrong-turn correction
JP2009159482A (ja) 復号装置及び復号方法
GB2428545A (en) Blind transport format detection with cyclic redundancy check and a variable threshold value
US7234100B1 (en) Decoder for trellis-based channel encoding
US7346117B2 (en) Turbo decoder
TWI681639B (zh) 迴旋碼解碼器及迴旋碼解碼方法
US10720944B2 (en) Convolutional code decoder and convolutional code decoding method
TWI760898B (zh) 資料解碼電路及方法
CN110768748B (zh) 回旋码解码器及回旋码解码方法
CN111934693B (zh) 一种基于分段双crc校验的极化码编译码方法
GB2315000A (en) Detecting sync./async. states of Viterbi decoded data using trace-back
CN110768747B (zh) 回旋码解码器及回旋码解码方法
CN110460339B (zh) 卷积码译码的检测方法、装置、存储介质及电子设备
Park et al. In Situ Multi-Bit Decision for Successive Cancellation List Decoding of Polar Codes
Yun et al. CRC-Aided Fixed Complexity Error Pattern Estimation Technique
Yuan et al. CS-FSCL decoding algorithm of polar codes based on critical sets
JPH0946241A (ja) ブロック符号復号器
US8503585B2 (en) Decoding method and associated apparatus
JP2023173224A (ja) 誤り訂正装置、誤り訂正方法、及び、誤り訂正プログラム
Decoder Design and Implementation of High Speed Low Power