TW202213543A - 減少區域選擇性沉積中側向膜形成的方法 - Google Patents

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Abstract

一種基板處理方法，包含：提供含有第一膜、第二膜、及第三膜的一基板；形成一第一阻擋層於該第一膜之上；形成一第二阻擋層於該第二膜之上，其中該第二阻擋層不同於該第一阻擋層；及藉由氣相沉積而選擇性形成一材料膜於該第三膜之上。在一實例中，第一膜、第二膜、及第三膜係選自由金屬膜、含金屬襯墊、及介電膜所組成的群組。

Description

減少區域選擇性沉積中側向膜形成的方法
相關專利及申請案的交互參照：本申請案主張於2020年6月17日申請的美國臨時專利申請案第63/040,488號的優先權，其全部內容通過引用併入本文。
本發明涉及半導體處理和半導體裝置，且更特別是，涉及用於減少側向膜形成的區域選擇性膜沉積的方法。
隨著裝置尺寸越來越小，半導體裝置製造的複雜性也在增加。 生產半導體裝置的成本也在增加，而需要具有成本效益的解決方案和創新。隨著製造更小的電晶體，圖案化特徵部的臨界尺寸（CD）或解析度變得越來越難以生產。 薄膜的選擇性沉積是高度微縮技術節點中之圖案化的關鍵步驟。 需要新的沉積方法在不同的材料表面提供選擇性的膜形成。
本發明的實施例提供選擇性膜沉積方法，其藉由使用阻擋層及蝕刻製程來減少側向膜形成。
根據一實施例，一種基板處理方法，包含：提供一基板，該基板含有一金屬膜、圍繞該金屬膜的一含金屬襯墊、及圍繞該含金屬襯墊的一介電膜；形成一阻擋層於該金屬膜之上；沉積一材料膜於該介電膜之上及該含金屬襯墊之上；及自該含金屬襯墊去除該材料膜，以選擇性形成該材料膜於該介電膜之上。該沉積步驟亦沉積材料膜核（material film nuclei）於該金屬膜之上，且該去除步驟自該金屬膜蝕刻該材料膜核。
本發明的實施例提供用於減少區域選擇性沉積中的側向膜形成的方法。本發明的實施例可以應用於表面敏感沉積製程，例如原子層沉積（ALD）、化學氣相沉積（CVD）、及旋塗沉積。與習知的微影和蝕刻製程相比，區域選擇性沉積減少了處理步驟的數量，並且可以為半導體裝置中的線到線擊穿（line-to-line breakdown）和漏電性能提供改進的裕度。
現在參考圖1和和2A-2D，製程流程圖1包括：在100中，提供基板2，包含具有表面204A的金屬膜204、具有表面202A的含金屬襯墊202、及具有表面200A的介電膜200。這種膜結構常見於積體電路中，其中含金屬襯墊在金屬膜204和介電膜200之間形成擴散阻障、沉積晶種層、或兩者。金屬膜204可以包括在金屬互連金屬中發現之純的或基本上純的低電阻率金屬，例如 Cu、Al、Ta、Ti、W、Ru、Co、Ni、或 Mo。
在一些實例中，金屬膜204可包含例如Cu、Ru、Co、或Ir。
介電膜例如可以包含SiO 2、低k材料、或高k材料。在一實例中，介電膜不含金屬元素。含金屬襯墊可例如包含金屬化合物，例如金屬氮化物（例如，TiN或TaN），或包括Co或Ru的金屬。在一個示例中，含金屬襯墊可包括含有金屬化合物層和金屬層的疊層（例如，TaN/Ta、TaN/Co、或TaN/Ir）。在一些示例中，介電膜包括SiO 2或低k材料，含金屬襯墊包括含有TaN/Ta、TaN/Co、或TaN/Ir的疊層，並且金屬包括Cu。在另一示例中，介電膜包括SiO 2或低k材料，含金屬襯墊包括TaN，並且金屬包括Ru。
在102中，表面200A、202A、及204A係選用地加以清潔、改質、或兩者，以準備區域選擇性沉積。在圖2A的例子中，進入的平坦化基板2具有在同一水平面中的表面200A、202A、及204A。然而，在其他示例中，表面200A、202A、及204A其中一個以上可以垂直地偏移。平坦化製程可以包括使用拋光墊和化學漿料的化學機械拋光（CMP）製程。CMP製程可能在平坦化的基板2上留下拋光殘留物和氧化的材料，並且表面清潔製程可以使用於去除那些污染物。表面清潔製程還可以為進一步處理提供所需的表面封端，或者獨立的表面改質製程可加以執行以實現所需的表面封端。清潔製程可以例如包括濕式清潔，其包括將基板2暴露於檸檬酸溶液或乙酸溶液。在另一示例中，清潔製程可包括將基板2暴露於含有H 2氣體的電漿激發的清潔氣體。
在104中，該方法包括在金屬膜204上形成阻擋層201。阻擋層201可以物理地防止或減少材料膜在金屬膜204上的後續沉積。根據一個實施例，阻擋層201包括自組裝單層（SAM），其相對於含金屬襯墊202和介電膜200選擇性地形成在金屬膜204上。阻擋層201可以藉由將基板2暴露於一反應氣體而形成，該反應氣體含有能夠選擇性地形成SAM的分子。 SAM是分子組裝體，其藉由吸附而在基板表面上加以自發地形成，並加以組織成或多或少的大有序區域。SAM可以包括具有頭部基、尾部基、及官能端基的分子。形成SAM係藉由將頭部基從在室溫或高於室溫下的氣相加以化學吸附到基板表面上，然後進行尾部基的緩慢組織。最初，在表面上的小分子密度下，被吸附物分子形成無序的分子團，或者形成有序的二維「躺下相（lying down phase）」，而在較高分子覆蓋率的情況下，經過幾分鐘到幾小時的時間，開始在基板表面上形成三維結晶或半結晶結構。頭部基在基板上組裝在一起，而尾部基則遠離基板而組裝。
可以根據分子與不同化學物種（例如在不同表面上）化學鍵結的能力來選擇形成SAM的分子的頭部基團。 可以在金屬膜上形成SAM的分子的一些例子包含包括硫醇或羧酸基的頭部基團。硫醇的一些例子包括1-十八烷基硫醇(CH 3(CH 2) 17SH)、1-十二烷基硫醇(CH 3(CH 2) 11SH)、及全氟癸硫醇(CF 3(CF 2) 7CH 2CH 2SH)。 根據本發明的一個實施例，形成SAM的分子可包括氟化烷基硫醇，例如全氟癸硫醇。 許多氟化烷基硫醇包含一個硫醇（-SH）頭部基，以及一個含CF x的尾部基和官能端基。
回過頭來參考圖2A，金屬膜204的表面204A在清洗製程之後可至少基本上不含氧，且因此SAM阻擋層201可以容易地形成在金屬膜204上。相比之下，含金屬襯墊202的表面202A可在清潔製程之後受到氧化（例如，TaNO x或TaO x），並且因此防止在含金屬襯墊202上形成SAM阻擋層201。類似地，介電膜200可以包括含氧物種，例如SiO 2介電質，從而防止SAM阻擋層201形成在介電膜200上。
在106中，該方法包括在介電膜200上和含金屬襯墊202上沉積材料膜203，但是在金屬膜204上材料膜203的沉積由阻擋層201實質上阻擋。然而，如圖2C所示，由於有限的沉積選擇性，材料膜核205可以沉積在阻擋層204上。
在一些示例中，材料膜203和材料膜核205可以包含SiO 2、低k材料（例如，SiCOH）或高k材料（例如，金屬氧化物）。在一個例子中，SiO 2可以藉由將基板2依次暴露於含金屬催化劑（例如Al(CH 3) 3）及矽烷醇氣體來沉積。暴露於矽烷醇氣體可以在沒有任何氧化劑和水解劑的情況下在大約150℃或更低的基板溫度下加以執行。舉例來說，矽烷醇氣體可以選自三（叔戊氧基）矽烷醇、三（叔丁氧基）矽烷醇、及雙（叔丁氧基）（異丙氧基）矽烷醇所組成的群組。在一些實例中，金屬氧化物可包含HfO 2、ZrO 2、或Al 2O 3。金屬氧化物可例如藉由ALD或電漿輔助ALD（PEALD）加以沉積。例如，金屬氧化物可以藉由ALD使用含金屬前體與氧化劑（例如H 2O、H 2O 2、電漿激發的O 2或O 3）的交替暴露來沉積。
在108中，該方法更包括藉由蝕刻從含金屬襯墊上去除材料膜203，以在介電膜200上選擇性地形成材料膜203。進一步地，蝕刻可以從金屬膜204去除材料膜核205和阻擋層201。在一些示例中，可以藉由將基板2暴露於含有Al(CH 3)、BCl 3、TiCl 4、或SiCl 4的蝕刻氣體來執行蝕刻。在一實例中，蝕刻製程可包括原子層蝕刻（ALE）製程。
在一實例中，相信阻擋層201可用於將含金屬襯墊202上的材料膜203改質。蝕刻氣體的隨後引入可允許相對於介電膜200上的材料膜203通過配體交換蝕刻從含金屬襯墊202選擇性去除材料膜203。配體交換蝕刻的示例可以包括藉由阻擋層201在含金屬襯墊202上的材料膜203之選擇性氟化或氯化，接著進行藉由含鋁氣體（例如Al(CH 3) 3、(CH 3) 2Al(OC 3H 7)、或(CH 3) 2AlCl）、含硼氣體（例如BCl 3、BH 3、或B 2H 6）、含鈦氣體（TiCl 4、TEMATi、TDMAT）、或含矽氣體（例如，SiCl 4、或Si 2H 3）的配體交換反應。
根據一實施例，如製程箭頭110所示，步驟102-108可重複至少一次以增加選擇性地形成於介電膜200上的材料膜203的厚度。
圖3A-5B顯示根據本發明的實施例在基板上選擇性地形成一膜的實驗結果。圖3A和3B顯示基板的不同放大倍率的剖面SEM影像，該基板包含金屬膜304（即Cu）、圍繞金屬膜304的含金屬襯墊302（即TaN/Ta）、及圍繞含金屬襯墊302的介電膜300（即，低k）。含有硫醇的SAM（不可辨別）係在金屬膜304上選擇性地形成。此外，Al 2O 3膜303係在介電膜300及含金屬襯墊302之上加以沉積。Al 2O 3膜303係藉由氣相沉積使用鋁前體與氧化劑的交替暴露加以沉積。交替暴露亦在金屬膜304上沉積了少量Al 2O 3膜核305。
圖4A和4B顯示在使用Al(CH 3) 3氣體暴露的第一蝕刻製程之後基板在不同放大倍率下的橫剖面SEM圖像，該第一蝕刻製程從含金屬襯墊302部分去除Al 2O 3膜303以及自金屬膜304部分去除Al 2O 3膜核305。
圖5A和5B顯示在使用Al(CH 3) 3氣體暴露的第二蝕刻製程之後基板在不同放大倍率下的橫剖面SEM圖像，該第二蝕刻製程從含金屬襯墊302完全去除Al 2O 3膜303以及自金屬膜304完全去除Al 2O 3膜核305。第二蝕刻製程包括比第一蝕刻製程更長的氣體暴露。圖3A-5B中的實驗結果進一步顯示介電膜300上的Al 2O 3膜303的厚度僅藉由該蝕刻製程略微減小。
圖6A-6B顯示根據本發明的實施例在基板上選擇性地形成一膜的實驗結果。圖3A-5B之中SEM圖像的部分係加以複製於圖6A。圖6B顯Al 2O 3膜303的垂直厚度（方形符號和左軸）和Al 2O 3膜核305的側向厚度（圓圈和右軸）。側向厚度是指含金屬襯墊302上的Al 2O 3膜核305的水平厚度。結果表明，介電膜300上的Al 2O 3膜303的垂直厚度係由蝕刻製程僅略微減小，但Al 2O 3膜303的側向厚度係藉由第一蝕刻製程從大約9nm減小到大約3nm，並且藉由第二次刻蝕製程進一步從大約3nm減小到大約0nm。結果清楚地表明，所得Al 2O 3膜303僅形成在介電膜300上，而不形成在金屬膜304和含金屬襯墊302上。
在各種實施例中已經揭露藉由使用阻擋層和蝕刻製程來減少側向膜形成的選擇性膜沉積方法。已經出於說明和描述的目的呈現了對本發明的實施例的前述描述。該說明和描述不意在窮舉或將本發明限制於所揭露的精確形式。本實施方式章節和後面的申請專利範圍包括僅用於描述目的的術語，且其不應被解釋為限制性的。熟習此技藝者可以理解，根據上述教示，許多修改和變化是可能的。熟習此技藝者將認識到圖中所示的各種組件的各種等效組合和替代。因此，本發明的範圍旨在不受此實施方式章節的限制，而是由申請專利範圍加以限定。
2:基板 200:介電膜 200A:表面 201:阻擋層 202:襯墊 202A:表面 203:材料膜 204:金屬膜 204A:表面 205:材料膜核 300:介電膜 302:含金屬襯墊 303:Al 2O 3膜 304:金屬膜
參考以下實施方式章節，特別是當結合隨附圖式考慮時，對本發明的實施例及其許多附帶優點的更完整理解將變得顯而易見，其中：
圖1根據本發明一實施例顯示一方法的製程流程圖，其在一基板上選擇性形成一膜；
圖2A-2D根據本發明一實施例顯示一方法的示意橫剖面圖，該方法在一基板上選擇性形成一膜；
圖3A-3B顯示根據本發明的實施例在基板上選擇性地形成一膜的實驗結果；
圖4A-4B顯示根據本發明的實施例在基板上選擇性地形成一膜的實驗結果；
圖5A-5B顯示根據本發明的實施例在基板上選擇性地形成一膜的實驗結果；及
圖6A-6B顯示根據本發明的實施例在基板上選擇性地形成膜的實驗結果。

Claims (20)

  1. 一種基板處理方法，包含： 提供一基板，該基板含有一金屬膜、圍繞該金屬膜的一含金屬襯墊、及圍繞該含金屬襯墊的一介電膜； 形成一阻擋層於該金屬膜之上； 沉積一材料膜於該介電膜之上及該含金屬襯墊之上；及 自該含金屬襯墊去除該材料膜，以選擇性形成該材料膜於該介電膜之上。
  2. 如請求項1之基板處理方法，其中該沉積步驟亦沉積材料膜核於該金屬膜之上，且該去除步驟自該金屬膜蝕刻該材料膜核。
  3. 如請求項1之基板處理方法，其中該含金屬襯墊含有包含TiN、TaN的金屬化合物或包含Co或Ru的金屬。
  4. 如請求項1之基板處理方法，其中該含金屬襯墊含有TaN/Ta、TaN/CO、或TaN/Ir的疊層。
  5. 如請求項1之基板處理方法，其中該金屬膜包含Cu、Al、Ta、Ti、W、Ru、Co、Ni、或Mo。
  6. 如請求項1之基板處理方法，其中該介電膜包含SiO 2、低k材料、或高k材料。
  7. 如請求項1之基板處理方法，其中該材料膜包括SiO 2、金屬氧化物、或金屬氮化物。
  8. 如請求項5之基板處理方法，其中該金屬氧化物含有HfO 2、ZrO 2、或Al 2O 3。
  9. 如請求項1之基板處理方法，其中該阻擋層含有一自組裝單層（SAM）。
  10. 如請求項9之基板處理方法，其中該SAM包含硫醇。
  11. 如請求項10之基板處理方法，其中該硫醇包含烷基硫醇或氟化烷基硫醇。
  12. 如請求項11之基板處理方法，其中該烷基硫醇包含十二烷硫醇，且該氟化烷基硫醇包含全氟癸硫醇。
  13. 如請求項9之基板處理方法，其中該阻擋層包含磷酸鹽或羧酸鹽。
  14. 一種基板處理方法，包含： 提供一基板，該基板含有一金屬膜、圍繞該金屬膜的一含金屬襯墊、及圍繞該含金屬襯墊的一介電膜，其中該金屬膜包含Cu、Ru、或Co； 形成一阻擋層於該金屬膜之上，其中該阻擋層包括含有硫醇的一自組裝單層； 沉積一材料膜於該介電膜之上及該含金屬襯墊之上；及 自該含金屬襯墊去除該材料膜，以選擇性形成該材料膜於該介電膜之上。
  15. 如請求項14之基板處理方法，其中該沉積步驟亦沉積材料膜核於該金屬膜之上，且該去除步驟自該金屬膜蝕刻該材料膜核。
  16. 如請求項14之基板處理方法，其中該含金屬襯墊含有包含TiN、TaN的金屬化合物或包含Co或Ru的金屬。
  17. 如請求項14之基板處理方法，其中該含金屬襯墊含有TaN/Ta、TaN/CO、或TaN/Ir的疊層。
  18. 如請求項14之基板處理方法，其中該介電膜包含SiO 2、低k材料、或高k材料。
  19. 如請求項14之基板處理方法，其中該材料膜包括SiO 2、金屬氧化物、或金屬氮化物。
  20. 一種基板處理方法，包含： 提供一基板，該基板含有一金屬膜、圍繞該金屬膜的一含金屬襯墊、及圍繞該含金屬襯墊的一介電膜，其中該金屬膜包含Cu、Ru、或Co，其中該含金屬襯墊含有包含TiN、TaN的金屬化合物，或包含Co或Ru的金屬，或TaN/Ta、TaN/CO、或TaN/Ir的疊層； 形成一阻擋層於該金屬膜之上，其中該阻擋層包括含有硫醇的一自組裝單層； 沉積一材料膜於該介電膜之上及該含金屬襯墊之上，其中該材料膜包括SiO 2、金屬氧化物、或金屬氮化物，且其中該沉積步驟亦沉積材料膜核於該金屬膜之上；及 自該含金屬襯墊去除該材料膜以及自該金屬膜移除該材料膜核，以選擇性形成該材料膜於該介電膜之上。
TW110121386A 2020-06-17 2021-06-11 減少區域選擇性沉積中側向膜形成的方法 TW202213543A (zh)

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US11307500B2 (en) * 2018-10-30 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for removing photoresistor layer, method of forming a pattern and method of manufacturing a package

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6858527B2 (en) * 2003-04-14 2005-02-22 Intel Corporation Method to increase electromigration resistance of copper using self-assembled organic thiolate monolayers
US7226856B1 (en) * 2004-11-15 2007-06-05 Kla-Tencor Technologies Corporation Nano-electrode-array for integrated circuit interconnects
JP4956919B2 (ja) * 2005-06-08 2012-06-20 株式会社日立製作所 半導体装置およびその製造方法
US20140199497A1 (en) * 2013-01-14 2014-07-17 Tighe A. Spurlin Methods for reducing metal oxide surfaces to modified metal surfaces
KR102149907B1 (ko) * 2016-03-03 2020-08-31 어플라이드 머티어리얼스, 인코포레이티드 주기적 공기-물 노출에 의한 개선된 자기-조립 단분자층 차단
US10068764B2 (en) * 2016-09-13 2018-09-04 Tokyo Electron Limited Selective metal oxide deposition using a self-assembled monolayer surface pretreatment
JP7169072B2 (ja) * 2017-02-14 2022-11-10 エーエスエム アイピー ホールディング ビー．ブイ． 選択的パッシベーションおよび選択的堆積

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