TW202213530A - 半導體裝置結構 - Google Patents

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TW202213530A
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spacer
sacrificial
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TW110115010A
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潘冠廷
江國誠
朱熙甯
詹易叡
程冠倫
王志豪
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台灣積體電路製造股份有限公司
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Abstract

一種包括半導體鰭片的半導體裝置結構，半導體鰭片包括第一表面、與第一表面相對的第二表面、連接第一表面與第二表面的第三表面及與第三表面相對的第四表面。半導體裝置結構包括鄰近半導體鰭片的第一表面、第三表面及第四表面設置的閘極電極層、接觸半導體鰭片的第一源極/汲極磊晶特徵及設置在第一源極/汲極磊晶特徵與閘極電極層之間的第一內部間隔物。第一內部間隔物接觸第一源極/汲極磊晶特徵，且第一內部間隔物包括第一材料。半導體裝置結構包括接觸第一內部間隔物的第一間隔物，且第一間隔物包括不同於第一材料之第二材料。

Description

半導體裝置結構和其形成方法
無
半導體積體電路(integrated circuit，IC)行業已經經歷了指數級增長。IC材料及設計的技術進步已經生產了數代IC，其中每一代都具有比上一代更小及更複雜的電路。在IC進化的過程中，幾何尺寸(亦即，使用製造製程可製造的最小元件(或線路))減小的同時，功能密度(亦即，單位晶片面積的互連元件的數目)普遍增加。這種按比例縮小製程大體藉由提高生產效率及降低關聯成本而提供益處。這種按比例縮小亦增加處理及製造IC的複雜性。
因此，需要改善處理及製造IC。
無
為了實現提及主題的不同特徵，以下公開內容提供了許多不同的實施例或示例。以下描述組件、配置等的具體示例以簡化本公開。當然，這些僅僅是示例，而不是限制性的。例如，在以下的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，本文可以使用空間相對術語，諸如「在…下面」、「在…下方」、「下部」、「在…上面」、「上部」等，以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋在此使用的空間相對描述符號。
第1圖至第42圖繪示根據一些實施例之製造半導體裝置結構100的示例性順序製程。應當理解，可以在由第1圖至第42圖繪示之製程之前、期間及之後提供附加操作，並且可以替換或除去如下所述之一些步驟以用於此方法的額外實施例。步驟/製程的順序可為互換的。
第1圖至第10圖為根據一些實施例之製造半導體裝置結構100之不同階段的剖面圖。如第1圖繪示，犧牲半導體層110形成於基板102上，以及半導體層112形成於犧牲半導體層110上。基板102可包括第一半導體層104、第二半導體層108及介於第一半導體層104與第二半導體層108之間的介電層106。第一半導體層104及第二半導體層108各個可包括單一晶體半導體材料，諸如但不限於矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、銻化銦(InSb)、磷化鎵(GaP)、銻化鎵(GaSb)、砷化銦鋁(InAlAs)、砷化鎵銦(InGaAs)、磷化鎵銻(GaSbP)、銻化鎵砷(GaAsSb)及磷化銦(InP)。介電層106可包括任何適當介電材料，諸如氧化物。在一些實施例中，基板102為絕緣體上矽(silicon-on-insulator，SOI)基板，並且第一半導體層104及第二半導體層108各個包括矽。犧牲半導體層110可包括具有蝕刻選擇性不同於半導體層112之半導體材料的蝕刻選擇性的半導體材料。在一些實施例中，犧牲半導體層110包括SiGe，且半導體層112包括Si。犧牲半導體層110及半導體層112各個可為磊晶生長的。在一些實施例中，犧牲半導體層110及半導體層112之磊晶生長的執行可藉由分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程及/或其他適當磊晶生長製程。
如第2圖繪示，移除半導體層112的一部分以形成開口114。移除部分的半導體層112之步驟可藉由任何適當製程而執行，諸如乾式蝕刻、濕式蝕刻或上述的組合。移除製程並不暴露犧牲半導體層110。因而，開口114可具有半導體層112形成的底部，如第2圖繪示。在移除半導體層112之部分之前，在未移除的半導體層112之部分上可形成圖案化遮罩(未繪示)，同時暴露待移除的半導體層112之部分。遮罩可隨後藉由任何適當移除製程而移除。
半導體層116在開口114中形成，如第3圖繪示。半導體層116可包括與半導體層112之半導體材料不同的材料。在一些實施例中，半導體裝置結構100包括鰭式場效應電晶體(fin field effect transistor，FinFET)，半導體層112可為N型場效應電晶體(n-type field effect transistors，NFET)之一或多個通道區，且半導體層116可為P型場效應電晶體(p-type field effector transistors，PFET)之一或多個通道區。在一些實施例中，半導體層112包括Si，且半導體層116包括SiGe。半導體層116可藉由任何適當製程，諸如CVD、MBE或MOCVD而形成。半導體層116可在開口114(如第2圖所示)中及半導體層112上形成，且可執行平坦化製程以暴露半導體層112。平坦化製程可為任何適當製程，諸如化學機械研磨(chemical mechanical polish，CMP)。由於平坦化製程，半導體層112與半導體層116可為共平面的。覆蓋層118可在半導體層112及半導體層116上形成，如第3圖繪示。覆蓋層118可包括半導體材料。在一些實施例中，覆蓋層118包括與半導體層112相同之材料。覆蓋層118可在後續製程期間保護半導體層116。覆蓋層118沿Z方向之厚度可在約1 nm至約5 nm之範圍中。若覆蓋層118之厚度小於約1 nm，則半導體層116在後續製程期間未受到覆蓋層118足夠的保護。若覆蓋層118之厚度大於約5 nm，則成本增高而無顯著優勢。
如第4圖繪示，形成複數個鰭片126。鰭片126可為包括一或多個半導體層之半導體鰭片。一或多個鰭片126可包括NFET通道區(亦即，半導體層112)。一或多個鰭片126可包括PFET通道區(亦即，半導體層116)。每個鰭片126可以包括第二半導體層108、犧牲半導體層110、半導體層112、覆蓋層118及遮罩結構120。具有PFET通道區之鰭片126可進一步包括半導體層116。具有PFET通道區之兩個鰭片126各個包括為通道區的半導體層116，及在後續移除犧牲半導體層110期間用於保護半導體層116之半導體層112。與半導體層116接觸的半導體層112沿Z方向的厚度範圍為約1 nm至約20 nm。若半導體層112之厚度小於約1 nm，則半導體層116在後續製程期間未受到半導體層112足夠的保護。若半導體層116之厚度大於約20 nm，則成本增高而無顯著優勢。可在移除第2圖繪示之半導體層112的一部分期間定義與半導體層116接觸的半導體層112之厚度。
每個鰭片126可具有上部及下部，上部具有沿Y方向實質上恆定之寬度，下部具有沿Y方向變化之寬度。在一些實施例中，執行兩個或更多個蝕刻製程以形成鰭片126。例如，鰭片126之上部是物理蝕刻製程之結果，且鰭片126之下部是化學蝕刻製程之結果。
鰭片126可藉由任何適當方法圖案化。例如，鰭片126可以使用包括雙圖案化或多圖案化製程的一或多個微影蝕刻製程來圖案化。通常，雙圖案化或多圖案化製程結合微影蝕刻及自對準製程，從而允許產生的圖案例如具有間距小於使用單個、直接的微影蝕刻製程所獲得的間距。例如，在一個實施例中，犧牲層形成於基板上方並且使用微影蝕刻製程圖案化。間隔物使用自對準製程沿所圖案化的犧牲層旁邊形成。隨後移除犧牲層，以及剩餘間隔物隨後可用以圖案化鰭片。
在一些實施例中，在覆蓋層118上方形成遮罩結構120。遮罩結構120可包括含氧層122及含氮層124。含氧層122可為襯墊氧化物層，諸如SiO 2層。含氮層124可為襯墊氮化物層，諸如Si 3N 4。遮罩結構120可藉由任何適當沉積製程，諸如化學氣相沉積(CVD)製程而形成。遮罩結構120可藉由上述一或多個微影蝕刻製程而圖案化，以及圖案可轉移至下方層以藉由一或多個蝕刻製程而形成鰭片126。一或多個蝕刻製程可包括乾式蝕刻、濕式蝕刻及/或其他適當製程。如第4圖繪示，形成具有NFET通道區之一個鰭片126及具有PFET通道區之兩個鰭片126，然而，NFET通道區及PFET通道區之鰭片126的數目分別並不限於一個及兩個。具有NFET通道區之鰭片126與具有PFET通道區之鰭片126之間的距離大於具有PFET通道區之鰭片126之間的距離。具有NFET及PFET通道區之鰭片126的數目及排列是用於說明目的且並不意欲限制。
如第5圖繪示，在半導體裝置結構100之暴露表面上形成間隔物128。間隔物128可形成於介電層106上並可嵌入鰭片126。間隔物128可包括含氧材料(諸如氧化矽、碳或氮摻雜氧化物或氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG))、含氮材料(諸如氮化矽、氮氧化矽(SiON)、SiOCN、SiCN)、低介電常數介電材料(例如，具有小於7之介電常數值的材料)，及任何適當介電材料。間隔物128可藉由任何適當製程形成，諸如原子層沉積(atomic layer deposition，ALD)製程。在一些實施例中，共形形成間隔物128。為了便於描述，本文中可以使用術語「共形的」，以表示在各個區域上具有實質上相同的厚度的層。由於相鄰鰭片126之間存在間隙，一或多個開口129可形成於相鄰鰭片126之間。在一些實施例中，開口129形成於具有NFET通道區之鰭片126與具有PFET通道區之鰭片126之間，以及開口129並不形成於具有PFET通道區之鰭片126之間，如第5圖繪示。
如第6圖繪示，介電特徵136形成於每個開口129中。介電特徵136包括襯墊130、低介電常數介電材料132及高介電常數介電材料134。襯墊130可包括含碳介電材料，諸如SiCN、SiOC或SiOCN。襯墊130可藉由共形製程(諸如ALD製程)而形成。襯墊130可初始形成於半導體裝置結構100之暴露表面上，諸如間隔物128上。低介電常數介電材料132形成於襯墊130上。低介電常數介電材料132可填充開口129。低介電常數介電材料132可包括介電常數值小於7之材料，諸如SiN、SiCN、SiOC、SiON或SiOCN。低介電常數介電材料132可藉由任何適當製程，諸如CVD或FCVD形成。襯墊130及低介電常數介電材料132可形成在開口129中以及在間隔物128及鰭片126上方。
襯墊130及低介電常數介電材料132可凹陷至鰭片126之頂表面(例如，含氮層124之頂表面)下方的水平面。在一些實施例中，形成於間隔物128及鰭片126上方之部分的襯墊130及部分的低介電常數介電材料132的移除可藉由平坦化製程(諸如CMP製程)，及隨後的一或多個蝕刻製程以凹陷開口129中的襯墊130及低介電常數介電材料132。相比於襯墊130及低介電常數介電材料132，間隔物128可具有不同蝕刻選擇性。因而，開口129中襯墊130及低介電常數介電材料132之凹陷實質上並不影響間隔物128。在一些實施例中，藉由平坦化製程移除形成於間隔物128及鰭片126上方之低介電常數介電材料132的部分，並且襯墊130保持在間隔物128及鰭片126上方。接著在開口129中凹陷低介電常數介電材料132。相比於低介電常數介電材料132，襯墊130具有不同蝕刻選擇性。在低介電常數介電材料132在開口129中的凹陷製程期間，襯墊130保護間隔物128，其可包括與低介電常數介電材料132相同之材料。在開口129中凹陷低介電常數介電材料132之後，藉由適當移除製程(諸如乾式蝕刻、濕式蝕刻或上述的組合)移除襯墊130在間隔物128、鰭片126上及開口129中的暴露部分。在一些實施例中，藉由實質上不影響低介電常數介電材料132及間隔物128之選擇性濕式蝕刻，來移除襯墊130之部分。
在凹陷襯墊130及低介電常數介電材料132之後，在襯墊130及低介電常數介電材料132上形成高介電常數介電材料134，如第6圖繪示。高介電常數介電材料134可包括介電常數值大於7之材料，諸如HfO 2、ZrO 2、HfAlO x、HfSiO x、Al 2O 3或其他適當材料。高介電常數介電材料134可藉由任何適當製程，諸如CVD、PECVD、FCVD、ALD製程而形成。高介電常數介電材料134沿Z方向之高度可在約5 nm至約25 nm之範圍中。高介電常數介電材料134可用以分隔或切斷(cut-off)閘極電極層194(如第29圖所示)。因而，若高介電常數介電材料134之高度小於約5 nm，則閘極電極層可能未充分切斷。另一方面，若高介電常數介電材料134之高度大於約25 nm，則製造成本增高而無顯著優勢。
執行平坦化製程以暴露含氮層124及間隔物128，如第6圖繪示。平坦化製程可為任何適當製程，諸如CMP製程。平坦化製程移除在鰭片126及間隔物128的頂部上方形成之高介電常數介電材料134的部分。介電特徵136可用以分隔相鄰源極/汲極(source/drain，S/D)磊晶特徵180S、S/D磊晶特徵182S(如第20圖所示)。至少一些介電特徵136可用以分隔相鄰閘極電極層194(如第29圖所示)。
如第7圖繪示，可藉由移除位於相鄰鰭片126之間及鰭片126與介電特徵136之間的間隔物128的一部分，凹陷間隔物128以形成開口138。開口138可藉由任何適當移除製程(諸如乾式蝕刻或濕式蝕刻)而形成，所述移除製程選擇性地移除間隔物128，而不是高介電常數介電材料134、含氮層124、襯墊130、半導體層112及半導體層116。凹陷之間隔物128可為淺溝槽隔離(shallow trench isolation，STI)。在凹陷製程之後，間隔物128包括頂表面140，頂表面140可在半導體層112之第一表面142的水平面與半導體層112之第二表面144的水平面之間的水平面。半導體層112之第一表面142可與半導體層116接觸，且半導體層112之第二表面144可與犧牲半導體層110接觸。間隔物128之凹陷會暴露通道區，例如NFET通道區之半導體層112及PFET通道區之半導體層116。
如第8圖繪示，在每個開口138中形成襯墊146及犧牲半導體材料148。襯墊146可包括介電材料，諸如氧化物。襯墊146可藉由共形製程(諸如ALD製程)而形成。犧牲半導體材料148可包括非晶半導體材料，諸如非晶SiGe。犧牲半導體材料148可隨後移除以形成開口，且閘極電極層194(如第29圖所示)可在開口中形成。相比於習知犧牲閘極電極層，犧牲半導體材料148之材料在高深寬比開口(諸如開口138)中可具有更好的流動性。因而，開口138相比於在習知犧牲閘極電極層中形成之開口可具有較小的尺寸。換言之，犧牲半導體材料148之尺寸小於習知犧牲閘極電極層之尺寸，從而導致閘極電極層之尺寸小於習知閘極電極層之尺寸。隨著相鄰每個鰭片的閘極電極層之尺寸越小，元件密度增大。
犧牲半導體材料148可藉由任何適當製程而形成，諸如熱製程。相比於半導體層116，犧牲半導體材料148可具有不同蝕刻選擇性。在一些實施例中，犧牲半導體材料148包括具有第一Ge濃度之SiGe，且半導體層116包括具有第二Ge濃度之SiGe，第二Ge濃度小於第一Ge濃度。襯墊146及犧牲半導體材料148可在每個開口138中及鰭片126及間隔物128上方形成。執行平坦化製程以暴露含氮層124及間隔物128，如第8圖繪示。平坦化製程可為任何適當製程，諸如CMP製程。平坦化製程移除在鰭片126及間隔物128之頂部上方形成的襯墊146及犧牲半導體材料148的部分。
如第9圖繪示，將襯墊146及犧牲半導體材料148凹陷至與低介電常數介電材料132及覆蓋層118實質上相同的水平面。因而，低介電常數介電材料132、犧牲半導體材料148、覆蓋層118之頂表面可實質上共平面。凹陷製程可為一或多個蝕刻製程，諸如乾式蝕刻、濕式蝕刻或上述的組合。在一些實施例中，執行第一蝕刻製程以凹陷襯墊146，接著執行第二蝕刻製程以凹陷犧牲半導體材料148。第一及第二蝕刻製程可為不移除高介電常數介電材料134之選擇性蝕刻製程。
隨後移除遮罩結構120(如第8圖所示)，如第9圖繪示。移除製程可為一或多個蝕刻製程，諸如乾式蝕刻、濕式蝕刻或上述的組合。在一些實施例中，執行第一蝕刻製程以移除含氮層124(如第8圖所示)，接著執行第二蝕刻製程以移除含氧層122(如第8圖所示)。第一及第二蝕刻製程可為不移除襯墊146、犧牲半導體材料148、覆蓋層118及高介電常數介電材料134的選擇性蝕刻製程。由於移除製程，半導體裝置結構100可具有實質上平坦表面，高介電常數介電材料134從此表面延伸。犧牲閘極介電層150可在半導體裝置結構100之暴露表面上形成。犧牲閘極介電層150可包括一或多種介電材料層，諸如SiO 2、SiN、高介電常數介電材料及/或其他適當介電材料。犧牲閘極介電層150可藉由CVD製程、次常壓CVD(sub-atmospheric CVD，SACVD)製程、FCVD製程、ALD製程或其他適當製程而沉積。在一些實施例中，犧牲閘極介電層150藉由ALD形成。
如第10圖繪示，在犧牲閘極介電層150上形成犧牲閘極電極層152及遮罩結構154。犧牲閘極電極層152可包括多晶矽。遮罩結構154可包括含氧層156及含氮層158。在一些實施例中，犧牲閘極電極層152及遮罩結構154藉由諸如層沉積的不同製程而形成，例如CVD(包括LPCVD及PECVD兩者)、PVD、ALD、熱氧化、電子束蒸發、其他適當沉積技術或上述的組合。
第11圖及第12圖為根據一些實施例之製造半導體裝置結構100之不同階段的透視圖。如第11圖繪示，移除犧牲閘極介電層150、犧牲閘極電極層152及遮罩結構154之部分，以形成犧牲閘極堆疊160。犧牲閘極堆疊160包括犧牲閘極介電層150、犧牲閘極電極層152及遮罩結構154。犧牲閘極堆疊160可藉由圖案化及蝕刻製程而形成。例如，圖案化製程包括微影蝕刻製程(例如，光微影蝕刻或電子束微影蝕刻)，其可進一步包括光阻劑塗敷(例如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻劑顯影、沖洗、乾燥(例如，利用離心力脫水及/或硬烘烤)、其他適當微影蝕刻技術及/或上述的組合。在一些實施例中，蝕刻製程可包括乾式蝕刻(例如，反應離子蝕刻(Reactive-Ion Etching，RIE))、濕式蝕刻、其他蝕刻方法及/或上述的組合。藉由圖案化犧牲閘極堆疊160，鰭片126、犧牲半導體材料148部分地暴露於犧牲閘極堆疊160之相對側上。如第11圖繪示，形成一個犧牲閘極堆疊160，然而犧牲閘極堆疊160之數目並不限於一個。
如第12圖繪示，在犧牲閘極堆疊160之側壁上形成間隔物162。間隔物162的形成可藉由首先沉積共形層，隨後回蝕掉共形層以形成側壁的間隔物162。例如，間隔物層可共形地設置在半導體裝置結構100之暴露表面上。共形間隔物材料層可藉由ALD製程而形成。隨後，使用例如RIE對間隔物材料層執行各向異性蝕刻。在各向異性蝕刻製程期間，從水平表面(諸如鰭片126、犧牲半導體材料148及高介電常數介電材料134之頂部)移除大部分間隔物材料層，從而將間隔物162留在垂直表面上(諸如犧牲閘極堆疊160之側壁)。間隔物162可以包括介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN及/或上述的組合。在一些實施例中，間隔物162包括多個層，諸如主要間隔物、襯墊層等等。
接下來，藉由使用一或多個適當蝕刻製程(諸如乾式蝕刻、濕式蝕刻或上述的組合)選擇性地移除/凹陷未被犧牲閘極堆疊160及間隔物162覆蓋之鰭片126之暴露部分、襯墊146之暴露部分、犧牲半導體材料148之暴露部分。在一些實施例中，凹陷鰭片126之暴露部分，從而暴露半導體層112。如第12圖繪示，凹陷鰭片126之暴露部分至間隔物128之頂表面140的水平面或下方。凹陷製程可包括蝕刻製程，其凹陷鰭片126之暴露部分並移除襯墊146及犧牲半導體材料148之暴露部分。移除襯墊146及犧牲半導體材料148之暴露部分會暴露間隔物128之頂表面140。凹陷之半導體層112可在間隔物128之頂表面140的水平面或下方。
在一些實施例中，蝕刻製程可減少暴露之高介電常數介電材料134的高度，如第12圖繪示。因而，高介電常數介電材料134在犧牲閘極堆疊160及間隔物162下方之第一部分164具有第一高度，而高介電常數介電材料134位於S/D磊晶特徵180S、S/D磊晶特徵182S之間的第二部分166(如第20圖所示)具有第二高度，第二高度小於第一高度。
在此階段，犧牲半導體材料148在犧牲閘極堆疊160及間隔物162下方的端部具有實質上平坦表面，其可與對應的間隔物162齊平。
第13A圖至第13D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第12圖中製造半導體裝置結構100的階段的剖面圖。第13A圖為沿具有NFET通道區之鰭片126的剖面圖。如第13A圖繪示，半導體層112包括在犧牲閘極堆疊160及間隔物162下方之第一部分168以及第二部分170。第一部分168可為NFET通道區。第13B圖為沿相鄰於具有NFET通道區之鰭片126的犧牲半導體材料148的剖面圖。如第13B圖繪示，犧牲半導體材料148之端部與間隔物162齊平。第13C圖為沿具有PFET通道區之鰭片126的剖面圖。如第13C圖繪示，半導體層116在犧牲閘極堆疊160及間隔物162下方並設置在半導體層112上。半導體層112可在後續製程期間保護半導體層116。半導體層116可為PFET通道區。第13D圖為沿相鄰於具有PFET通道區之鰭片126的犧牲半導體材料148的剖面圖。
第14圖為根據一些實施例之在犧牲閘極堆疊160及間隔物162下方之犧牲半導體材料148的放大透視圖。第15A圖至第15D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第14圖之製造半導體裝置結構100的階段的剖面圖。如第14圖、第15B圖、第15D圖繪示，移除每個犧牲半導體材料148之端部，形成縫隙172。在一些實施例中，藉由不會移除襯墊130、高介電常數介電材料134、襯墊146、間隔物162、含氮層158及半導體層112、半導體層116之選擇性濕式蝕刻製程，來移除犧牲半導體材料148之端部。
第16圖為根據一些實施例之在間隔物162下方之內部間隔物174的放大透視圖。第17A圖至第17D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第16圖之製造半導體裝置結構100的階段的剖面圖。如第16圖、第17B圖、第17D圖繪示，在縫隙172中形成內部間隔物174。在一些實施例中，內部間隔物174可包括低介電常數介電材料，諸如SiON、SiCN、SiOC、SiOCN或SiN。在一些實施例中，內部間隔物174為單一材料層。在其他實施例中，內部間隔物174包括兩個或多個層。例如，內部間隔物174可包括接觸犧牲半導體材料148之第一層及接觸第一層之第二層。在一個態樣中，第一層可包括含氮材料(諸如SiN)以及第二層可包括含氧材料(諸如氧化物)。另外，第一層可包括含氧材料，及第二層可包括含氮材料。內部間隔物174的形成可藉由首先使用共形沉積製程(諸如ALD)來形成共形間隔物層，及隨後的各向異性蝕刻以移除內部間隔物174之外的共形間隔物層之部分。內部間隔物174在各向異性蝕刻製程期間可受間隔物162保護。在一些實施例中，內部間隔物174可與間隔物162齊平，如第17B圖、第17D圖繪示。內部間隔物174在X方向之厚度可在約2 nm至約15 nm之範圍中，及在Y方向之寬度可在約5 nm至約15 nm之範圍中。內部間隔物174可用以將閘極電極層194(如第29圖所示)與S/D磊晶特徵180S、S/D磊晶特徵180D、S/D磊晶特徵182S、S/D磊晶特徵182D(如第20圖及第21圖所示)分開。因而，若內部間隔物174之厚度小於約2 nm，則閘極電極層194與S/D磊晶特徵180S、S/D磊晶特徵180D、S/D磊晶特徵182S、S/D磊晶特徵182D充分分開。另一方面，若內部間隔物174之厚度大於約15 nm，則製造成本增高而無顯著優勢。
第18圖為根據一些實施例之製造半導體裝置結構100之不同階段中一者的透視圖。第19A圖至第19D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第18圖之製造半導體裝置結構100的階段的剖面圖。如第18圖及第19A圖至第19D圖繪示，移除位於犧牲閘極堆疊160之一側上的半導體層112、犧牲半導體層110及間隔物128之部分，從而暴露第二半導體層108。材料之移除可藉由一或多個蝕刻製程，諸如乾式蝕刻、濕式蝕刻或上述的組合來執行。在一些實施例中，蝕刻製程為選擇性的，且間隔物162、含氮層158、高介電常數介電材料134及襯墊130實質上不受影響。
如第19A圖至第19D圖繪示，在移除材料之後，在犧牲閘極堆疊160之另一側上的材料上形成遮罩176。遮罩176可為光阻劑，其經圖案化以覆蓋犧牲閘極堆疊160之一側上的暴露半導體層112及間隔物128，同時保持犧牲閘極堆疊160之另一側上的半導體層112及間隔物128暴露。遮罩176在移除製程期間保護在犧牲閘極堆疊160之另一側上的半導體層112及間隔物128。
第20圖為根據一些實施例之製造半導體裝置結構100之不同階段中一者的透視圖。第21圖為根據一些實施例之第20圖之製造半導體裝置結構100之階段的剖面圖。如第20圖繪示，在暴露之第二半導體層108上形成犧牲半導體材料178。犧牲半導體材料178可選擇性地形成於第二半導體層108之半導體材料上，而不是高介電常數介電材料134之介電材料以及遮罩176(如第19A圖至第19D圖所示)上。遮罩176使犧牲半導體材料178不形成在犧牲閘極堆疊160之另一側上的半導體層112上。犧牲半導體材料178可生長至與已移除的間隔物128之頂表面140(如第12圖所示)相同的水平面。犧牲半導體材料178可在間隔物128上形成並接觸襯墊130，如第20圖繪示。
在第二半導體層108及間隔物128上形成犧牲半導體材料178之後，移除遮罩176(如第19A圖至第19D圖所示)。遮罩176可藉由任何適當製程(諸如剝落)而移除。移除製程可為選擇性的，以便不移除遮罩176以外的材料。形成S/D磊晶特徵180S、S/D磊晶特徵180D、S/D磊晶特徵182S、S/D磊晶特徵182D，如第20圖、第21圖及第22A圖至第22D圖繪示。在一些實施例中，S/D磊晶特徵180S、S/D磊晶特徵180D可包括NFET之Si、SiP、SiC及SiCP的一或多個層，且S/D磊晶特徵182S、S/D磊晶特徵182D可包括PFET之Si、SiGe、Ge的一或多個層。例如，S/D磊晶特徵180S、S/D磊晶特徵180D可接觸犧牲閘極堆疊160下方為NFET之通道區的半導體層112，且S/D磊晶特徵182S、S/D磊晶特徵182D可接觸犧牲閘極堆疊160下方為PFET之通道區的半導體層116。在一些實施例中，S/D磊晶特徵180S、S/D磊晶特徵180D可與第一材料一起形成於犧牲半導體材料178上，同時遮罩(未繪示)覆蓋半導體層112以防止S/D磊晶特徵182S、S/D磊晶特徵182D的形成。隨後，移除在半導體層112上形成之遮罩，以及另一遮罩(未繪示)在S/D磊晶特徵180S、S/D磊晶特徵180D上形成。接著，S/D磊晶特徵182S、S/D磊晶特徵182D可與第二材料一起形成於半導體層112上，第二材料不同於第一材料。
在一些實施例中，S/D磊晶特徵180S、S/D磊晶特徵182S為源極區，而S/D磊晶特徵180D、S/D磊晶特徵182D為汲極區。S/D磊晶特徵180S、S/D磊晶特徵180D、S/D磊晶特徵182S、S/D磊晶特徵182D可藉由使用CVD、ALD或MBE之磊晶生長方法而形成。S/D磊晶特徵180S、S/D磊晶特徵180D、S/D磊晶特徵182S、S/D磊晶特徵182D可垂直及水平生長以形成小晶面，如第20圖及第21圖繪示。如第20圖及第21圖繪示，每個S/D磊晶特徵180S、S/D磊晶特徵182S形成於犧牲半導體材料178上，且每個S/D磊晶特徵180D、S/D磊晶特徵182D形成於半導體層112上。因為犧牲半導體材料178之尺寸大於半導體層112之尺寸，所以S/D磊晶特徵180S、S/D磊晶特徵182S之形狀不同於S/D磊晶特徵180D、S/D磊晶特徵182D的形狀。因而，源極區(亦即，S/D磊晶特徵180S或S/D磊晶特徵182S)之形狀不同於汲極區(亦即，S/D磊晶特徵180D或S/D磊晶特徵182D)之形狀。
如第23A圖及第23B圖繪示，接觸蝕刻停止層(contact etch stop layer，CESL)184可在S/D磊晶特徵180S、S/D磊晶特徵180D、S/D磊晶特徵182S、S/D磊晶特徵182D及介電特徵136上形成。接觸蝕刻停止層184可包括含氧材料或含氮材料，諸如氮化矽、氮碳化矽、氮氧化矽、氮化碳、氧化矽、氧化碳矽、類似者或上述的組合。接觸蝕刻停止層184可藉由CVD、PECVD、ALD或任何適合沉積方法而形成。在一些實施例中，接觸蝕刻停止層184為由ALD製程形成之共形層。層間介電(interlayer dielectric，ILD)層186可在接觸蝕刻停止層184上形成。層間介電層186可以包括正矽酸乙酯(tetraethylorthosilicate，TEOS)氧化物、無摻雜矽玻璃或摻雜氧化矽(諸如硼磷矽玻璃(borophosphosilicate glass，BPSG)、熔融石英玻璃(fused silica glass，FSG)、磷矽玻璃(phosphosilicate glass，PSG)、硼摻雜矽玻璃(boron doped silicon glass，BSG))及/或其他適當的介電材料。層間介電層186可藉由PECVD製程或其他適當沉積技術而沉積。在一些實施例中，在形成層間介電層186之後，半導體裝置結構100可經歷熱製程以退火層間介電層186。
執行平坦化製程以暴露犧牲閘極電極層152，如第24A圖至第24D圖繪示。平坦化製程可為任何適當製程，諸如CMP製程。平坦化製程移除層間介電層186及接觸蝕刻停止層184設置在犧牲閘極堆疊160上的部分。平坦化製程亦可移除遮罩結構154(如第22A圖至第22D圖所示)。
第25圖為根據一些實施例之製造半導體裝置結構100之不同階段中一者的透視圖。第26A圖至第26D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第25圖之製造半導體裝置結構100的階段的剖面圖。如第25圖及第26A圖至第26D圖繪示，移除犧牲閘極電極層152之部分，並且剩餘犧牲閘極電極層152位於高介電常數介電材料134之第一部分164之頂部水平面下方。換言之，將犧牲閘極電極層152凹陷至低於高介電常數介電材料134之第一部分164之頂部的水平面，並且暴露形成於高介電常數介電材料134上之犧牲閘極介電層150的部分。移除犧牲閘極電極層152之部分可藉由任何適當製程而執行，諸如乾式蝕刻、濕式蝕刻或上述的組合。在一些實施例中，諸如氫氧化四甲銨(tetramethylammonium hydroxide，TMAH)溶液之濕式蝕刻劑可用於選擇性地移除犧牲閘極電極層152而不移除層間介電層186及接觸蝕刻停止層184。在一些實施例中，間隔物162之部分可藉由移除犧牲閘極電極層152之部分的蝕刻製程而移除。
如第25圖、第26B圖、第26C圖及第26D圖繪示，遮罩188在犧牲閘極介電層150之暴露部分的一部分上形成，以及遮罩188可沿X方向延伸，其亦覆蓋間隔物162、接觸蝕刻停止層184及層間介電層186的一部分。遮罩188的形成可藉由首先在半導體裝置結構100上形成毯覆層，及隨後的圖案化及蝕刻製程以移除毯覆層之部分以形成遮罩188。遮罩188可包括含氧材料及/或含氮材料。在一些實施例中，遮罩188為光阻劑，其形成藉由首先在半導體裝置結構100上形成毯覆式光阻層，及隨後的圖案化光阻劑以形成遮罩188。
遮罩188可在高介電常數介電材料134之一或多個第一部分164的上方形成。遮罩188保護高介電常數介電材料134之一或多個第一部分164不被移除，以分隔或切斷隨後形成的閘極電極層194(如第29圖所示)。可移除或凹陷高介電常數介電材料134之未受保護的第一部分164，導致隨後形成連接相鄰通道區之閘極電極層194(如第29圖所示)。在一些實施例中，移除未被遮罩188覆蓋的高介電常數介電材料134，如第25圖繪示。在其他實施例中，將未被遮罩188覆蓋的高介電常數介電材料134凹陷至小於或等於約5 nm之高度，從而允許在其上方形成閘極電極層194(如第29圖所示)。換言之，若預定應分隔或切斷相鄰通道區中的閘極電極層194(如第29圖所示)，則遮罩188形成於相鄰通道區之間的介電特徵136之高介電常數介電材料134的第一部分164上，諸如NFET通道區與PFET通道區之間，如第25圖繪示。另一方面，若預定應連接相鄰通道區中的閘極電極層194(如第29圖所示)，則遮罩188不形成於相鄰通道區之間的介電特徵136之高介電常數介電材料134的第一部分164上。若連接閘極電極層194(如第29圖所示)，則發送至閘極電極層之單個訊號(亦即，電流)可控制相鄰通道區兩者。若切斷閘極電極層，則單獨的訊號(亦即，獨立的電流)可發送至每個閘極電極層以單獨地控制各個相鄰通道區。
第27圖為根據一些實施例之製造半導體裝置結構100之不同階段中一者的透視圖。第28A圖至第28D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第27圖之製造半導體裝置結構100的階段的剖面圖。如第27圖及第28A圖至第28D圖繪示，移除犧牲閘極電極層152之剩餘部分，之後移除犧牲閘極介電層150及犧牲半導體材料148。犧牲閘極電極層152之剩餘部分可藉由任何適當製程而移除，諸如乾式蝕刻、濕式蝕刻或上述的組合。在一些實施例中，諸如氫氧化四甲銨(TMAH)溶液之濕式蝕刻劑可用於選擇性地移除犧牲閘極電極層152而不移除層間介電層186、犧牲閘極介電層150及接觸蝕刻停止層184。
在移除犧牲閘極電極層152之後，移除犧牲閘極介電層150及犧牲半導體材料148之剩餘部分。移除製程暴露覆蓋層118、襯墊146及內部間隔物174，如第27圖及第28A圖至第28D圖繪示。移除製程可為任何適當製程，諸如乾式蝕刻、濕式蝕刻或上述的組合。在一些實施例中，可執行第一蝕刻製程以移除犧牲閘極介電層150之剩餘部分，之後第二蝕刻製程以移除犧牲半導體材料148。第一蝕刻製程可為移除犧牲閘極介電層150之剩餘部分而不移除高介電常數介電材料134、間隔物162及層間介電層186的選擇性蝕刻製程。類似地，第二蝕刻製程可為移除犧牲半導體材料148但不移除高介電常數介電材料134、內部間隔物174及層間介電層186的選擇性蝕刻製程。因而，在半導體裝置結構100之通道區中形成開口190。開口190可延伸至S/D磊晶特徵180S、S/D磊晶特徵180D之間及S/D磊晶特徵182S、S/D磊晶特徵182D之間，如第28B圖及第28D圖繪示。開口190可在半導體層112及半導體層116之相對側上形成，如第27圖繪示。
第29圖為根據一些實施例之製造半導體裝置結構100之不同階段中一者的剖面圖。第30A圖至第30D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第29圖之製造半導體裝置結構100的階段的剖面圖。如第29圖及第30A圖至第30D圖繪示，藉由適當移除製程而移除襯墊146，諸如乾式蝕刻、濕式蝕刻或上述的組合。襯墊146可能在移除犧牲半導體材料148期間已經受到損壞。襯墊146之移除可為不移除襯墊146以外之材料的選擇性製程。在移除襯墊146之後，襯墊192可共形地形成於半導體裝置結構100之暴露表面上，且閘極介電層193可共形地形成於襯墊192上。襯墊192可為氧化物層，且閘極介電層193可包括與犧牲閘極介電層150(如第11圖所示)相同的材料。在一些實施例中，閘極介電層193包括高介電常數介電材料。襯墊192及閘極介電層193可藉由諸如ALD製程之任何適當製程而形成。
接下來，閘極電極層194在開口190中(第27圖及第28A圖至第28D圖)及閘極介電層193上形成。閘極電極層194在閘極介電層193上及每個鰭片126上方形成。閘極電極層194亦可在每個鰭片126之相鄰相對側上形成，如第29圖繪示。在一些實施例中，半導體裝置結構100包括FinFET元件。閘極電極層194包括一或多層導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合材料及/或其組合。閘極電極層194可藉由PVD、CVD、ALD、電鍍或其他適合方法而形成。
接下來，將閘極電極層194凹陷至低於介電特徵136之高介電常數介電材料134之第一部分164的頂部下方的水平面，如第29圖繪示。閘極電極層194之凹陷可為任何適當製程，諸如乾式蝕刻、濕式蝕刻或上述的組合。在一些實施例中，凹陷製程可為選擇性乾式蝕刻製程，其實質上不會影響層間介電層186、間隔物162及接觸蝕刻停止層184，如第30A圖至第30D圖繪示。可凹陷襯墊192及閘極介電層193以及閘極電極層194。由於凹陷製程，藉由介電特徵136分隔或切斷一些相鄰閘極電極層194。
在凹陷閘極電極層194之後，在閘極電極層194上方形成介電材料196，以及在介電材料196中可形成導電特徵198，如第29圖及第30A圖至第30D圖繪示。介電材料196可包括低介電常數介電材料，諸如SiN、SiCN、SiOC、SiON或SiOCN。在一些實施例中，介電材料196不同於內部間隔物174之材料。介電材料196可藉由任何適當製程，諸如CVD、FCVD或PECVD而形成。導電特徵198可穿過介電材料196形成並與閘極電極層194接觸，如第29圖繪示。導電特徵198可包括具有Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN中一或多個的材料，並可藉由任何適當製程，諸如PVD、ECP或CVD而形成。導電特徵198可將諸如電流之訊號提供至位於導電特徵198下方之閘極電極層194。此外，可將訊號提供至低介電常數介電材料132上方之相鄰閘極電極層194或高介電常數介電材料134之剩餘部分。因而，相鄰閘極電極層194可從一個導電特徵198處接收訊號。導電觸點(未繪示)可在層間介電層186中形成並可經由矽化物層(未繪示)電性連接至S/D磊晶特徵180D或S/D磊晶特徵182D。在一些實施例中，導電觸點(未繪示)可在層間介電層186中形成並可經由矽化物層(未繪示)電性連接至S/D磊晶特徵180S或S/D磊晶特徵182S。
第31圖為根據一些實施例之製造半導體裝置結構100之不同階段中一者的剖面圖。第32A圖至第32D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第31圖之製造半導體裝置結構100的階段的剖面圖。如第31圖及第32A圖至第32D圖繪示，在半導體裝置結構100上形成互連結構200。互連結構200包括具有嵌入其中的複數條金屬線(未繪示)及通孔(未繪示)的介電材料。金屬線及通孔提供電路徑至特徵(諸如閘極電極層194及S/D磊晶特徵180D、S/D磊晶特徵182D)。半導體裝置結構100與互連結構200可接合至載體基板202。使用黏著劑將載體基板202接合至互連結構200。載體基板202用於為半導體裝置結構100提供機械支撐，以促進進一步製程。
半導體裝置可以包括多個金屬軌道(metal track)，包括電力軌道(諸如正電壓軌道(positive voltage rail，VDD)及接地軌道(ground rail，GND))以及多條訊號線。在一些習知半導體裝置中，電力軌道及訊號線位於半導體裝置結構100上方，諸如位於互連結構200中。隨著半導體裝置尺寸縮小，金屬軌道之間隙(諸如電力軌道與訊號線之間的間隙)減小。因而，一或多個電力軌道可在半導體裝置結構100之背側上形成。在一些實施例中，S/D磊晶特徵180S、S/D磊晶特徵182S之源極區連接至設置在其下方的電力軌道。例如，S/D磊晶特徵180S、S/D磊晶特徵182S連接至設置在其下方之電力軌道，且S/D磊晶特徵180D、S/D磊晶特徵182D連接至設置在其上方之電力軌道。
第33圖為根據一些實施例之製造半導體裝置結構100之不同階段中一者的剖面圖。第34A圖至第34D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第31圖之製造半導體裝置結構100的階段的剖面圖。如第31圖及第32A圖至第32D圖繪示，翻轉半導體裝置結構100，並且移除基板102。基板102之移除可為任何適當製程，諸如CMP、機械研磨、乾式蝕刻、濕式蝕刻或上述的組合。在移除基板102之後，暴露間隔物128、犧牲半導體層110及犧牲半導體材料178。
第35A圖至第35C圖為根據一些實施例之製造半導體裝置結構100之不同階段中一者的剖面圖。第36A圖至第36D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第35A圖至第35C圖之製造半導體裝置結構100的階段的剖面圖。如第35A圖至第35C圖及第36A圖至第36D圖繪示，移除犧牲半導體層110，從而暴露半導體層112。犧牲半導體層110可藉由任何適當製程而移除，諸如乾式蝕刻、濕式蝕刻或上述的組合。在一些實施例中，蝕刻製程可為移除犧牲半導體層110而不移除間隔物128、半導體層112及犧牲半導體材料178的選擇性蝕刻製程。因為犧牲半導體層110之移除為選擇性的，所以不需要諸如形成及圖案化遮罩的製程。半導體層112保護半導體層116不受到用於移除犧牲半導體層110之蝕刻劑影響。由於移除犧牲半導體層110，而形成開口204。
第37A圖至第37B圖為根據一些實施例之製造半導體裝置結構100之不同階段中一者的剖面圖。第38A圖至第38D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第37A圖至第37B圖之製造半導體裝置結構100的階段的剖面圖。如第37A圖至第37C圖及第38A圖至第38D圖繪示，在每個開口204中形成介電材料206。介電材料206可包括含氧材料，諸如氧化物。介電材料206可藉由任何適當製程，諸如CVD、FCVD或PECVD而形成。可執行平坦化製程以移除形成於犧牲半導體材料178上之介電材料206，以及由於平坦化製程而暴露犧牲半導體材料178。接下來，移除犧牲半導體材料178，如第37C圖及第38A圖至第38D圖繪示。犧牲半導體材料178可藉由任何適當製程而移除，諸如乾式蝕刻、濕式蝕刻或上述的組合。在一些實施例中，蝕刻製程可為移除犧牲半導體材料178而不移除間隔物128及介電材料206的選擇性蝕刻製程。在一些實施例中，可凹陷S/D磊晶特徵180S、S/D磊晶特徵182S。因為犧牲半導體材料178之移除為選擇性的，所以不需要諸如形成及圖案化遮罩的製程。由於移除犧牲半導體材料178，而形成開口208。
第39A圖至第39C圖為根據一些實施例之製造半導體裝置結構100之不同階段中一者的剖面圖。第40A圖至第40D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第39A圖至第39C圖之製造半導體裝置結構100的階段的剖面圖。如第39A圖繪示，每個鰭片126包括第一表面191，與第一表面191相對之第二表面199，連接第一表面191及第二表面199之第三表面195，及與第三表面195相對之第四表面197。在一些實施例中，閘極電極層194相鄰於第一表面191、第三表面195及第四表面197設置，且介電材料206與第二表面199接觸。對於具有NFET通道區之鰭片126，第一表面191為覆蓋層118之表面，第二表面199為半導體層112之表面，且第三表面195及第四表面197各個包括覆蓋層118之表面及半導體層112之表面。對於具有PFET通道區之鰭片126，第一表面191為覆蓋層118之表面，第二表面199為半導體層112之表面，第三表面195及第四表面197各個包括覆蓋層118之表面、半導體層116之表面及半導體層112之表面。
如第39A圖至第39C圖及第40A圖至第40D圖繪示，在每個開口208之側壁上形成襯墊214。襯墊214可由介電材料，諸如SiN形成。襯墊214可藉由共形製程，諸如ALD製程而形成。襯墊214的形成可藉由首先在半導體裝置結構100之暴露表面上形成毯覆式共形層，及隨後的各向異性蝕刻製程以移除形成於水平表面上之共形層的部分，從而留下形成於開口208之側壁上的襯墊214。
接下來，在S/D磊晶特徵180S、S/D磊晶特徵182S之暴露表面上選擇性地形成矽化物層212。矽化物層212包括WSi、CoSi、NiSi、TiSi、MoSi及TaSi之一或多者。在一些實施例中，矽化物層212包括金屬或金屬合金矽化物，其中金屬包括貴金屬、耐火金屬、稀土金屬、上述合金或上述的組合。隨後在矽化物層212上之每個開口208中形成導電特徵210。導電特徵210可包括金屬或金屬氮化物，諸如W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo或Ni。導電特徵210可藉由任何適當製程而形成，諸如PVD或電鍍。可執行CMP製程以移除形成於介電材料206及間隔物128上之任何導電特徵。
接下來，在導電特徵210、間隔物128及介電材料206上形成電力軌道216，如第41A圖至第41D圖繪示。電力軌道216可以包括導電材料，諸如金屬或金屬氮化物。在一些實施例中，電力軌道216包括W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo或Ni。
第42圖為根據一些實施例之連接至互連結構200、互連結構222之半導體裝置結構100的剖面圖。如第42圖繪示，半導體裝置結構100分別連接至前側之互連結構200及背側上之互連結構222。例如，互連結構200連接至前側上之導電特徵198，且互連結構222連接至背側上之電力軌道216。電力軌道216可透過介電材料218形成。每個互連結構200、互連結構222包括複數個導電特徵220，其可為導電通孔及導電線。當在半導體裝置結構100之背側上形成電力軌道216時，可使用減小數目且具有改善效能之遮罩來製造後段製程(back end of line，BEOL)中的導電特徵220。此外，可擴大FinFET中閘極之寬度，及亦可增長電力軌道216之寬度。
本公開提供一種半導體裝置結構100，包括在閘極電極層194與S/D磊晶特徵180S、S/D磊晶特徵180D、S/D磊晶特徵182S或S/D磊晶特徵182D之間的內部間隔物174。取代習知犧牲閘極電極層，鄰近於鰭片126形成之犧牲半導體材料148導致內部間隔物174的形成。半導體裝置結構100進一步包括在半導體裝置結構100之背側上形成的電力軌道216。電力軌道216可經由導電特徵210連接至S/D磊晶特徵180S、S/D磊晶特徵182S。一些實施例可實現優勢。例如，犧牲半導體材料148之尺寸小於習知犧牲閘極電極層之尺寸，從而導致閘極電極層194之尺寸小於習知閘極電極層之尺寸。隨著閘極電極層相鄰每個鰭片之尺寸越小，元件密度增大。此外，當電力軌道216在半導體裝置結構100之背側上形成時，可使用減小數目且具有改善效能之遮罩來製造後段製程中導電特徵220。
本公開的一種實施例為一種半導體裝置結構。半導體裝置結構包括半導體鰭片，半導體鰭片包括第一表面、與第一表面相對之第二表面、連接第一表面與第二表面之第三表面，及與第三表面相對之第四表面。半導體裝置結構進一步包括鄰近於半導體鰭片之第一表面、第三表面及第四表面設置的閘極電極層、接觸半導體鰭片的第一源極/汲極磊晶特徵，及設置在第一源極/汲極磊晶特徵與閘極電極層之間的第一內部間隔物。第一內部間隔物接觸第一源極/汲極磊晶特徵，並且第一內部間隔物包括第一材料。半導體裝置結構進一步包括接觸第一內部間隔物之第一間隔物，且第一間隔物包括不同於第一材料之第二材料。
本公開的另一實施例為一種半導體裝置結構。半導體裝置結構包括第一半導體鰭片，第一半導體鰭片包括第一表面、與第一表面相對之第二表面、連接第一表面與第二表面之第三表面，及與第三表面相對之第四表面。半導體裝置結構進一步包括鄰近於第一半導體鰭片之第一表面、第三表面及第四表面設置的第一閘極電極層，及第二半導體鰭片，第二半導體鰭片包括第一表面、與第一表面相對之第二表面、連接第一表面與第二表面之第三表面，及與第三表面相對之第四表面。半導體裝置結構進一步包括鄰近於第二半導體鰭片之第一表面、第三表面及第四表面設置的第二閘極電極層、設置在第一閘極電極層與第二閘極電極層之間的介電特徵、接觸半導體鰭片的第一源極/汲極磊晶特徵，及設置在第一源極/汲極磊晶特徵與第一閘極電極層之間的第一內部間隔物。第一內部間隔物接觸第一源極/汲極磊晶特徵，並且第一內部間隔物包括第一材料。半導體裝置結構進一步包括接觸第一內部間隔物之第一間隔物，且第一間隔物包括不同於第一材料之第二材料。半導體裝置結構進一步包括接觸第二半導體鰭片的第二源極/汲極磊晶特徵、設置在第二源極/汲極磊晶特徵與第二閘極電極層之間的第二內部間隔物，且第二內部間隔物接觸第二源極/汲極磊晶特徵，及第二內部間隔物包括第一材料。半導體裝置結構進一步包括接觸第二內部間隔物之第二間隔物，其中第二間隔物包括第二材料。
本公開的又一實施例為一種方法。方法包括形成半導體鰭片、在半導體鰭片上形成第一間隔物、凹陷第一間隔物以形成第一開口、在第一開口中形成第一犧牲半導體材料，及在半導體鰭片之第一部分及第一犧牲半導體材料之第一部分上方形成犧牲閘極堆疊。暴露半導體鰭片之第二部分及第一犧牲半導體材料之第二部分。方法進一步包括在犧牲閘極堆疊之側壁上形成第二間隔物、移除犧牲半導體材料之端部以形成縫隙，及在縫隙中形成內部間隔物，其中每個內部間隔物接觸對應的第二間隔物。
前面概述一些實施例的特徵，使得本領域技術人員可更好地理解本公開的觀點。本領域技術人員應該理解，他們可以容易地使用本公開作為設計或修改其他製程和結構的基礎，以實現相同的目的和/或實現與本文介紹之實施例相同的優點。本領域技術人員還應該理解，這樣的等同構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，可以進行各種改變、替換和變更。
100:半導體裝置結構 102:基板 104:第一半導體層 106:介電層 108:第二半導體層 110:犧牲半導體層 112,116:半導體層 114:開口 118:覆蓋層 120:遮罩結構 122:含氧層 124:含氮層 126:鰭片 128:間隔物 129:開口 130:襯墊 132:低介電常數介電材料 134:高介電常數介電材料 136:介電特徵 138:開口 140:頂表面 142:第一表面 144:第二表面 146:襯墊 148:犧牲半導體材料 150:犧牲閘極介電層 152:犧牲閘極電極層 154:遮罩結構 156:含氧層 158:含氮層 160:犧牲閘極堆疊 162:間隔物 164,168:第一部分 166,170:第二部分 172:縫隙 174:內部間隔物 176:遮罩 178:犧牲半導體材料 180D,180S,182D,182S:S/D磊晶特徵 184:接觸蝕刻停止層 186:層間介電層 188:遮罩 190:開口 191:第一表面 192:襯墊 193:閘極介電層 194:閘極電極層 195:第三表面 196:介電材料 197:第四表面 198:導電特徵 199:第二表面 200:互連結構 202:載體基板 204,208:開口 206:介電材料 210:導電特徵 212:矽化物層 214:襯墊 216:電力軌道 218:介電材料 220:導電特徵 222:互連結構 A-A,B-B,C-C,D-D:線 X,Y,Z:軸
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據工業中的標準方法，各種特徵未按比例繪製。實際上，為了清楚地討論，可任意增加或減少各種特徵的尺寸。 第1圖至第10圖為根據一些實施例之製造半導體裝置結構之不同階段的剖面圖。 第11圖及第12圖為根據一些實施例之製造半導體裝置結構之不同階段的透視圖。 第13A圖至第13D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第12圖之製造半導體裝置結構的階段的剖面圖。 第14圖為根據一些實施例之在製造半導體裝置結構之不同階段中一者，在犧牲閘極堆疊及間隔物下之犧牲半導體材料的放大透視圖。 第15A圖至第15D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第14圖之製造半導體裝置結構的階段的剖面圖。 第16圖為根據一些實施例之在製造半導體裝置結構之不同階段中一者，在間隔物下之內部間隔物的放大透視圖。 第17A圖至第17D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第16圖之製造半導體裝置結構的階段的剖面圖。 第18圖為根據一些實施例之製造半導體裝置結構之不同階段中一者的透視圖。 第19A圖至第19D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第18圖之製造半導體裝置結構的階段的剖面圖。 第20圖為根據一些實施例之製造半導體裝置結構之不同階段中一者的透視圖。 第21圖為根據一些實施例之製造半導體裝置結構之不同階段中一者的剖面圖。 第22A圖至第22D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第19圖及第20圖之製造半導體裝置結構的階段的剖面圖。 第23A圖至第23B圖為根據一些實施例之製造半導體裝置結構之不同階段中一者的剖面圖。 第24A圖至第24D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第23A圖至第23B圖之製造半導體裝置結構的階段的剖面圖。 第25圖為根據一些實施例之製造半導體裝置結構之不同階段中一者的透視圖。 第26A圖至第26D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第25圖之製造半導體裝置結構的階段的剖面圖。 第27圖為根據一些實施例之製造半導體裝置結構之不同階段中一者的透視圖。 第28A圖至第28D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第27圖之製造半導體裝置結構的階段的剖面圖。 第29圖為根據一些實施例之製造半導體裝置結構之不同階段中一者的剖面圖。 第30A圖至第30D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第29圖之製造半導體裝置結構的階段的剖面圖。 第31圖為根據一些實施例之製造半導體裝置結構之不同階段中一者的剖面圖。 第32A圖至第32D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第31圖之製造半導體裝置結構的階段的剖面圖。 第33圖為根據一些實施例之製造半導體裝置結構之不同階段中一者的剖面圖。 第34A圖至第34D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第33圖之製造半導體裝置結構的階段的剖面圖。 第35A圖至第35C圖為根據一些實施例之製造半導體裝置結構之不同階段中一者的剖面圖。 第36A圖至第36D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第35A圖至第35C圖之製造半導體裝置結構的階段的剖面圖。 第37A圖至第37C圖為根據一些實施例之製造半導體裝置結構之不同階段中一者的剖面圖。 第38A圖至第38D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第37A圖至第37C圖之製造半導體裝置結構的階段的剖面圖。 第39A圖至第39C圖為根據一些實施例之製造半導體裝置結構之不同階段中一者的剖面圖。 第40A圖至第40D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之第39A圖至第39C圖之製造半導體裝置結構的階段的剖面圖。 第41A圖至第41D圖為根據一些實施例分別沿第10圖之線A-A、線B-B、線C-C、線D-D截取之製造半導體裝置結構的不同階段中一者的剖面圖。 第42圖為根據一些實施例之連接至互連結構之半導體裝置結構的剖面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:半導體裝置結構
128,162:間隔物
174:內部間隔物
180D,180S:S/D磊晶特徵
184:接觸蝕刻停止層
186:層間介電層
192:襯墊
193:閘極介電層
194:閘極電極層
196:介電材料
200:互連結構
202:載體基板
210:導電特徵
212:矽化物層
214:襯墊
216:電力軌道
X,Z:軸

Claims (20)

  1. 一種半導體裝置結構，包括： 一半導體鰭片，包括一第一表面、與該第一表面相對之一第二表面、連接該第一表面與該第二表面之一第三表面，及與該第三表面相對之一第四表面； 一閘極電極層，鄰近該半導體鰭片之該第一表面、該第三表面及該第四表面設置； 一第一源極/汲極磊晶特徵，接觸該半導體鰭片； 一第一內部間隔物，設置在該第一源極/汲極磊晶特徵與該閘極電極層之間，其中該第一內部間隔物接觸該第一源極/汲極磊晶特徵，及其中該第一內部間隔物包括一第一材料；以及 一第一間隔物，接觸該第一內部間隔物，其中該第一間隔物包括不同於該第一材料之一第二材料。
  2. 如請求項1所述之半導體裝置結構，進一步包括： 一介電材料，接觸該半導體鰭片之該第二表面； 一矽化物層，接觸該第一源極/汲極磊晶特徵；以及 一導電特徵，接觸該矽化物層，其中該導電特徵與該介電材料相鄰。
  3. 如請求項2所述之半導體裝置結構，進一步包括一襯墊設置在該介電材料與該導電特徵之間，其中該襯墊接觸該介電材料及該導電特徵。
  4. 如請求項3所述之半導體裝置結構，進一步包括一第二源極/汲極磊晶特徵接觸該半導體鰭片。
  5. 如請求項4所述之半導體裝置結構，其中該第一源極/汲極磊晶特徵具有一第一形狀，且該第二源極/汲極磊晶特徵具有不同於該第一形狀之一第二形狀。
  6. 如請求項4所述之半導體裝置結構，進一步包括一第二內部間隔物設置在該第二源極/汲極磊晶特徵與該閘極電極層之間，其中該第二內部間隔物接觸該第二源極/汲極磊晶特徵，及其中該第二內部間隔物包括該第一材料。
  7. 如請求項6所述之半導體裝置結構，進一步包括一第二間隔物接觸該第二內部間隔物。
  8. 如請求項1所述之半導體裝置結構，其中該半導體鰭片進一步包括一半導體層及接觸該半導體層之一覆蓋層。
  9. 如請求項1所述之半導體裝置結構，其中該半導體鰭片進一步包括一第一半導體層、接觸該第一半導體層之一第二半導體層，及接觸該第二半導體層之一覆蓋層。
  10. 一種半導體裝置結構，包括： 一第一半導體鰭片，包括一第一表面、與該第一表面相對之一第二表面、連接該第一表面與該第二表面之一第三表面，及與該第三表面相對之一第四表面； 一第一閘極電極層，鄰近該第一半導體鰭片之該第一表面、該第三表面及該第四表面設置； 一第二半導體鰭片，包括一第一表面、與該第一表面相對之一第二表面、連接該第一表面與該第二表面之一第三表面，及與該第三表面相對之一第四表面； 一第二閘極電極層，鄰近該第二半導體鰭片之該第一表面、該第三表面及該第四表面設置； 一介電特徵，設置在該第一閘極電極層與該第二閘極電極層之間； 一第一源極/汲極磊晶特徵，接觸該第一半導體鰭片； 一第一內部間隔物，設置在該第一源極/汲極磊晶特徵與該第一閘極電極層之間，其中該第一內部間隔物接觸該第一源極/汲極磊晶特徵，及其中該第一內部間隔物包括一第一材料； 一第一間隔物，接觸該第一內部間隔物，其中該第一間隔物包括不同於該第一材料之一第二材料； 一第二源極/汲極磊晶特徵，接觸該第二半導體鰭片； 一第二內部間隔物，設置在該第二源極/汲極磊晶特徵與該第二閘極電極層之間，其中該第二內部間隔物接觸該第二源極/汲極磊晶特徵，及其中該第二內部間隔物包括該第一材料；以及 一第二間隔物，接觸該第二內部間隔物，其中該第二間隔物包括該第二材料。
  11. 如請求項10所述之半導體裝置結構，其中該第一半導體鰭片進一步包括一第一半導體層及接觸該第一半導體層之一第一覆蓋層，且該第二半導體鰭片進一步包括一第二半導體層、接觸該第二半導體層之一第三半導體層，及接觸該第三半導體層之一第二覆蓋層。
  12. 如請求項11所述之半導體裝置結構，其中該第一源極/汲極磊晶特徵接觸該第一半導體鰭片之該第一半導體層。
  13. 如請求項12所述之半導體裝置結構，其中該第二源極/汲極磊晶特徵接觸該第二半導體鰭片之該第二半導體層及該第三半導體層。
  14. 如請求項10所述之半導體裝置結構，其中該介電特徵包括： 一襯墊； 一低介電常數材料，接觸該襯墊；以及 一高介電常數介電材料，接觸該低介電常數介電材料及該襯墊。
  15. 如請求項14所述之半導體裝置結構，進一步包括： 一第一介電材料，接觸該第一半導體鰭片之該第二表面； 一第一矽化物層，接觸該第一源極/汲極磊晶特徵；以及 一第一導電特徵，接觸該第一矽化物層，其中該第一導電特徵與該第一介電材料相鄰。
  16. 如請求項15所述之半導體裝置結構，進一步包括： 一第二介電材料，接觸該第二半導體鰭片之該第二表面； 一第二矽化物層，接觸該第二源極/汲極磊晶特徵；以及 一第二導電特徵，接觸該第二矽化物層，其中該第二導電特徵與該第二介電材料相鄰。
  17. 一種形成一半導體裝置結構的方法，包括： 形成一半導體鰭片； 在該半導體鰭片上形成一第一間隔物； 凹陷該第一間隔物以形成一第一開口； 在該第一開口中形成一第一犧牲半導體材料； 在該半導體鰭片之一第一部分及該第一犧牲半導體材料之一第一部分上方形成一犧牲閘極堆疊，其中暴露該半導體鰭片之一第二部分及該第一犧牲半導體材料之一第二部分； 在該犧牲閘極堆疊之側壁上形成一第二間隔物； 移除該犧牲半導體材料之端部以形成一縫隙；以及 在該縫隙中形成一內部間隔物，其中該內部間隔物接觸對應的該第二間隔物。
  18. 如請求項17所述之方法，進一步包括： 移除該第一犧牲半導體材料之暴露的該第二部分； 凹陷該半導體鰭片之暴露的該第二部分以暴露一半導體層； 在暴露的該半導體層上形成一第二犧牲半導體材料；以及 在該第二犧牲半導體材料上形成一源極/汲極磊晶特徵。
  19. 如請求項18所述之方法，進一步包括： 移除該犧牲閘極堆疊； 移除該第一犧牲半導體材料以形成一第二開口；以及 在該第二開口中形成一閘極電極層。
  20. 如請求項19所述之方法，進一步包括： 翻轉該半導體裝置結構； 移除該半導體鰭片之一部分，以暴露該第二犧牲半導體材料； 移除該第二犧牲半導體材料以形成一第三開口；以及 在該第三開口中形成一導電特徵。
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