TW202201709A - 具有ｅｍｉ屏蔽之微電子裝置封裝、製造方法及相關電子系統 - Google Patents

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Abstract

本專利申請案係關於具有EMI屏蔽之微電子裝置封裝、製造方法及相關電子系統。包括多個微電子裝置之一封裝之一或多個微電子裝置被EMI屏蔽，並且該封裝之一或多個其他微電子裝置位於該EMI屏蔽之外。

Description

具有EMI屏蔽之微電子裝置封裝、製造方法及相關電子系統
本文中所揭示之實施例係關於微電子裝置封裝、製造方法及相關電子系統。更確切而言，本文中所揭示之實施例係關於併有內部電磁干擾(EMI)屏蔽之微電子裝置封裝、用於製造此類封裝之方法及併有此類封裝之電子系統。
在微電子裝置(例如，半導體裝置)操作之情況下的電磁干擾(EMI) (當在射頻頻譜中時亦被稱為射頻干擾(RFI))可特性化為藉由電磁感應、靜電耦合或由外部源產生之導電的電路之操作中之干擾。隨著微電子裝置變得愈來愈小，電路密度愈來愈高，工作速度愈來愈快，功率及資料信號強度愈來愈低，電磁干擾變得愈來愈重要。
本發明之實施例包括一種微電子裝置封裝，其包含：基板，其包括具有曝露於其表面上之端子部分之導電跡線；微電子裝置，其具有主動表面，該主動表面面向基板之表面且藉由在微電子裝置與端子部分之間直接延伸之導電元件連接至在微電子裝置之下的導電跡線之端子部分；以及介電材料，其在微電子裝置與基板之間。EMI屏蔽件在微電子裝置之背側及側面以及介電材料之周邊之上延伸以接觸基板之表面。至少一個其他微電子裝置在EMI屏蔽件之上且具有主動表面，該主動表面在其上具有接合墊並背對EMI屏蔽件，並且接合線延伸在接合墊與在微電子裝置之周邊之外的導電跡線之端子部分之間。
本發明之實施例包括一種半導體裝置封裝，其包含：基板，其包括在其表面上之導電跡線之端子部分；主控半導體裝置，其以直接晶片附接(DCA)組態藉由導電元件連接至在主控半導體裝置之下的導電跡線之端子部分；以及介電材料，其將主控半導體裝置與基板之間的空間填充至至少鄰近主控半導體裝置之側面之周邊。保形金屬EMI屏蔽件位於主控半導體裝置之背側及側面以及介電材料之周邊表面之上，至基板之表面且橫向地在基板之表面之上，各自具有在其上之接合墊之兩個或更多個從屬半導體裝置堆疊在EMI屏蔽件之上，並且接合線延伸在從屬半導體裝置中之每一者之接合墊與曝露超出主控半導體裝置之端子部分及另一從屬半導體晶粒之接合墊中之至少一者之間。
本發明之實施例包括一種製造半導體裝置封裝之方法，其包含：以直接晶片附接組態將半導體晶粒可操作地耦合至基板之端子；用介電材料將半導體晶粒與基板之間的空間至少填充至半導體晶粒之周邊；在半導體晶粒之背側及側面之上以及在介電材料之周邊表面之上將EMI屏蔽件形成或施加至基板；在半導體晶粒之背側之上的EMI屏蔽件之上置放兩個或更多個其他半導體晶粒，其中接合墊面向上；以及在其他半導體晶粒之接合墊與至少一個不同的其他半導體晶粒之接合墊、基板之端子或此兩者之間延伸接合線。
本發明之實施例包括一種電子系統，其包含一或多個輸入裝置、一或多個輸出裝置、至少一個微處理器裝置以及至少一個記憶體裝置。至少一個微處理器裝置或至少一個記憶體裝置中之至少一者經組態為多個微電子裝置之封裝，該封裝包括在該封裝之至少一個微電子裝置之上的該封裝內部之EMI屏蔽件，該封裝之至少一個其他微電子裝置在EMI屏蔽件外部。
優先權主張
本申請案主張2020年6月3日申請之「具有EMI屏蔽之微電子裝置封裝、製造方法及相關電子系統(MICROELECTRONIC DEVICE PACKAGES WITH EMI SHIELDING, METHODS OF FABRICATING AND RELATED ELECTRONIC SYSTEMS)」的美國專利申請案第16/892,084號之申請日的權益。
本發明之實施例係關於具有包括多個微電子裝置之封裝之至少一個微電子裝置之內部EMI屏蔽的微電子裝置封裝，並且係關於併有一或多個此類微電子裝置封裝之電子系統。亦描述製造此類微電子裝置封裝之方法，且確切而言，包括線接合電連接之封裝之方法。
以下描述提供特定細節，例如大小、形狀、材料成分、位置及定向，以便提供對本發明之實施例之透徹描述。然而，熟習此項技術者應理解且瞭解，可在未必採用此等特定細節的情況下實踐本發明之實施例，此係因為本發明之實施例可結合根據本發明適當修改的工業中採用之習知過程動作及設備來實踐。另外，下文提供之描述可能不形成用於製造併有內部EMI屏蔽之微電子裝置封裝之完整過程流程。下文僅詳細描述理解本發明之實施例所必需的彼等過程動作及結構。
本文中所呈現之圖式僅出於說明性目的，並且並不意欲為任何特定材料、組件、結構、裝置或系統之實際視圖。作為例如製造技術及/或公差之結果，將預期與圖式中所描繪之形狀不同的變化。因此，本文中所描述之實施例不應解釋為限於如所繪示之特定形狀或區域，而是包括例如由製造引起之形狀偏差。舉例而言，繪示或描述為箱形之區域可具有粗糙及/或非線性特徵，並且繪示或描述為圓形之區域可包括一些粗糙及/或線性特徵。此外，所繪示之表面之間的銳角可為圓角，且反之亦然。因此，圖中所繪示之區域在性質上係示意性的，並且其形狀並不意欲繪示區域之精確形狀且不限制本發明申請專利範圍之範疇。圖式並不一定按比例繪製。
可在描繪為流程圖、流圖、結構圖或方塊圖之過程方面描述實施例。雖然流程圖可將操作動作描述為順序過程，但此等動作中之許多可以另一順序、並行地或實質上同時執行。另外，可重新配置動作之次序。過程可對應於方法、執行緒、函式、程序、次常式、子程式、其他結構或其組合。此外，本文中所揭示之方法可以硬體、軟體或此兩者來實施。若以軟體來實施，則可將功能作為一或多個指令或程式碼在電腦可讀媒體上儲存或傳輸。電腦可讀媒體包括電腦儲存媒體及通信媒體兩者，該等通信媒體包括有助於將電腦程式自一處傳送至另一處之任何媒體。
在本說明書中且為方便起見，相同或類似的附圖標記可用於標識各種附圖之間共同的特徵及元件。
如上文所提及，EMI，包括但不限於RFI，已成為微電子裝置效能降級方面之一個重要問題。然而，重要性隨著給定微電子裝置之結構及功能而變化，此係因為包括充當用於或控制主/從架構封裝中之其他微電子裝置之通信集線器之微電子裝置的封裝的EMI問題可能損害封裝整體之效能。舉例而言，包括以記憶體晶粒之堆疊封裝之記憶體控制器的封裝之效能可能會因影響控制器之EMI而受損。類似地，其中一個晶粒經組態為主控裝置且另一晶粒經組態為從屬裝置的記憶體晶粒之堆疊(如在非均質記憶體系統(HMS)中的情況)可呈現因EMI受損之效能。類似地，若主控晶粒被屏蔽，則在主/從架構中採用之DRAM堆疊可呈現相當大的EMI耐性。另外，微處理器、圖形處理單元(GPU)、特殊應用積體電路(ASIC)或一些場可程式化閘陣列(FPGA)可合乎希望地被EMI屏蔽，而封裝之額外微電子裝置(例如，靜態隨機存取記憶體(SRAM)、磁阻隨機存取記憶體(MRAM)或錯誤校正記憶體)可能不顯著地易受EMI影響。
在封裝中之微電子裝置(例如，半導體晶粒)藉由例如鋁、銀、金及近年來為銅之接合線互連且連接至封裝基板時，出現與堆疊微電子裝置有關之另一問題。可藉由以下操作實現將封裝之總成中之半導體晶粒之線接合：在接合自線接合工具之毛細端部延伸至晶粒之接合墊之線端部之前，在接合載台之加熱塊上預加熱封裝基板及任何先前連接之半導體晶粒；將線延伸至另一晶粒或基板之另一接合墊；以及將線接合至另一接合墊。雖然加熱塊可例如將約150℃至約160℃之數量級之熱施加至位於接合載台之上部表面上之基板，但由於熱梯度在很大程度上歸因於基板、基板上之其他先前線接合之晶粒及基板與鄰近晶粒之間以及堆疊之晶粒之間的介電接合線材料之絕緣特性，因此在到達目標接合墊之前，實際到達安裝在基板上之每一較高層級之半導體晶粒之熱可實質上減小。在一些情況下，每基板及堆疊中之每一晶粒層級之熱梯度可超過10℃。因此，由於線接合位點處溫度不足而導致的有缺陷之線接合之可能性隨著接合載臺上方之每一組件層級而增加。此外，例如，在晶粒堆疊之底部處之控制器或其他主控晶粒與在堆疊之頂部處之一或多個晶粒之間的接合線可能過長，並且由於在轉移模製操作中在囊封材料之流動前沿接觸接合線時發生所謂的線接合偏移，經受與其他接合線短路或經受斷裂。
讓渡給本發明之受讓人的美國專利9,761,562提供包括控制器晶粒及多個記憶體晶粒之主/從架構之半導體裝置封裝之各種實例，該等實例可為相同的(例如，全部NAND快閃)或不同的(例如，NAND快閃及DRAM)類型。如'562專利中所繪示及描述，多個記憶體晶粒以相互部分偏移之「疊瓦堆疊」配置而堆疊，以沿著堆疊中每一晶粒之共同橫向邊緣曝露接合墊以用於進行線接合。當然，主控半導體晶粒可經組態為記憶體晶粒(例如，DRAM晶粒)以用作用於從屬晶粒之通信集線器晶粒，亦經組態為記憶體(例如，DRAM)晶粒。在任一此類情況下，主控晶粒可特性化為高功率密度晶粒，其在操作期間產生比從屬晶粒高得多的熱量。儘管在'652專利中未繪示，但已知提供在封裝之所有半導體晶粒周圍之EMI屏蔽件，如發表之美國專利申請案US 2014/0321189 A1中所展示及描述。
如自以上實例可瞭解，多個微電子組件及材料層級存在自呈封裝基板之下的接合載台之加熱塊形式之熱源至將進行線接合之接合墊之位置的熱傳遞問題，從而增加更高的組件層級處有缺陷之線接合之可能性。另外，在操作期間自晶粒堆疊之底部處之主控晶粒的熱傳遞實質上由其支撐基板、由從屬晶粒、由接合線中之介電材料及由例如環氧模製化合物(EMC)之囊封物減弱。
現在參考圖式中之圖1A至圖1E，繪示根據本發明之實施例的製造微電子裝置封裝及所得封裝100 (圖1E)之方法。
如圖1A中所描繪，承載導電跡線112之基板102連接至呈例如具有導電元件114之主控晶粒104形式之微電子裝置，該等導電元件在主動表面106之上自接合墊110延伸重佈層(RDL)或一體式(即，形成為主動表面上之微電子裝置之一部分的金屬化物)重佈層(iRDL) 116至導電(例如，銅)跡線112之端子部分。導電元件114可為覆有焊料尖端之銅柱，並且藉由焊料在覆層中之大規模回焊或藉由熱壓接合而接合至導電跡線112之端子部分(例如，由鎳阻擋層覆蓋之銅)。導電元件114亦可經組態為銅柱，並且藉由熱壓接合而擴散接合至導電跡線112之端子部分。雖然為方便起見在圖1A至圖1E中描繪呈焊料凸塊形式之外部導電元件132，但通常在如圖1E中所展示之施加EMC 130之前，該等外部導電元件將不會形成在基板102上或施加至該基板。
如圖1B中所展示，介電材料118用於底部填充主控晶粒104與基板102之間接合線。介電材料118可為在將導電元件114接合至導電跡線112之端子部分之後引入之毛細底部填充材料，或可為安置在主控晶粒104之主動表面106之上或在主控晶粒104疊加在基板102之上之前安置在基板102之上部表面之上的非導電膜(NCF)。
如圖1C中所展示，EMI屏蔽件140 (其可為金屬材料(例如，銅))形成在主控晶粒104之背側128及側面之上，在介電材料118之側面之上延伸且延伸至基板102之上部表面上作為周邊凸緣。主控晶粒104之背側128及側面可塗佈有鈍化材料(未展示)，例如聚醯亞胺、氮化矽或TEOS，以防止EMI屏蔽件140與主控晶粒104之間發生短路。金屬材料可藉由在合適遮罩施加至EMI屏蔽件140之區域周圍之基板102之表面之後進行例如物理氣相沈積(即，濺鍍)、電鍍或無電極鍍覆而以一或多個層級(例如，晶種材料之後係相同或不同金屬之另一較厚材料)沈積在主控晶粒104、介電材料118之側面以及基板102之上部表面之上，以防止用金屬材料對基板102之選定部分及基板102之上部表面上之導電跡線112進行不必要的塗佈，並且防止導致導電跡線112之間的短路。EMI屏蔽件140之金屬材料可具有例如約1 µm至約5 µm之厚度。EMI屏蔽件可但無需保形至主控晶粒104及介電材料118之側面。在一些實施例中，EMI屏蔽件140可覆蓋主控晶粒104之所有側面，在一些實施例中，EMI屏蔽件140可覆蓋介電材料118之所有側面，並且在一些實施例中，EMI屏蔽件140可在介電材料118之每一側面之上延伸且延伸至基板102之上部表面上。
如圖1D中所展示，呈例如從屬晶粒108A、108B及108C形式之其他微電子裝置(其在其各別主動表面120之上各自具有RDL或iRDL)以疊瓦堆疊組態而堆疊，其中每一從屬晶粒108A、108B及108C具有重新佈設至共同橫向邊緣之線接合墊110W。可使用介電黏附材料122將從屬晶粒108A黏附至主控晶粒104之背側。從屬晶粒108B及108C可各自分別在下一下部從屬晶粒108A及108B之RDL或iRDL 116之上與接合線中之介電材料119接合。可接著在接合載台之加熱塊上預加熱總成。接合線124接著延伸以在從屬晶粒108A、108B及108C之接合墊110W之間且在從屬晶粒108A至108C中之一或多者與基板102之端子墊126之間形成線接合，端子墊126可操作地耦合以用於藉由基板之導電跡線112與主控晶粒104藉由導電元件114進行資料信號通信且與基板102之電力及接地\偏壓跡線112進行資料信號通信。
如圖1E中所展示，可藉由例如在晶粒104、108A至108C及接合線124周圍之EMC 130中進行轉移模製來囊封總成。基板102之底側上之外部導電元件132 (例如焊料凸塊)藉由基板102之導電跡線112連接，以用於藉由導電元件114將電力及接地\偏壓提供至主控晶粒104且藉由接合線124提供至從屬晶粒108A至108C，並且連接至主控晶粒104以用於藉由導電元件114進行資料信號通信。
熟習此項技術者可瞭解，可在製造之較早階段實現在易受EMI影響之特定微電子裝置之上施加或形成EMI屏蔽件，並且在連接至基板及用介電材料填充之接合線之後，不屏蔽整個微電子裝置封裝。可在此早期階段測試EMI屏蔽件完整性，以及確認EMI屏蔽件與總成之導體之間不存在短路。此外，DCA連接在主控晶粒與基板之間的使用，其中主控晶粒與各種從屬晶粒之間的通信藉由基板之導電跡線且接著藉由接合線路由，消除了多個接合線，並且亦縮短了接合線路徑，從而減少了由於線接合偏移而導致的短路之可能性。
除上文所提及之優點之外，在主控晶粒104之上且在封裝基板102之上部表面之上周邊地延伸之金屬EMI屏蔽件之存在亦在兩個態樣中有利地增強熱傳遞。在一個例項中，EMI屏蔽件140增強自線接合工具接合載台之加熱塊至從屬晶粒108A至108C的向上熱傳遞，且明確而言，至接合線124將附接至之從屬晶粒108A至108C之接合墊110W的向上熱傳遞，從而減少有缺陷之接合線至接合墊附接之可能性。另外，在微電子裝置封裝100之操作期間，金屬EMI屏蔽件140增強自主控晶粒104向外之熱傳遞。
此外，雖然在多個裝置封裝中內部屏蔽單一微電子裝置方面描述，但可內部屏蔽多於一個微電子裝置，其中封裝之其他微電子裝置保持非屏蔽。另外，給定封裝中之微電子裝置可能不一定經組態成用於主/從關係及以主/從關係連接，但封裝之一個微電子裝置可能需要EMI屏蔽以避免效能受損。因此，術語「主控晶粒」及「主微電子裝置」意謂且包括由在封裝內部之EMI屏蔽件合乎希望地EMI屏蔽之半導體晶粒或其他微電子裝置，該封裝包括封裝之在內部EMI屏蔽件之外的一或多個其他半導體晶粒或其他微電子裝置。
併有內部EMI屏蔽且根據本發明之實施例製造之微電子裝置封裝可用於電子系統中。舉例而言，圖2係根據本發明之實施例之電子系統203的方塊圖。電子系統203可包括例如電腦或電腦硬體組件、伺服器或其他網路連接硬體組件、蜂巢式電話、數位攝影機、個人數位助理(PDA)、攜帶型媒體(例如，音樂)播放器、支援Wi-Fi或蜂巢式之平板電腦(例如，iPAD®或SURFACE®平板電腦)、電子書、導航裝置、車載資訊娛樂系統、車輛引擎控制系統、自動駕駛車輛控制系統等。電子系統203包括至少一個記憶體裝置205。至少一個記憶體裝置205可包括例如具有特定於主控晶粒之內部EMI屏蔽件之封裝的記憶體晶粒。
電子系統203可進一步包括至少一個電子信號處理器裝置207 (常常被稱為「微處理器」)。電子信號處理器裝置207可包括根據本發明之實施例之內部EMI屏蔽件，其中封裝之相關聯記憶體(例如，SRAM)在EMI屏蔽件外部。電子系統203可進一步包括用於由使用者將資訊輸入至電子系統203之一或多個輸入裝置209，例如滑鼠或其他指標裝置、鍵盤、觸控板、按鈕或控制面板。電子系統203可進一步包括用於向使用者輸出資訊(例如，視覺或音訊輸出)之一或多個輸出裝置211，例如監視器、顯示器、印表機、音訊輸出插孔、揚聲器等。在一些實施例中，輸入裝置209及輸出裝置211可包括單一觸控螢幕裝置，其可用於將資訊輸入至電子系統203及向使用者輸出視覺資訊。輸入裝置209及輸出裝置211可與記憶體裝置205及電子信號處理器裝置207中之一或多者電通信。
如圖3之流程圖中所描繪，在其最廣泛意義上，本發明之實施例可藉由方法300實施，該方法包括以DCA組態將第一微電子裝置連接至基板之初始動作302，該DCA組態包括在第一微電子裝置之接合墊與在第一微電子裝置之下的基板之導電跡線之經曝露端子部分之間延伸的導電元件。在動作304中，用介電材料將第一微電子裝置與基板之對向表面之間的空間至少填充至第一微電子裝置之橫向周邊，此可在DCA連接之後或與DCA連接同時執行。在動作306中，金屬材料之EMI屏蔽件可形成或施加在第一微電子裝置之背側及側面之上、在介電材料之橫向周邊之上、與基板之表面接觸，並且視情況，在對向表面之上橫向向外。在動作308中，多個第二微電子裝置以相互部分偏移之配置堆疊在EMI屏蔽件之上，從而使接合墊沿著共同橫向邊緣曝露。在動作310中，接合線延伸在第二微電子裝置中之每一者之接合墊與另一不同的第二微電子裝置或在第一微電子裝置之佔據區之外的基板之導電跡線之經曝露端子部分中之至少一者之間。在動作312中，第一微電子裝置、EMI屏蔽件、第二微電子裝置及接合線囊封在延伸至基板之表面之介電材料中，並且外部導電元件形成在基板之與其導電跡線接觸之相對表面上或施加至該相對表面。
如本文中所使用，術語「EMI屏蔽件」意謂且包括組態及材料之足以實質上阻擋電磁干擾之結構、膜、層及塗層，包括但不限於此類干擾源與一或多個微電子裝置之間的射頻干擾。EMI屏蔽件可為元素金屬或其他金屬材料，或可為非金屬，例如石墨烯。EMI屏蔽件可為保形或非保形、無孔(即，實心)，或經組態為呈現不連續性之網狀結構、網狀物、發泡材料或其他結構。
如本文中所使用，術語「包含」、「包括」、「含有」、「其特徵在於」及其語法等效者係包括性的或開放的術語，其不排除額外的未列出元件或方法動作，而且亦包括更具限制性之術語「由……組成」及「基本上由……組成」以及其語法等效者。
如本文中所使用，關於材料、結構、特徵或方法動作之術語「可」指示此類材料、結構、特徵或方法動作設想用於實施本發明之實施例，並且較佳使用此類術語而非更具限制性之術語「係」，以便避免對於應該或必須排除可與之組合使用之其他可相容材料、結構、特徵及方法之任何暗示。
如本文中所使用，術語「縱向」、「豎直」、「橫向」及「水平」係參考其中或其上形成一或多個結構及/或特徵之基板(例如，基底材料、基底結構、基底構造等)之主平面並且不一定由地球重力場界定。「橫向」或「水平」方向係實質上平行於基板之主平面之方向，而「縱向」或「豎直」方向係實質上垂直於基板之主平面之方向。基板之主平面由與基板之其他表面相比具有相對大的面積之基板之表面界定。
如本文中所使用，空間上相對術語，例如「下面」、「下方」、「下部」、「底部」、「上方」、「之上」、「上部」、「頂部」、「前」、「後」、「左」、「右」等，可用於簡化繪示以描述一個元件或特徵與另一元件或特徵之關係，如圖中所繪示。除非以其他方式指定，否則除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋材料之不同定向。舉例而言，若圖中之材料倒置，則描述為在其他元件或特徵「之上」或「上方」或「上」或「頂部」之元件將定向為在該等其他元件或特徵「下方」或「下面」或「之下」或「底部」。因此，術語「之上」可取決於使用術語之上下文而涵蓋上方及下方兩種定向，此對於熟習此項技術者而言將係顯而易見的。材料可以其他方式定向(例如，旋轉90度、倒置、翻轉)，並且本文中所使用之空間相對描述詞可相應地進行解譯。
除非上下文以其他方式清楚地指示，否則如本文中所使用，單數形式「一(a/an)」及「該」亦意欲包括複數形式。
如本文中所使用，術語「經組態」及「組態」指代以預定方式促進至少一個結構及至少一個設備中之一或多者之操作的該結構及該設備中之一或多者之大小、形狀、材料成分、定向及配置。
如本文中所使用，關於給定參數、性質或條件之術語「實質上」意謂且包括在熟習此項技術者將理解之給定參數、性質或條件滿足偏差度(如在可接受製造公差內)之程度。舉例而言，取決於實質上滿足之特定參數、性質或條件，該參數、性質或條件可至少90.0%滿足、至少95.0%滿足、至少99.0%滿足或甚至至少99.9%滿足。
如本文中所使用，關於特定參數之數值之「約」或「大致」包括該數值，並且熟習此項技術者將理解之與該數值之偏差度在特定參數之可接受公差內。舉例而言，關於數值之「約」或「大致」可包括額外數值，該等額外數值在該數值之90.0%至110.0%範圍內，例如在該數值之95.0%至105.0%範圍內、在該數值之97.5%至102.5%範圍內、在該數值之99.0%至101.0%範圍內、在該數值之99.5%至100.5%範圍內，或在該數值之99.9%至100.1%範圍內。
如本文中所使用，除非另有指示，否則術語「層」及「膜」意謂且包括駐留於結構上之材料層級、片材或塗層，該層級或塗層在材料各部分之間可為連續或不連續的，並且其可為保形或非保形的。
如本文中所使用，術語「基板」意謂且包括其上形成額外材料之基底材料或構造。基板可為半導體基板、支撐結構上之基底半導體層、金屬電極、具有一或多種材料、層、結構或區域形成於其上之半導體基板。半導體基板上之材料可包括但不限於半導電材料、絕緣材料、導電材料等。基板可為習知的矽基板或包含半導性材料層之其他塊狀基板。如本文中所使用，術語「塊狀基板」不僅意謂且包括矽晶圓，而且亦意謂且包括絕緣體上矽(「SOI」)基板，例如藍寶石上矽(「SOS」)基板及玻璃上矽(「SOG」)基板、基底半導體基礎上之矽磊晶層及其他半導體或光電材料，例如矽鍺、鍺、砷化鎵、氮化鎵及磷化銦。基板可為摻雜的或未摻雜的。術語「基板」亦意謂且包括有機基板，例如具有呈跡線形式且插入介電層(例如，樹脂-玻璃編織聚合物)之多個金屬層之基板。舉例而言，習知BGA封裝包括組織基板之一個側面上之多個晶粒及囊封物(例如，環氧模製化合物(EMC)以及另一側面上之焊球陣列)。
如本文中所使用，作為非限制性實例，術語「微電子裝置」意謂且包括：半導體晶粒；藉由除半導電活動以外呈現功能性之晶粒；微機電系統(MEMS)裝置；包含多個晶粒之基板，包括習知晶圓以及如上文所提及之其他塊狀基板；及包括多於一個晶粒位置之局部晶圓及基板區段。
如本文中所使用，作為非限制性實例，術語「記憶體裝置」意謂且包括呈現記憶體功能性但不排除其他功能性之半導體及其他微電子裝置，除非由術語之使用之上下文以其他方式清楚地指示。換言之，並且僅作為實例，術語「記憶體裝置」不僅意謂且包括呈DRAM、NAND等形式之習知記憶體，而且亦僅作為實例意謂且包括特殊應用積體電路(ASIC) (例如，系統單晶片(SoC))、組合邏輯及記憶體之微電子裝置，或併有記憶體之圖形處理單元(GPU)。
如本文中所使用，除非以其他方式明確地陳述，否則術語「金屬」及「金屬材料」意謂且包括元素金屬、金屬合金及不同及鄰近金屬或金屬合金之組合(例如，層)。 結論
本發明之實施例包括一種微電子裝置封裝，其包含：基板，其包括具有曝露於其表面上之端子部分之導電跡線；微電子裝置，其具有主動表面，該主動表面面向基板之表面且藉由在微電子裝置與端子部分之間直接延伸之導電元件連接至在微電子裝置之下的導電跡線之端子部分；以及介電材料，其在微電子裝置與基板之間。EMI屏蔽件在微電子裝置之背側及側面以及介電材料之周邊之上延伸以接觸基板之表面。至少一個其他微電子裝置在EMI屏蔽件之上且具有主動表面，該主動表面在其上具有接合墊並背對EMI屏蔽件，並且接合線延伸在接合墊與在微電子裝置之周邊之外的導電跡線之端子部分之間。
本發明之實施例包括一種半導體裝置封裝，其包含：基板，其包括在其表面上之導電跡線之端子部分；主控半導體裝置，其以直接晶片附接(DCA)組態藉由導電元件連接至在主控半導體裝置之下的導電跡線之端子部分；以及介電材料，其將主控半導體裝置與基板之間的空間填充至至少鄰近主控半導體裝置之側面之周邊。保形金屬EMI屏蔽件位於主控半導體裝置之背側及側面以及介電材料之周邊表面之上，至基板之表面且橫向地在基板之表面之上，各自具有在其上之接合墊之兩個或更多個從屬半導體裝置堆疊在EMI屏蔽件之上，並且接合線延伸在從屬半導體裝置中之每一者之接合墊與曝露超出主控半導體裝置之端子部分及另一從屬半導體晶粒之接合墊中之至少一者之間。
本發明之實施例包括一種製造半導體裝置封裝之方法，其包含：以直接晶片附接組態將半導體晶粒可操作地耦合至基板之端子；用介電材料將半導體晶粒與基板之間的空間至少填充至半導體晶粒之周邊；在半導體晶粒之背側及側面之上以及在介電材料之周邊表面之上將EMI屏蔽件形成或施加至基板；在半導體晶粒之背側之上的EMI屏蔽件之上置放兩個或更多個其他半導體晶粒，其中接合墊面向上；以及在其他半導體晶粒之接合墊與至少一個不同的其他半導體晶粒之接合墊、基板之端子或此兩者之間延伸接合線。
本發明之實施例包括一種電子系統，其包含一或多個輸入裝置、一或多個輸出裝置、至少一個微處理器裝置以及至少一個記憶體裝置。至少一個微處理器裝置或至少一個記憶體裝置中之至少一者經組態為多個微電子裝置之封裝，該封裝包括在該封裝之至少一個微電子裝置之上的該封裝內部之EMI屏蔽件，該封裝之至少一個其他微電子裝置在EMI屏蔽件外部。
雖然已結合圖描述了某些說明性實施例，但熟習此項技術者將認識到且瞭解，本發明所涵蓋之實施例不限於在本文中明確地展示且描述之彼等實施例。確切而言，可在不脫離本發明所涵蓋之實施例(例如本文中主張之彼等實施例，包括合法等效者)之範疇的情況下，對本文中所描述之實施例做出多種添加、刪除及修改。另外，一個所揭示實施例之特徵可與一或多個其他所揭示實施例之特徵組合，而仍然涵蓋在本發明之範疇內。
100:微電子裝置封裝 102:基板 104:主控晶粒 106:主動表面 108A:從屬晶粒 108B:從屬晶粒 108C:從屬晶粒 110:接合墊 110W:接合墊 112:跡線 114:導電元件 116:iRDL 118:介電材料 119:介電材料 120:各別主動表面 122:介電黏附材料 124:接合線 126:端子墊 128:背側 130:EMC 132:外部導電元件 140:EMI屏蔽件 203:電子系統 205:記憶體裝置 207:電子信號處理器裝置 209:輸入裝置 211:輸出裝置 300:方法 302:初始動作 304:動作 306:動作 308:動作 310:動作 312:動作
圖1A至圖1E為根據本發明之實施例的製造包括內部EMI屏蔽件之微電子裝置封裝之方法的示意性側視圖，圖1E繪示完成之封裝； 圖2為根據本發明之實施例的包括一或多個微電子裝置封裝之電子系統的方塊圖，該一或多個微電子裝置封裝包括內部EMI屏蔽件；以及 圖3為根據本發明之實施例的製造微電子裝置封裝之方法的流程圖。
102:基板
104:主控晶粒
106:主動表面
108A:從屬晶粒
108B:從屬晶粒
108C:從屬晶粒
110:接合墊
110W:接合墊
112:跡線
114:導電元件
116:iRDL
118:介電材料
119:介電材料
120:各別主動表面
122:介電黏附材料
124:接合線
126:端子墊
130:EMC
132:外部導電元件
140:EMI屏蔽件

Claims (21)

  1. 一種微電子裝置封裝，其包含： 一基板，其包括具有曝露於其一表面上之端子部分之導電跡線； 一微電子裝置，其具有一主動表面，該主動表面面向該基板之該表面且藉由在該微電子裝置與該等端子部分之間直接延伸之導電元件連接至在該微電子裝置之下的該等導電跡線之端子部分； 一介電材料，其在該微電子裝置與該基板之間； 一EMI屏蔽件，其在該微電子裝置之一背側及側面以及該介電材料之一周邊之上延伸以接觸該基板之該表面； 至少一個其他微電子裝置，其在該EMI屏蔽件之上且具有一主動表面，該主動表面在其上具有接合墊並背對該EMI屏蔽件；以及 接合線，其等延伸在該等接合墊與該微電子裝置之一周邊之外的該等導電跡線之端子部分之間。
  2. 如請求項1之微電子裝置封裝，該至少一個其他微電子裝置包含兩個或更多個其他微電子裝置，其以其中接合墊鄰近其一橫向邊緣之一相互橫向偏移之配置而堆疊，在一最下部其他微電子裝置上方之每一其他微電子裝置曝露鄰近一下一下部微電子裝置之一橫向邊緣之該等接合墊；並且進一步包含接合線，該等接合線自該兩個或更多個其他微電子裝置之接合墊延伸至一不同的其他微電子裝置之接合墊或該微電子裝置之該周邊之外的該等導電跡線之端子部分中之至少一者。
  3. 如請求項2之微電子裝置封裝，其進一步包含囊封該微電子裝置、該EMI屏蔽件、該兩個或更多個其他微電子裝置及該等接合線之一介電材料，該介電材料延伸至該基板之該表面且覆蓋在該微電子裝置之該周邊之外的該等導電跡線之該等端子部分。
  4. 如請求項2之微電子裝置封裝，該微電子裝置及該兩個或更多個其他微電子裝置分別經組態成以一主/從關係組合地操作。
  5. 如請求項4之微電子裝置封裝，其中該微電子裝置經組態為一主記憶體裝置，並且該兩個或更多個其他微電子裝置各自經組態為一從屬記憶體裝置。
  6. 如請求項4之微電子裝置封裝，其中該微電子裝置係經組態為一記憶體控制器之一邏輯裝置，並且該兩個或更多個其他微電子裝置經組態為記憶體裝置。
  7. 如請求項2之微電子裝置封裝，該微電子裝置係在該主動表面之上包括一RDL或iRDL之一半導體晶粒，該RDL或iRDL將至少一些接合墊重新佈設至與該半導體晶粒之下的該等導電跡線之端子部分對準的接合墊位置，該等導電元件延伸在該等接合墊位置與該半導體晶粒之下的該等端子部分之間。
  8. 如請求項2之微電子裝置封裝，該兩個或更多個其他微電子裝置係在其該主動表面之上各自包括一RDL或iRDL之半導體晶粒，該RDL或iRDL將其上之至少一些接合墊位置重新佈設至鄰近其該橫向邊緣之接合墊。
  9. 如請求項1至8中任一項之微電子裝置封裝，其中該EMI屏蔽件係一金屬材料，該金屬材料之至少一些部分在該基板之該表面之上橫向向外延伸。
  10. 如請求項1至8中任一項之微電子裝置封裝，其進一步包含： 一介電材料，其囊封該微電子裝置、該EMI屏蔽件、該至少一個其他微電子裝置及該等接合線，該介電材料接觸該基板之該表面且延伸至一基板周邊；以及 外部導電元件，其耦合至該基板之導電跡線且自該基板之與該微電子裝置相對之一表面突出。
  11. 一種半導體裝置封裝，其包含： 一基板，其包括在其一表面上之導電跡線之端子部分； 一主控半導體裝置，其以一直接晶片附接(DCA)組態藉由導電元件連接至在該主控半導體裝置之下的該等導電跡線之端子部分； 介電材料，其將該主控半導體裝置與該基板之間的空間填充至至少鄰近該主控半導體裝置之側面之一周邊； 一保形金屬EMI屏蔽件，其在該主控半導體裝置之一背側及該側面以及該介電材料之周邊表面之上，至該基板之該表面且橫向地在該基板之該表面之上； 兩個或更多個從屬半導體裝置，其堆疊在該EMI屏蔽件之上且各自具有在其上之接合墊；以及 接合線，其等延伸在該等從屬半導體裝置中之每一者之該等接合墊與曝露超出該主控半導體裝置之端子部分及另一從屬半導體晶粒之接合墊中之至少一者之間。
  12. 如請求項11之半導體裝置封裝，該兩個或更多個從屬半導體裝置中之每一者之接合墊鄰近其一橫向邊緣，並且除一最下部從屬半導體裝置之外的每一從屬半導體裝置自一鄰近之下部從屬半導體裝置橫向偏移以使該等接合墊鄰近一下部從屬半導體裝置之該橫向邊緣曝露。
  13. 如請求項11或12之半導體裝置封裝，其進一步包含： 一環氧模製化合物(EMC)，其囊封該等接合線、該兩個或更多個從屬半導體裝置、該EMI屏蔽件、該主控半導體裝置，並且在該基板之該表面之上延伸至其一橫向周邊；以及 外部導電元件，其連接至該基板之跡線且自其與該EMC相對之一表面突出。
  14. 如請求項11或12之半導體裝置封裝，其中該主控半導體裝置係經組態為一記憶體控制器的一邏輯晶粒或經組態為一主控晶粒的一記憶體晶粒，並且該等從屬半導體裝置經組態為從屬記憶體晶粒。
  15. 如請求項11或12之半導體裝置封裝，其中該主控半導體裝置及該兩個或更多個從屬半導體裝置中之每一者包括一RDL或iRDL，該RDL或iRDL將其一主動表面上之接合墊重新佈設至其一主動表面之上的不同位置。
  16. 一種製造一半導體裝置封裝之方法，該方法包含： 以一直接晶片附接組態將一半導體晶粒可操作地耦合至一基板之端子； 用一介電材料將該半導體晶粒與該基板之間的一空間至少填充至該半導體晶粒之一周邊； 在該半導體晶粒之一背側及側面之上以及在該介電材料之一周邊表面之上將一EMI屏蔽件形成或施加至該基板； 在該半導體晶粒之該背側之上的該EMI屏蔽件之上置放兩個或更多個其他半導體晶粒，其中接合墊面向上；以及 在該等其他半導體晶粒之接合墊與至少一個不同的其他半導體晶粒之接合墊、該基板之端子或此兩者之間延伸接合線。
  17. 如請求項16之方法，其進一步包含： 藉由熱壓接合以一直接晶片附接組態將該半導體晶粒可操作地耦合至一基板之端子； 用被調配為一毛細底部填充物或一非導電膜(NCF)之一介電材料填充該半導體晶粒與該基板之間的該空間； 藉由濺鍍形成一金屬材料之該EMI屏蔽件；以及 在自該基板之一下表面施加熱至該基板之後，在該等其他半導體晶粒之接合墊與至少一個不同的其他半導體晶粒之接合墊、該基板之端子或此兩者之間延伸接合線。
  18. 如請求項16或17之方法，其進一步包含將該半導體晶粒、該EMI屏蔽件、該兩個或更多個其他半導體晶粒及該等接合線囊封在延伸至該基板之一上部表面之一橫向周邊之一環氧模製化合物(EMC)中。
  19. 如請求項16或17之方法，其進一步包含提供該基板，該基板包括自該等端子延伸至該基板之一相對表面上之墊之導電跡線；以及 在該等墊上形成或施加呈焊料凸塊形式之外部導電元件。
  20. 如請求項16或17之方法，其進一步包含形成該EMI屏蔽件以在該基板之上橫向向外延伸超出該半導體晶粒之一周邊。
  21. 一種電子系統，其包含： 一或多個輸入裝置； 一或多個輸出裝置； 至少一個微處理器裝置；以及 至少一個記憶體裝置； 該至少一個微處理器裝置或該至少一個記憶體裝置中之至少一者經組態為多個微電子裝置之一封裝，該封裝包括在該封裝之至少一個微電子裝置之上的該封裝內部之一EMI屏蔽件，該封裝之至少一個其他微電子裝置在該EMI屏蔽件外部。
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