TW202141638A - 半導體電路結構 - Google Patents

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Abstract

本揭示案根據一些實施例提供一種半導體結構。半導體結構包括具有第一電路區域及第二電路區域的半導體基板、從半導體基板延伸並由隔離特徵圍繞的鰭式主動區域、第一電晶體及第二電晶體。第一電晶體包括形成於主動區域上並設置在第一電路區域中之第一閘極堆疊，此第一閘極堆疊具有小於基準間距之第一閘極間距。第二電晶體包括形成於主動區域上並設置在第二電路區域中的第二閘極堆疊，此第二閘極堆疊具有大於基準間距之第二閘極間距。第二電晶體為高頻電晶體及第一電晶體為邏輯電晶體。

Description

具有閘極配置之電路結構
無
積體電路已經發展到具有更小特徵尺寸的進階技術，例如7奈米(nanometer, nm)、5 nm及3 nm。在這些進階技術中，不斷縮小的閘極間距(pitch)導致各種效能及可靠性問題，例如重疊移位、觸點至閘極橋接問題、寄生電容的增加及電路時序問題。此外，三維(three dimension)電晶體，例如形成於鰭式(fin)主動區域上的電晶體，經常用於增強元件效能。形成於鰭式主動區域上的三維場效電晶體(field effect transistors, FET)亦被稱為鰭式場效電晶體(FinFET)。其他的三維場效電晶體包括環繞閘極(gate-all-around, GAA)FET。這類FET需要窄鰭寬度用於短通道控制，導致這類FET的源極/汲極區域比平面式FET之源極/汲極區域更小。進一步縮小元件間距及增大封裝密度將進一步減小對準容錯空間並導致各種問題。隨著元件尺寸縮小，現有電路結構面對各種挑戰，包括短路、漏電、佈線電阻(routing resistance)、對準容錯空間、佈局靈活性、及封裝密度。因此，為了增強電路效能及可靠性，需要一種電晶體之結構及方法來解決上述問題。
無
以下揭示內容揭露許多不同實施例或範例，以便實現所揭露標的的不同特徵。下文描述部件及排列的特定實例以簡化揭示內容。當然，此等實施例僅為例示性且本揭示案不意限於此。舉例而言，若是本揭示案以下的發明內容敘述了將形成第一結構於第二結構之上或上方，即表示其包括了所形成之第一及第二結構是直接接觸的實施例，亦包括了尚可將附加的結構形成於上述第一及第二結構之間，則第一及第二結構為未直接接觸的實施例。
另外，本揭示案中的各式實施例或範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述外觀結構之間的關係。此外，在本揭示案中，特徵在另一特徵上、特徵連接至另一特徵、及/或特徵耦接至另一特徵，可意指特徵之間為直接接觸的實施例，又或是特徵之間有一額外元件存在，使得這些特徵可不直接接觸的實施例。另外，為了方便描述圖示中一元件或特徵部件與另一(些)元件或特徵部件的關係，可使用空間相關用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」以及其變體（例如，「水平地」、「向下地」、「向上地」等）。除了圖示所繪示之方位外，空間相關用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時(例如，旋轉90度或者其他方位)，則其中所使用的空間相關形容詞亦將依轉向後的方位來解釋。更進一步，當用「約」、「近似」等描述數字或數字範圍時，用語旨在包含在包括所描述數字的合理範圍內的數字，例如在所述數字之+/- 10%內及本領域技術人員所理解的其他值。例如，術語「約5 nm」包含自4.5 nm變化至5.5 nm的尺寸。
本揭示案是有關於具有場效電晶體(field effect transistor, FET)之半導體積體電路(integrated circuit, IC)結構及其形成方法，特別是有關於多間距(pitch)閘極。積體電路包括整合在一起的各種元件及各種功能性區塊。雖然不同功能性區塊或元件具有不同設計及效能要求，但仍可製造在同一晶片上。因製造參數難以隨著不同功能性區塊而調整，因此可能會犧牲掉一些電路效能。本揭示案之目的為設計適用於不同功能性區塊或不同類型元件（例如邏輯元件及高頻元件）的多間距閘極配置。半導體電路結構之一般結構包括具有場效電晶體，其中場效電晶體配置不同間距之閘極。在一個例示性結構中，閘極配置包括用於邏輯元件之第一組閘極及用於高頻元件（例如射頻元件）之第二組閘極，其中第一組閘極具有較小間距Ps ，第二組閘極具有較大間距Pl 。較小間距Ps 小於基準間距，及較大間距Pl 大於基準間距，其中基準間距取決於電路規格、元件特徵及製造技術之各種因素。在一些實施例中，根據第一及第二電晶體之製造技術及特徵來確定基準間距。在各種實施例中，半導體電路結構中之閘極配置包括不同間距、不同尺寸（例如長度及寬度）、不同縫隙、不同數目之分組閘極、不同組成、周邊區域中之不同設計、不同配置或上述組合。在一些實施例中，虛設閘極以不同配置方式及不同功效目的配置在功能性區塊周圍，例如高頻元件區塊周圍的虛設閘極用作保護環(guard ring)。
此外，隨著不同功能性區塊而設計不同的閘極以及製造過程中的負載效應，將使不同區塊中產生不同的閘極結構。這些差異包括閘極之幾何形狀、尺寸、材料輪廓及結構，並且這些差異可經調整以增強各別元件效能。在附圖中提供半導體電路結構及其方法之更多細節。
本揭示案提供形成於半導體基板上之 IC的各種實施例。積體電路之設計佈局可與各種標準單元(standard cell)合併。標準單元為預設計IC結構，用來在個別IC設計中重複使用。為了增強電路執行及減少電路區域，有效的IC設計佈局包括各種預設計標準單元及放置上述標準單元之預定規則(predefined rule)。
第1A圖為根據本揭示案的一些實施例之IC結構（或半導體電路結構）100之俯視圖，及第1B圖、第1C圖及第1D圖為根據本揭示案的一些實施例之IC結構100分別沿第1A圖之剖線A-A'、B-B'及C-C'的截面圖。在一些實施例中，IC結構100形成於平面式主動區域上並包括場效電晶體(FET)。在一些實施例中，IC結構100形成於鰭式主動區域上並包括鰭式場效電晶體(fin field-effect transistor, FinFET)。在一些實施例中，IC結構100包括形成於垂直堆疊通道上的FET（亦被稱為環繞閘極電晶體）。在IC結構100作為說明範例的情況下， IC結構及其形成方法將一起描述。
在各種實施例中，IC結構100包括整合在同一基板上的不同電路模組(circuit module)。電路模組（或簡單電路）可具有不同功能或不同電路特徵。電路模組放置在基板之不同電路區域上，相鄰地放置或隔開地放置，或放置在具有不同周邊環境的區域上。例如，IC結構100包括第一電路區域120及第二電路區域122，其中第一電路區域120及第二電路區域122設置在基板102上。IC結構100可包括類似於或不同於第一及第二電路區域之附加電路區域。例如，IC結構100包括其他邏輯電路區域、其他RF電路區域、其他電路區域（例如，記憶體區域、成像感測器區域、模擬電路區域）、或上述組合。在一些實施例中，形成於第一電路區域120中之第一電路為邏輯電路，而形成於第二電路區域122中之第二電路為射頻(radio frequency, RF)電路。RF電路通常需要高頻及高速，因此較少的寄生電容。在一些實施例中，IC結構進一步包括形成於第三電路區域中之第三電路，其中第三電路為包括以陣列配置之各種記憶體元件的記憶體電路，例如靜態隨機存取記憶體(static random - access memory, SRAM)單元。
電路區域可包括按預定規則放置到IC佈局之一或多個標準單元。因標準單元在積體電路設計中重複使用，故標準單元可根據製造技術進行預先設計並保存在標準單元庫中。IC設計者可擷取標準單元，將其併入IC設計，並根據預定放置規則將其放置到IC佈局中。例如，邏輯標準單元可包括各種基礎電路元件，例如反相器、AND、NAND、OR、XOR、及NOR、正反器電路、閂鎖或上述組合，邏輯標準單元在用數位電路設計中廣為使用，其中數位電路設計例如中央處理單元(central processing unit, CPU)、圖形處理單元(graphic processing unit, GPU)、及晶片上系統(system on chip, SOC)晶片設計。
IC結構100包括半導體基板102。半導體基板102包括矽。或者，基板102可包括元素半導體，例如晶體結構之矽或鍺；基板102可包括化合物半導體，例如矽鍺、碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦、及/或銻化銦；基板102可為上述組合。基板102亦包括絕緣體上矽(silicon - on - insulator, SOI)基板。SOI基板藉由氧離子佈植隔離(separation by implantation of oxygen; SIMOX)、晶圓接合、及/或其他適當方法來製造。
基板102亦包括各種隔離特徵104，例如形成於基板102上之隔離特徵104，並且隔離特徵104在基板102上界定各種主動區域106。隔離特徵104利用隔離技術，例如淺溝槽隔離(shallow trench isolation, STI)，來界定及電隔離各種主動區域106。每個主動區域106由連續隔離特徵104圍繞，使得主動區域106與其他相鄰主動區域106分隔開。隔離特徵104包括氧化矽、氮化矽、氮氧化矽、其他適當介電質材料、或上述組合。隔離特徵104是藉由任何適當製程形成的。例如，形成STI特徵之步驟包括用於暴露基板之部分的微影製程，在基板之暴露部分中蝕刻溝槽（例如，藉由使用乾式蝕刻及/或濕式蝕刻），用一或多種介電質材料填充溝槽（例如，藉由使用化學氣相沉積製程(chemical vapor deposition, CVD），及藉由研磨製程（例如化學機械研磨(chemical mechanical polishing, CMP)製程）平坦化基板及去除介電質材料之多餘部分。在一些實例中，經填充溝槽可具有多層結構，例如熱氧化襯墊層及氮化矽或氧化矽之填充層。
主動區域106為具有半導體表面之區域，在此半導體表面中形成各種摻雜特徵並將其配置到一或多個元件，例如二極體、電晶體、及/或其他適當元件。主動區域可包括半導體材料，此半導體材料可類似於基板102之塊狀半導體材料之半導體材料（例如矽），或包括不同半導體材料，例如矽鍺(SiGe)、碳化矽(SiC)、或藉由磊晶生長形成於基板102上之多個半導體材料層（例如交替之矽及矽鍺層）以增強效能增強，例如應變效應以增大載子遷移率。
在一些實施例中，主動區域106為三維的，例如在隔離特徵上方延伸的鰭式主動區域。鰭式主動區域106從基板102在隔離特徵104上方被擠出，並具有三維輪廓用於提升通道與FET之閘極之間的耦接。尤其是，鰭式主動區域106的頂表面106A位於基板102之頂表面上方。鰭式主動區域106可藉由選擇性蝕刻以使隔離特徵104形成凹陷，或藉由選擇性磊晶生長形成以用與基板102之半導體相同或不同之半導體來生長主動區域106，或藉由上述組合而形成。
半導體基板102進一步包括各種摻雜特徵，例如n型摻雜井、p型摻雜井、源極及汲極特徵、其他摻雜特徵、或上述組合，以形成各種元件或元件之組件，例如場效電晶體之源極及汲極特徵。在第1A圖中圖示之實例中，IC結構100包括N井（負摻雜井）108及P井（正摻雜井）110。N井108包括負性摻雜劑，例如磷。P井110包括正性摻雜劑，例如硼。N井108及P井110藉由適當技術而形成，例如離子植入、擴散或上述組合。在一些實施例中，一個主動區域106形成於N井108中，及另一主動區域106形成於P井110中。
第1C圖進一步以截面圖圖示隔離特徵104及層間介電(interlayer dielectric, ILD)層140。基板102之頂表面特別與隔離特徵104之頂表面齊平，基板102之頂表面稱為102A，鰭式主動區域106之頂表面稱為106A。
各種IC元件形成於半導體基板102上。IC元件包括鰭式場效電晶體(FinFET)並進一步包括二極體、雙極電晶體、成像感測器、電阻器、電容器、電感器、記憶體單元、或上述組合。在第1A圖中，提供例示性FET僅出於說明之用途。
IC結構100進一步包括具有在第一方向（X方向）上取向之細長形狀的各種閘極（或閘極堆疊）112。在一些實施例中，X方向與Y方向正交並定義半導體基板102之頂表面。閘極堆疊包括閘極介電層及閘極。閘極堆疊為FET之特徵並具有其他特徵，例如源極/汲極(source/drain, S/D)特徵及通道，其中通道為主動區域106在閘極堆疊112正下方的部分；以及主動區域中的S/D特徵設置在閘極堆疊112之兩側上。在一些實施例中，第一電路區域120及第二電路區域122中之閘極堆疊112分別稱為閘極堆疊（或簡單閘極）112A及112B。應注意，閘極堆疊（或閘極）112不應與邏輯閘極（例如NOR邏輯閘極）混淆。
IC結構100亦可包括設置在半導體基板102上之一些虛設閘極堆疊(dummy gate stack)。虛設閘極並非閘極並且不具有閘極功能。取而代之的是，虛設閘極具有其他功能，例如調整圖案密度及/或隔離。虛設閘極可具有類似於功能閘極112之結構。另外，虛設閘極可具有不同結構，或甚至虛設閘極可為介電特徵（亦被稱為介電閘極），在一些情況下虛設閘極包括一或多種介電質材料並作為隔離特徵。
虛設閘極的形成類似於閘極112。在一些實施例中，閘極112及虛設閘極在相同的製程（例如後閘極製程）中統一形成。在進一步實施例中，初始虛設閘極首先藉由沉積及圖案化形成，其中圖案化進一步包括微影製程及蝕刻。後來，藉由沉積閘極介電層及閘極來替換一部分的初始虛設閘極而形成閘極112，同時藉由沉積介電質材料來替換另一部分的初始虛設閘極以形成介電閘極。此外，不同的配置方式使虛設閘極具有不同的運作方式。在所繪實施例中，一些介電閘極放置在電路模組之間的邊界區域或標準單元邊界之間，以作為隔離件來將一個標準單元與相鄰標準單元分隔開，以及一些介電閘極放置在標準單元內部或電路模組內部基於一個或多個考量，例如相鄰FET之間的隔離及調整圖案密度。因此，虛設閘極在相鄰IC元件之間提供隔離功能，並另外提供圖案密度調整以供改善製造，例如蝕刻、沉積及CMP。
在一些實施例中，IC結構100包括用於邏輯電路之第一電路區域120及用於RF電路之第二電路區域122。兩個電路區域120及122可緊鄰彼此或藉由複數個虛設閘極分隔而遠距離放置。
在所繪實施例中，IC結構100包括位於N井108中之第一主動區域106及位於P井110中之第二主動區域106。第一電路區域120中之閘極112A可沿X方向從第一主動區域106（N井108中）連續延伸至第二主動區域106（P井110中）。類似地，第二電路區域122中之閘極112B可沿X方向從第一主動區域106（在N井108中）連續延伸至第二主動區域106（在P井110中）。
在各別閘極、各別主動區域及各別電路區域相關聯之每個電晶體中形成源極126、汲極128、及通道130的情況下，第一電路區域120包括位於N井108中之一個P型FET(pFET) 132及位於P井110中之一個N型FET(nFET) 134；以及第二電路區域122包括位於N井108中之一個pFET 136及位於P井110中之一個nFET 138。在一些實施例中，第一電路區域120中之pFET 132、nFET 134、及其他FET經整合以形成功能性電路區塊，例如邏輯電路；及第二電路區域122中之pFET 136、nFET 138、及其他FET經整合以形成另一功能性電路區塊，例如RF電路。
第1A圖至第1D圖僅提供具有第一電路區域120及第二電路區域122之例示性IC結構100，以供說明。然而，應理解，IC結構100可包括以各種配置添加之附加電路區域及一些虛設區域（或填充(filler)區域）。在一些實施例中，各種電路區域由各別虛設區域圍繞。例如，取決於個別設計，附加電路區域及虛設區域可被添加至類似配置中之第1A圖的左邊緣、右邊緣、上邊緣、及/或下邊緣。應類似理解其他圖式中之IC結構，例如下文論述之。如第1B圖圖示，兩個或更多個電路區域以級聯方式配置。
第一電路區域120中之閘極112A及第二電路區域122中之閘極112B特別具有不同間距。間距定義閘極陣列之週期距離，例如閘極陣列中兩個相鄰閘極之中心距離。在一些實施例中，閘極112A具有第一間距P1，及閘極112B具有第二間距P2，其中第二間距P2大於第一間距P1。例如，第一間距P1小於基準間距(reference pitch)，及第二間距P2大於基準間距。根據第一及第二電晶體之製造技術及特徵來確定基準間距。在所繪實施例中，基準間距為100 nm。例如，第一間距P1小於100 nm及第二間距P2大於100 nm。在一些實施例中，比值P2/P1足夠大（例如大於1.5）以增強各別閘極輪廓之期望電路效能，這部分將在稍後進一步詳細描述。在一些實施例中，比值P2/P1在1.2與2之間。第一間距P1及第二間距P2可針對各別電路效能而分別調整。因此，第二電路區域122中之RF電路可具有更大間距、較少的寄生電容及高頻效能，而第一電路區域120中之邏輯電路可具有更小間距及更高封裝密度，而不降低整體電路效能。
另外，閘極112A及閘極112B在閘極間距、閘極尺寸、閘極結構、閘極輪廓、閘極取向、閘極配置、閘極組成、閘極環境、虛設閘極設計、或上述組合的方面有所不同。IC結構100可具有三維結構以增強閘極耦接並改善電路效能。在一些實施例中，IC結構100包括具有在基板102上方擠出（例如在隔離特徵104之頂表面上方擠出）之主動區域的鰭式主動區域。在一些實施例中，IC結構100包括垂直堆疊之多通道，例如環繞閘極(GAA)結構。在一些實施例中，IC結構100包括第三電路區域、第四電路區域等，此些區域針對不同電路（例如記憶體單元、輸入/輸出(I/O)元件等）具有不同閘極間距。
在以上實例中，僅圖示兩個電路區域（120及122）。然而，IC結構100可包括多個電路區域，每一者針對各別功能設計，例如第一電路區域用於具有第一閘極間距之邏輯電路，第二電路區域用於具有第二閘極間距之RF電路，第三電路區域用於具有第三閘極間距之記憶體電路，第四電路區域用於具有第四閘極間距之I/O裝置等。閘極間距彼此不同，並針對各別電路特徵及效能增強而分別調整。此外，每個電路區域包括圍繞功能閘極之虛設閘極。虛設閘極經進一步調整以具有不同設計（例如閘極間距、閘極尺寸及閘極分組）以補償圖案密度，使得去除製程缺陷同時增強電路效能。虛設閘極之區域被稱為虛設區域，及功能閘極之區域被稱為主動元件區域（或主動電路區域）。由於虛設區域中之虛設閘極不是電路之部分並經設計以增強製造及電路效能，並因此調整上具有較多的自由度，例如閘極材料、閘極間距、閘極尺寸、閘極取向及閘極圖案密度之自由度。此外，虛設區域之放置及大小亦為用於調整製程的因素。舉例而言，虛設區域將緊靠電路區域之邊緣放置，在此邊緣處閘極圖案密度相對偏離平均值。
第1E圖為根據本揭示案的一些實施例之IC結構100沿第1A圖的剖線A-A'的截面圖。第1E圖類似於第1B圖，但具有另外圖示之觸點(contact)146。觸點146配置在各別源極126及汲極128上。由於不同閘極間距及不同閘極尺寸，第一電路區域120及第二電路區域122中之源極126及汲極128的觸點146具有不同尺寸。例如，到第一電路區域120中之邏輯電路的源極126及汲極128的觸點146具有小於基準尺寸之第一寬度D1（例如45 nm），以及第二電路區域122中之RF電路的源極126及汲極128的觸點146具有大於基準尺寸之第二寬度D2。在一些實施例中，比值D2/D1大於2。在一些實施例中，比值D2/D1在1.5與3之間。觸點146可藉由任何適當製程形成的。在一些實施例中，觸點146是由包括以下之製程而形成：微影製程及蝕刻，形成接觸孔於ILD層140中；沉積，用一或多種導電材料（例如鎢、鎳、鈷、釕、其他適當導電材料、或上述組合）填充接觸孔；及CMP製程，移除多餘導電材料。在所繪實施例中，觸點146的形成為自對準(self-aligned)閘極112的間隔。
第2A圖及第2B圖為根據本揭示案的一些實施例之IC結構100的部分截面圖。第2A圖僅圖示分別於第一及第二電路區域120及122中之閘極（或閘極堆疊）112A及112B。為更易理解，第2B圖僅圖示ILD層140。閘極112（112A及112B）藉由沉積及圖案化而形成。例如，閘極材料沉積於基板102上，並藉由微影製程及蝕刻以圖案化閘極材料進而形成閘極堆疊。在一些實施例中，初始虛設閘極（例如多晶矽閘極）藉由沉積及圖案化而形成。接著，初始虛設閘極在製程，例如後閘極製程，期間由閘極112替代，閘極112具有金屬及高介電常數介電材料。後閘極製程可進一步包括：藉由蝕刻製程移除初始虛設閘極而產生閘極溝槽，接著在閘極溝槽中填充閘極材料（例如高介電常數介電材料及金屬），然後執行CMP製程。
閘極112A及112B經設計及形成以具有不同間距，如上文所述。在所繪實施例中，第一電路區域120中之閘極堆疊112A之第一間距P1小於第二電路區域122中閘極堆疊112B的第二間距P2。在所繪實施例中，閘極112A及112B沿Y方向具有恆定閘極寬度。由於第一電路區域120及第二電路區域122中之不同閘極間距，蝕刻負載效應對第二電路區域122中閘極材料產生較多蝕刻作用，進而使兩個電路區域的閘極具有不同的閘極輪廓。尤其是，閘極112A具有第一高度H1及閘極112B具有第二高度H2，其中第二高度H2小於第一高度H1，例如閘極高度比值H1/H2大於1.1。在一些實施例中，閘極高度比值H1/H2在1.1與1.5之間。此外，蝕刻負載效應導致第二電路區域122中之閘極堆疊112B具有圓角142，如第2A圖圖示。從另一方面來說，蝕刻負載效應亦導致第二電路區域122中之ILD層140具有頸縮輪廓144，如第2B圖圖示。ILD層140藉由沉積及額外研磨（例如CMP）在相鄰閘極112之間的縫隙中形成，ILD層140之輪廓與閘極112之輪廓互補。頸縮輪廓144與圓角142相關聯。
吾人的實驗資料顯示可利用本揭示案所揭露的結構及其形成方法來改善並增強IC結構100之特徵及效能。實驗證實躍遷頻率(transition frequency, fT」)可藉由增大閘極間距而有效提高。這是因為增大閘極間距可減少寄生電容。然而，當進一步增大閘極間距時，絕緣材料的介電常數成為寄生電容的主要貢獻來源，例如位於相鄰閘極112之間隙的ILD層140。因此，由於介電常數及閘極間距彼此競爭，當進一步增大閘極間距到一定程度時，反而將增加寄生電容。此時的程度稱為fT峰值。增大RF電路之閘極間距，使得其靠近fT峰值以最佳化RF電路之效能。總而言之，當增大閘極間距，特別地當閘極間距達到fT峰值時，能改善RF電路效能。因此，本揭示案提供具有不同閘極間距之邏輯及RF電路的IC結構及其形成方法，特別是第二閘極間距與fT峰值相關聯。
第3圖為根據本揭示案的一些實施例之IC結構100的俯視圖。IC結構100包括用於邏輯電路之第一電路區域120及用於RF電路之第二電路區域122。第3圖中之IC結構100具有閘極配置，其經最佳化以增強第一電路區域120中邏輯電路及第二電路區域122中RF電路兩者的電路效能。第一電路區域120包括主動元件區域120A，主動元件區域120A具有FET及具第一間距P1之對應第一閘極112A，及第二電路區域122包括主動元件區域122A，主動元件區域122A具有FET及具第二間距P2之對應第二閘極112B，其中P2大於P1。例如，P1＜100 nm及P2＞100 nm。第一電路區域120進一步包括具有各種虛設閘極114A之虛設區域120D，各種虛設閘極114A圍繞主動元件區域120A中之功能閘極112A，以及第二電路區域122包括具有各種虛設閘極114B之虛設區域122D，各種虛設閘極114B圍繞主動元件區域122A中之功能閘極112B。如上文所述，虛設區域中之虛設閘極提供更多自由度來調整電路效能及製造窗口。例如，當第二閘極112B之閘極間距增大時，例如增大到鄰近fT峰值，寄生電容減小並且提高RF電路之元件高頻效能。然而，增大閘極間距導致閘極密度減小，從而導致更多製程不足或缺陷（例如在不同圖案密度上之CMP變化）。因此，虛設區域122D中圍繞主動元件區域122A中功能閘極112B的虛設閘極114B的閘極間距，經調整以補償第二電路區域122中閘極圖案密度的變化，以改善製程。例如，將虛設閘極114B之閘極間距設計成小於P2，使得第二電路區域122中平均閘極圖案密度增大或實質上與第一電路區域120中之平均閘極圖案密度相同或類似。針對邏輯電路，高頻寄生電容效應不是問題，虛設閘極114A的閘極間距將設計與功能閘極堆疊112A之閘極間距P1相同。
在所繪實施例中，虛設閘極114A具有與功能閘極112A之類似的形狀、大小間距、取向及配置，而虛設閘極114B具有與功能閘極112B之不同的形狀、大小間距、取向及配置。虛設閘極114B甚至具有不同子集，其中不同子集分別經調整以提供更多調整自由度及更多調整效應。例如，虛設閘極114B包括第一子集S1及第二子集S2。第一子集S1中之虛設閘極114B具有與功能閘極112B類似的形狀、大小間距、取向及配置，而第二子集S2中之虛設閘極114B具有與功能閘極112B之不同的形狀、大小間距、取向、配置或上述組合。在所繪實施例中，第二子集S2中虛設閘極114B經設計以沿X方向具有不同長度、沿Y方向具有不同間距、或具有不同長度及不同間距兩者。在進一步實施例中，第二子集S2中虛設閘極堆疊114B經設計具有減少之閘極間距(＜P2)以增大圖案密度，以使虛設閘極114B及第二電路區域122中之功能閘極112B的平均圖案密度能整體增大或接近第一電路區域120之平均圖案密度。在第3圖圖示之一些實施例中，相較於閘極功能閘極122A，第二子集S2中之虛設閘極114B經設計後具有沿X方向之較短長度及沿Y方向之更小間距。
在一些實施例中，IC結構100進一步包括保護環，其經設置及配置以對基板產生偏壓，用作遮蔽干涉、減少雜訊及增強電路效能。保護環可為導電特徵，例如金屬線，其經配置以經由接觸特徵連接至基板。保護環進一步連接至電線，例如接地線以對基板產生偏壓。在一些實施例中，保護環152在主動元件區域122A與虛設區域122D之間，特別是在主動元件區域122A之功能閘極112B與虛設區域122D之虛設閘極114B之間。在另一實施例中，另一保護環150可在主動元件區域120A之功能閘極112A與虛設區域120D之虛設閘極114A之間。
在一些實施例中，一些虛設閘極114B經配置以具有偏壓或經由連接以對基板102產生偏壓，例如經由下層摻雜井（N井、P井、或兩者），藉此提供保護環的功能。在進一步實施例中，虛設區域122D之虛設閘極114B經配置以具有偏壓或經由連接以對基板102產生偏壓，而虛設區域120D之虛設閘極114A並未具有偏壓（例如浮置）。在所繪實施例中，虛設區域122D之虛設閘極114B不含閘極介電層並連接至電線（例如接地線）以對基板102產生偏壓，而虛設區域120D之虛設閘極114A包括閘極介電層且並不連接至電線，例如浮置。
第4A圖為根據本揭示案的一些實施例之IC結構100的部分俯視圖（特別是保護環）。在所繪實施例中，閘極經設計而提供保護環的功能。尤其是，閘極經配置以圍繞主動元件區域，並與各別主動元件區域之相鄰邊緣並聯。保護環可包括多層以增強保護效應，例如第4A圖中圖示之實例中的三層。保護環之多層可經進一步設計以具有不同間距，用於保護效應及電路區域考慮。在一些實施例中，保護環可具有漸變的間隔。例如，內部保護環與中間保護環之間的第一間隔為C1，以及中間保護環與外部保護環之間的第二間隔為C2，其中C2大於C1。在一些實例中，比值C2/C1大於1.5。在所繪實施例中，第二電路區域122中之保護環152經配置而連接至偏壓電線，例如接地，而第一電路區域120中之保護環150經配置以浮置，這類似於虛設區域120D中之虛設閘極114A。特別地，保護環不僅在一個方向（例如X方向）上定向，而且包括在X方向上定向之部分及在Y方向上定向之部分，使得配置成包圍電路區域（例如122A）。或者，保護環152用於圍繞主動電路區域122A中之RF電路，而無保護環150。
第4B圖為根據本揭示案的一些實施例之IC結構100的部分俯視圖。IC 100具有閘極配置，其經最佳化以增強第一電路區域120中邏輯電路及第二電路區域122中RF電路兩者的電路效能（僅第二電路區域122在第4B圖中示出）。IC結構100包括分別沿Y方向及X方向取向之鰭式主動區域106及閘極（例如功能閘極112B及虛設閘極114B）。第二電路區域122包括用於RF電路154之主動元件區域122A及圍繞主動元件區域122A之虛設區域122D。IC結構100具有不同閘極配置之各種區塊。在所繪實施例中，RF電路154包括功能閘極112B，其中功能閘極112B以陣列配置並且周圍由虛設區域中之虛設閘極114B圍繞。RF電路154進一步包括經配置以形成各種電晶體之鰭式主動區域106、源極、汲極、觸點、通孔及金屬線。RF電路154之功能閘極112B具有增大之閘極間距（大於邏輯電路之閘極間距），以增強RF電路154之高頻效能。虛設閘極114B之閘極間距設計成不同於功能閘極112B之閘極間距，以補償圖案密度並減少製程缺陷。尤其是，虛設閘極114B在不同區塊中經不同配置（在閘極間距、閘極尺寸、閘極取向、閘極分組、或上述組合中不同），以具有更多自由度來調整圖案密度並去除（或減少）製程缺陷。在所繪實施例中，設置在功能閘極112B周圍的虛設閘極114B具有各種子集，分別設置於子虛設區域156、158、160、162及164中。
位於第一子虛設區域156中之虛設閘極114B之第一子集設置在功能閘極112B之兩側（沿X方向間隔），其中虛設閘極114B之第一子集具有類似功能閘極112B之閘極間距的閘極間距；位於第二子虛設區域158中之虛設閘極114B之第二子集設置在功能閘極112B之兩側（沿Y方向間隔）上，其中閘極114B之第二子集不同於（例如，大於）功能閘極112B之閘極間距及閘極尺寸；位於第三子虛設區域160中之虛設閘極114B之第三子集設置在功能閘極112B之RF電路區域154之最外面，其中虛設閘極114B之第三子集具有小於功能閘極112B之閘極間距的閘極間距；位於第四子虛設區域162中虛設閘極114B的第四子集設置在RF電路區域154之最外面上並經配置在功能閘極112B之兩邊緣（沿X方向隔開）上，其中虛設閘極114B的第四子集具有小於功能閘極112B之閘極間距的閘極間距（或相同於第三子虛設區域160中虛設閘極114B的閘極間距）；以及位於第五子虛設區域164中虛設閘極114B之第五子集設置在功能閘極112B之RF電路154的最外面上，其中虛設閘極114B之第五子集具有小於功能閘極112B之閘極間距的閘極間距（或相同於第三子虛設區域160中虛設閘極114B的閘極間距）。
尤其是，位於第三子虛設區域160中虛設閘極114B之第三子集分類成一種陣列，此陣列中每列具有第一數量N1的虛設閘極114B；以及位於第五子虛設區域164中第五子集虛設閘極被組合成一陣列，此陣列中每列具有第二數量N2的虛設閘極114B，其中N2大於N1。例如，N1 = 8及N2 = 15。位於第三子虛設區域160及第五子虛設區域164中虛設閘極114B具有第一閘極長度L1，而位於第四子區域162具有第二閘極長度L2，其中第二閘極長度L2大於第一閘極長度L1。所有功能閘極112B及虛設閘極114B朝向X方向。藉由按照各種子區域中虛設閘極之閘極間距、閘極尺寸、及分佈來調整虛設閘極114B。提高了圖案密度，及去除或減少製程缺陷，同時增強RF電路效能。
IC結構100亦包括保護環166，保護環166用於圍繞主動元件區域122A並經連接以對基板產生偏壓，如連接至接地。在RF電路154之高頻操作下，保護環166放置並連接以遮蔽雜訊干擾。保護環166可具有不同配置，例如圍繞具有多層（例如，在第4B圖之繪製實例中的3層）之RF電路154。在一些實例中，保護環166為經由接觸特徵連接至基板的金屬線。在一些實施例中，保護環166配置在主動元件區域122A中功能閘極112B與虛設區域122D中虛設閘極114B之間。
第5圖為根據本揭示案的一些實施例之IC結構100的部分截面圖。第5圖類似於第2A圖但具有更多細節。閘極112（例如閘極112A或閘極112B）包括閘極介電層202、閘極204及閘極間隔物206。閘極介電層202可進一步包括介面層及高介電常數介電材料層。閘極204可進一步包括功函數金屬層204A及填充金屬層204B。閘極112可進一步包括其他材料，例如閘極介電層202與閘極204之間的覆蓋層。閘極間隔物206可包括設置在閘極204之側壁上的一或多種介電材料，例如氧化矽、氮化矽或上述組合。在所繪實施例中，閘極間隔物206包括具有不同介電質組成之內部間隔物206A及外部間隔物206B。閘極112嵌入ILD層140中。
第7圖類似於第5圖並根據具有更多細節之一些實施例來構造。閘極112B包括設置在通道上之閘極介電層202、設置在閘極介電層202上之閘極204、及設置在閘極204之側壁上的閘極間隔物206。閘極介電層202可包括介面層202A及高介電常數介電材料層202B。在一些實例中，閘極介電層202可包括具有不同介電常數之兩個或多於兩個的氧化物層，例如具有不同氧濃度之氧化矽，或氧化矽/氮化矽，或上述組合。在所繪實施例中，閘極204包括功函數金屬層204A及填充金屬層204B。功函數金屬層204A可包括多個膜，其中一個膜具有高於其他膜的功函數、厚於其他膜、或上述兩者。功函數金屬層204A可包括Ti、Ta、Cr、Ni、Mo、Cu、Zr、Zn、Fe、Sn、或上述組合，以及功函數金屬層204A之一個膜可為上述金屬之氧化物或氮化物。功函數金屬層204A的厚度可在10埃(Angstrom)與40埃之間。填充金屬層204B可包括W、AL、Cu或上述組合。閘極間隔物206可包括多個介電層，例如氧化矽層及氮化矽層。在所繪實施例中，閘極間隔物206包括具有不同組成、不同厚度或上述兩者的第一氮化矽層206A及第二氮化矽層206B。在一些實施例中，第一氮化矽層206A之氮濃度大於第二氮化矽層206B之氮濃度。在另一些實施例中，第一氮化矽層206A之厚度大於第二氮化矽層206B之厚度。在另一些實施例中，第一氮化矽層206A之氮濃度及厚度分別大於第二氮化矽層206B之氮濃度及厚度。在另一些實施例中，第一氮化矽層206A之氮濃度及厚度分別小於第二氮化矽層206B之氮濃度及厚度。閘極112之結構、組成及形成方法將於第8圖、第9圖及第10圖進一步詳細地論述。閘極112之輪廓取決於閘極112中各種材料之組成及厚度，如上文所述。針對邏輯電路之閘極112A及RF電路之閘極112B，閘極介電層202具有相同組成及厚度。
第6圖為根據本揭示案的一些實施例之IC結構100的部分截面圖。第6圖提供更多關於閘極112A及112B的細節。第一閘極112A包括具有梯形形狀之頂部部分、以及第二閘極112B包括具有圓角之頂部部分。
閘極112（112A或112B）包括位於鰭式主動區域106之頂表面106A下方的下部部分G1，及位於鰭式主動區域106之頂表面106A上方的上部部分Gu。在橫穿鰭式主動區域截取之截面圖中，無法看到下部部分。然而，第6圖更清楚地圖示閘極112之垂直位置及輪廓。各閘極112（例如112A及112B）與通道130之間的電容耦合僅藉由下部部分接合至通道130達成，並因此對閘極效能貢獻顯著。閘極112A及112B之下部部分具有不同輪廓。由於RF電路中之功能閘極112B具有更大的閘極間距，所以功能閘極112B之下部部分G1因蝕刻負載效應造成之附加蝕刻，從而進一步減小閘極112B之下部部分G1的水平尺寸。閘極112B之下部部分G1在中間具有最小尺寸（或頸縮）。閘極112B之下部部分G1在底表面處為第一寬度W1；在中間處為第二寬度W2；及在頂部（與鰭式主動區域106之頂表面106A齊平）為第三寬度W3。W1及W3中之每一者大於W2；及W3大於W1。在所繪實例中，比值W3/W2在1.2與1.3之間，比值W1/W2在1.05與1.13之間。功能閘極112B之上部部分Gu也具有不平整輪廓。閘極112B之上部部分Gu在底表面處（與鰭式主動區域106之頂表面106A齊平）為第三寬度W3；在中間處為第四寬度W4；及在頂表面處為第五寬度W5。W3及W5中之每一者大於W4。在所繪實例中，比值W5/W4或W3/W4在1.06與1.14之間。功能閘極112B之不平整輪廓進一步減少RF電路之元件（例如FET）之寄生電容，從而實現RF電路之提高的高頻特徵及效能。
根據上述各種實施例，第8圖至第10圖之截面圖進一步描述閘極112。閘極112包括閘極介電層202（例如氧化矽）及設置在閘極介電層202上之閘極204（例如摻雜多晶矽），如第8圖圖示。
在一些實施例中，閘極112替代地或另外地包括用於電路效能及製造整合的其他適當材料。例如，閘極介電層202包括介面層202A（例如氧化矽）及高介電常數介電材料層202B，如第9圖圖示。高介電常數介電材料可包括金屬氧化物、金屬氮化物或金屬氮氧化物。在各種實例中，高介電常數介電材料層包括由適當方法形成之金屬氧化物：ZrO2 、Al2 O3 、及HfO2 ，適當方法例如金屬有機化學氣相沉積(metal organic chemical vapor deposition, MOCVD)、物理氣相沉積(physical vapor deposition, PVD)、原子層沉積(atomic layer deposition, ALD)、或分子束磊晶(molecular beam epitaxy, MBE)。在一些實例中，介面層包括由ALD、熱氧化或紫外線臭氧氧化而形成的氧化矽。閘極204包括金屬，例如鋁、銅、鎢、金屬矽化物、摻雜多晶矽、其他適當導電材料或上述組合。閘極可包括多個導電膜，例如覆蓋層、功函數金屬層、阻障層及填充金屬層（例如鋁或鎢）。多個導電膜經設計使功函數分別匹配n型FET(nFET)及p型FET(pFET)。在一些實施例中，nFET之閘極包括功函數金屬，其組成經設計具有等於或小於4.2 eV的功函數，以及pFET之閘極包括功函數金屬，其組成經設計具有等於或大於5.2 eV的功函數。舉例來說，nFET之功函數金屬層包括鉭、鈦鋁、氮化鋁鈦或上述組合。在其他實例中，pFET之功函數金屬層包括氮化鈦、氮化鉭或上述組合。
在第10圖圖示之一些實施例中，閘極112藉由不同方法而形成有不同結構。閘極可藉由各種沉積方法及適當製程而形成，例如後閘極製程，其中虛設閘極首先形成，隨後在形成源極及汲極特徵之後由金屬閘極替代。或者，閘極由後高介電常數製程形成，其中閘極介電材料層及閘極兩者在形成源極及汲極特徵之後分別由高介電常數介電材料及金屬替代。在後高介電常數製程中，虛設閘極首先藉由沉積及圖案化而形成；接著源極/汲極特徵形成於閘極側面上及層間介電層形成於基板上；虛設閘極藉由蝕刻去除以產生閘極溝槽；及隨後閘極材料層沉積於閘極溝槽中。在本實例中，閘極204包括功函數金屬層204A及填充金屬層204B，例如鋁或銅。這種形成的閘極112具有各種U型閘極材料層。
根據本揭示案的一些實施例，下文進一步描述用於調整IC電路結構之方法。方法包括以下步驟：接收IC電路之電路佈局；及根據各別電路功能分類電路區域，例如邏輯電路、RF電路、記憶體電路、I/O電路等。方法進一步包括以下步驟：更改各別電路之閘極間距，例如增加RF電路之閘極間距以改善高頻效能，及減小邏輯電路之閘極間距以增大電路封裝密度。特別的是，RF電路之閘極間距經調整使得躍遷頻率(fT)等於或接近fT峰值。方法進一步包括更改閘極寬度及閘極長度以根據各別電路之電路特徵（例如RF電路之寄生電容）進一步增強電路效能。方法亦包括添加圍繞電路之虛設區域，例如圍繞RF電路之虛設區域。虛設區域之形狀及大小取決於一或多個因素，例如圖案密度、及RF電路之形狀及大小。方法進一步包括確定設置在虛設區域中之虛設閘極的相關參數，包括閘極間距、閘極寬度、閘極長度、閘極結構（例如在有或沒有閘極介電層之情況下）、閘極組成（例如多晶矽、金屬或金屬合金）、及閘極配置（例如連接至電線或浮置）。在一些實例中，虛設閘極包括具有不同分組、閘極間距、閘極長度及閘極寬度（例如第4B圖中圖示之）的子集。方法亦包括添加圍繞各別電路之保護環，例如圍繞RF電路之保護環。在一些實例中，保護環設置在各別電路（例如RF電路）與設置在虛設區域周邊的虛設閘極之間。在一些實施例中，保護環由閘極組成，但在配置、組成及取向方面與虛設區域中之虛設閘極不同。例如，保護環連接至電線（例如接地），而虛設閘極不含連接及浮置。在一些實例中，保護環包括沿X方向取向之部分及沿Y方向取向之部分，以包圍各別電路（例如RF電路），例如第4A圖或第4B圖中圖示。
本揭示案提供IC結構之不同實施例，其中IC結構具有不同功能之多個電路區域，例如邏輯電路區域及RF電路區域。標準單元依照預定規則配置至經設計的電路區域。在上述各種實施例中，電路或標準單元根據揭示的規則進行設計及配置。虛設區域圍繞每個電路，其中虛設區域具有虛設閘極形成於其上。RF電路中之功能閘極經特別設計具有增大的閘極間距，藉此減少寄生電容及增強高頻效能。圍繞RF電路之虛設閘極經設計具有減小之閘極間距，以補償由RF電路中增大之閘極間距的功能閘極引起的圖案密度的變化，從而除去或減少製程缺陷，以便整個IC結構在不犧牲製造品質的情況下具有增強之電路效能。
本揭示案根據一些實施例提供一種半導體結構。半導體結構包括具有第一電路區域及第二電路區域的半導體基板、從半導體基板延伸並由隔離特徵圍繞的鰭式主動區域、第一電晶體及第二電晶體。第一電晶體包括形成於主動區域上並設置在第一電路區域中之第一閘極堆疊，此第一閘極堆疊具有小於基準間距之第一閘極間距。第二電晶體包括形成於主動區域上並設置在第二電路區域中的第二閘極堆疊，此第二閘極堆疊具有大於基準間距之第二間距。第二電晶體為高頻電晶體及第一電晶體為邏輯電晶體。
本揭示案根據另一些實施例提供一種半導體電路結構。半導體電路結構包括具有第一電路區域及第二電路區域之半導體基板、及邏輯電晶體，其中邏輯電晶體包括設置在第一電路區域中的第一閘極堆疊，第一閘極堆疊具有第一閘極間距。半導體電路結構進一步包括高頻電晶體，其中高頻電晶體包括設置在第二電路區域中之第二閘極堆疊，第二閘極堆疊具有大於第一閘極間距之第二閘極間距。半導體電路結構進一步包括圍繞邏輯電晶體之第一虛設區域及圍繞高頻電晶體之第二虛設區域。半導體電路結構進一步包括保護環，設置在第二電路區域與第二虛設區域之間。第一虛設區域包括配置有等於第一閘極間距之第三閘極間距的第一虛設閘極；及第二虛設區域包括配置有小於第二閘極間距之第四閘極間距的第二虛設閘極。
本揭示案根據另一些實施例提供一種半導體結構。半導體結構包括具有第一電路區域及第二電路區域之半導體基板、及邏輯電晶體，其中邏輯電晶體包括設置在第一電路區域中的第一閘極堆疊，第一閘極堆疊具有第一閘極間距及第一閘極高度。半導體結構進一步包括高頻電晶體，其中高頻電晶體包括設置在第二電路區域中之第二閘極堆疊，第二閘極堆疊具有大於第一閘極間距之第二閘極間距及小於第一閘極高度之第二閘極高度。半導體結構進一步包括圍繞邏輯電晶體之第一虛設區域及圍繞高頻電晶體之第二虛設區域。半導體結構進一步包括保護環，設置在第二電路區域與第二虛設區域之間。第一虛設區域包括配置有等於第一閘極間距之第三閘極間距的第一虛設閘極、及第二虛設區域包括配置有小於第二閘極間距之第四閘極間距的第二虛設閘極。
前述內容已經概述了若干實施例之特徵。熟習此項技術者應瞭解，可輕易使用本揭示案作為設計或修改其他製程及結構的基礎，以便實施本文所介紹的實施例或實例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案的精神及範疇，且可在不脫離本揭示案的精神及範疇的情況下產生本文的各種變化、替代及更改。
100:積體電路(IC)結構 102:基板 102A:頂表面 104:隔離特徵 106:主動區域/鰭式主動區域 106A:頂表面 108:N井 110:P井 112:閘極/閘極堆疊 112A:閘極 112B:閘極 114A:虛設閘極 114B:虛設閘極 120:第一電路區域 120A:主動元件區域 120D:虛設區域 122:第二電路區域 122A:主動元件區域 122B:閘極 122D:虛設區域 126:源極 128:汲極 130:通道 132:P型FET(pFET) 134:N型FET(nFET) 136:P型FET(pFET) 138:N型FET(nFET) 140:ILD層 142:圓角 144:頸縮輪廓 146:觸點 150:保護環 152:保護環 156:子虛設區域 158:子虛設區域 160:子虛設區域 162:子虛設區域 164:子虛設區域 166:保護環 202:閘極介電層 202A:介面層 202B:高介電常數介電材料層 204:閘極 204A:功函數金屬層 204B:填充金屬層 206:閘極間隔物 206A:內部間隔物 206A:第一氮化矽層 206B:外部間隔物 206B:第二氮化矽層 A-A':剖線 B-B':剖線 C-C':剖線 D1:第一寬度 D2:第二寬度 G1:下部部分 Gu:上部部分 H1:第一高度 H2:第二高度 L1:第一閘極長度 L2:第二閘極長度 P1:第一間距 P2:第二間距 S1:第一子集 S2:第二子集 W1:第一寬度 W2:第二寬度 W3:第三寬度 W4:第四寬度 W5:第五寬度 X:方向 Y:方向
當結合附圖閱讀時，根據以下詳細描述可更好地理解本揭示案的態樣。應注意，根據工業標準實踐，各種特徵未按比例繪製。事實上，為論述清楚，各特徵的尺寸可任意地增加或縮小。 第1A圖為根據本揭示案的一些實施例之積體電路(integrated circuit, IC)結構的俯視圖。 第1B圖、第1C圖、第1D圖及第1E圖為根據本揭示案的一些實施例之第1A圖的IC結構的截面圖。 第2A圖及第2B圖為根據本揭示案的一些實施例之IC結構的部分截面圖。 第3圖、第4A圖及第4B圖為根據本揭示案的一些實施例之IC結構的俯視圖。 第5圖、第6圖及第7圖為根據本揭示案的一些實施例之IC結構的截面圖。 第8圖、第9圖及第10圖為根據本揭示案的一些實施例之IC結構中的閘極之截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:積體電路(IC)結構
112A:閘極
112B:閘極
114A:虛設閘極
114B:虛設閘極
120:第一電路區域
120A:主動元件區域
120D:虛設區域
122:第二電路區域
122A:主動元件區域
122D:虛設區域
150:保護環
152:保護環
P1:第一間距
P2:第二間距
S1:第一子集
S2:第二子集

Claims (20)

  1. 一種半導體電路結構，包括： 一半導體基板，具有一第一電路區域及一第二電路區域； 複數個鰭式主動區域，從該半導體基板延伸並由複數個隔離特徵圍繞； 複數個第一電晶體，包括複數個第一閘極堆疊，其中該些第一閘極堆疊形成於該些鰭式主動區域上並設置在該第一電路區域中，並且該些第一閘極堆疊具有小於一基準間距的一第一閘極間距；以及 複數個第二電晶體，包括複數個第二閘極堆疊，其中該些第二閘極堆疊形成於該些鰭式主動區域上並設置在該第二電路區域中，並且該些第二閘極堆疊具有大於該基準間距的一第二閘極間距，其中該些第二電晶體為高頻電晶體及該些第一電晶體為邏輯電晶體。
  2. 如請求項1所述之半導體電路結構，其中根據該些第一電晶體及該些第二電晶體之製造技術及特徵來確定該基準間距。
  3. 如請求項1所述之半導體電路結構，進一步包括複數個第三電晶體，該些第三電晶體包括複數個第三閘極堆疊，其中該第三閘極堆疊形成於該些鰭式主動區域上並設置在該半導體基板之一第三電路區域中，並且該些第三閘極堆疊具有不同於該些第一閘極間距及該些第二閘極間距之一第三閘極間距。
  4. 如請求項1所述之半導體電路結構，其中 該些第一閘極堆疊包括一第一閘極高度；以及 該些第二閘極堆疊包括一第二閘極高度，其中該第二閘極高度小於該第一閘極高度。
  5. 如請求項4所述之半導體電路結構，其中 該些第一閘極堆疊及該些第二閘極堆疊在截面圖中不同； 該些第一閘極堆疊包括具有一梯形形狀之一頂部部分；以及 該些第二閘極堆疊包括具有圓角之一頂部部分。
  6. 如請求項5所述之半導體電路結構，其中 每一該些第二閘極堆疊進一步包括一上部部分及一下部部分，其中該上部部分位於該些鰭式主動區域之一頂表面上方及該下部部分位於該些鰭式主動區域之該頂表面下方；以及 該下部部分在截面圖中具有一不平整輪廓。
  7. 如請求項6所述之半導體電路結構，其中 每一該些第二閘極堆疊的該下部部分在一底表面處為一第一寬度，在一中間處為一第二寬度，及在與該些鰭式主動區域之該頂表面齊平的一頂表面處為一第三寬度； 該第一寬度及第三寬度中的每一者大於該第二寬度；以及 該第三寬度大於該第一寬度。
  8. 如請求項7所述之半導體電路結構，其中 該第一寬度比該第二寬度的一第一比值在1.05與1.13之間；以及 該第三寬度比該第二寬度的一第二比值在1.2與1.3之間。
  9. 如請求項7所述之半導體電路結構，其中 每一該些第二閘極堆疊的該上部部分在一中間處為一第四寬度，及在一頂表面處為一第五寬度；以及 該第三寬度及該第五寬度中的每一者大於該第四寬度。
  10. 如請求項9所述之半導體電路結構，其中該第五寬度比該第四寬度的一第三比值在1.06與1.14之間。
  11. 如請求項1所述之半導體電路結構，進一步包括一第一虛設區域及一第二虛設區域，該第一虛設區域圍繞該些第一電晶體及該第二虛設區域圍繞該些第二電晶體，其中 該第一虛設區域包括複數個第一虛設閘極，該些第一虛設閘極的一閘極間距等於該第一閘極間距；以及 該第二虛設區域包括複數個第二虛設閘極，該些第二虛設閘極的一閘極間距小於該第二閘極間距。
  12. 如請求項11所述之半導體電路結構，其中該些第二虛設閘極包括一第一子集及一第二子集，該第一子集及該第二子在閘極間距、閘極尺寸及閘極分組的方面有所不同，從而調整圖案密度。
  13. 如請求項11所述之半導體電路結構，進一步包括複數個多層保護環，該些多層保護環設置在該些第二電晶體與該第二虛設區域之間。
  14. 如請求項13所述之半導體電路結構，其中該些多層保護環包括複數個導電特徵，該些導電特徵連接至一接地線以對該半導體基板產生偏壓。
  15. 如請求項1所述之半導體電路結構，其中該些第一電晶體及該些第二電晶體為具有垂直堆疊之多通道的場效電晶體。
  16. 一種半導體電路結構，包括： 一半導體基板，具有一第一電路區域及一第二電路區域； 複數個邏輯電晶體，包括複數個第一閘極堆疊，其中該些第一閘極堆疊設置在該第一電路區域中，並且該些第一閘極堆疊具有一第一閘極間距； 複數個高頻電晶體，包括複數個第二閘極堆疊，其中該些第二閘極堆疊設置在該第二電路區域中，並且該些第二閘極堆疊具有大於該第一閘極間距之一第二閘極間距； 一第一虛設區域及一第二虛設區域，其中該第一虛設區域圍繞該些邏輯電晶體及該第二虛設區域圍繞該些高頻電晶體；以及 一保護環，設置在該第二電路區域與該第二虛設區域之間，其中 該第一虛設區域包括複數個第一虛設閘極，該些第一虛設閘極具有等於該第一閘極間距之一第三閘極間距；以及 該第二虛設區域包括複數個第二虛設閘極，該些第二虛設閘極具有小於該第二閘極間距之一第四閘極間距。
  17. 如請求項16所述之半導體電路結構，其中 該些第一閘極堆疊包括一第一閘極高度；以及 該些第二閘極堆疊包括一第二閘極高度，其中該第二閘極高度小於該第一閘極高度。
  18. 如請求項17所述之半導體電路結構，其中 每一該些第二閘極堆疊進一步包括一上部部分及一下部部分； 每一該些第二閘極堆疊的該下部部分在一底表面處為一第一寬度，在一中間處為一第二寬度，及在一頂表面處為一第三寬度； 該第一寬度及該第三寬度中的每一者大於該第二寬度；以及 該第三寬度大於該第一寬度。
  19. 如請求項16所述之半導體電路結構，其中該些邏輯電晶體及該些高頻電晶體為均具有垂直堆疊之多通道的場效電晶體。
  20. 一種半導體結構，包括： 一半導體基板，具有一第一電路區域及一第二電路區域； 複數個邏輯電晶體，包括複數個第一閘極堆疊，其中該些第一閘極堆疊設置在該第一電路區域中，並且該些第一閘極堆疊具有一第一閘極間距及一第一閘極高度； 複數個高頻電晶體，包括複數個第二閘極堆疊，其中該些第二閘極堆疊設置在該第二電路區域中，並且該些第二閘極堆疊具有大於該第一閘極間距之一第二閘極間距及小於該第一閘極高度之一第二閘極高度； 一第一虛設區域及一第二虛設區域，其中該第一虛設區域圍繞該些邏輯電晶體及該第二虛設區域圍繞該些高頻電晶體；以及 一保護環，設置在該第二電路區域與該第二虛設區域之間，其中 該第一虛設區域包括複數個第一虛設閘極，該些第一虛設閘極具有等於該第一閘極間距之一第三閘極間距；以及 該第二虛設區域包括複數個第二虛設閘極，該些第二虛設閘極具有小於該第二閘極間距之一第四閘極間距。
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