TW202036789A - 形成自動對準通孔之方法 - Google Patents

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Abstract

描述了電子器件和用於形成具有自動對準通孔的電子器件的方法。利用黏著增強層來促進在導電材料與至少一個通孔開口的側壁之間的黏著。自動對準通孔降低通孔電阻並且減小短路至錯誤金屬線的可能性。

Description

形成自動對準通孔之方法
本揭示內容的實施例涉及電子器件製造領域，並且特定而言，涉及積體電路(IC)製造。更特定地，本揭示內容的實施例關於電子器件和形成具有自動對準通孔的電子器件的方法。
一般而言，積體電路(IC)指電子器件集合，該等電子器件例如，在半導體材料（通常為矽）的小晶圓上形成的電晶體。通常，IC包括一或多個金屬化層，該等金屬化層具有用於使IC的電子器件彼此連接並且連接到外部連接的金屬線。通常，將層間介電材料的層放置在IC的金屬化層之間用於絕緣。
隨著IC尺寸減小，在金屬線之間的間隔減小。通常，為了製造互連結構，使用涉及將一個金屬化層對準和連接到另一金屬化層的平面製程。
通常，獨立於金屬化層上方的通孔來執行金屬化層中金屬線的圖案化。然而，傳統通孔製造技術無法提供通孔自動對準。在傳統技術中，用於將上部金屬化層中的線連接到下部金屬化層而形成的通孔經常與下部金屬化層中的線未對準。通孔-線未對準增加通孔電阻，並且導致到錯誤金屬線的潛在短路。通孔-線未對準引致器件故障、降低產率及增加製造成本。由此，需要形成自動對準通孔的方法。
描述了電子器件和形成具有自動對準通孔的電子器件的方法。在一或多個實施例中，一種形成電子器件的方法包含：提供基板，基板上具有第一絕緣層，該第一絕緣層具有頂表面和沿著第一方向形成的複數個溝槽，該複數個溝槽具有第一導電材料，該第一導電材料具有與該第一絕緣層的頂表面基本上共面的第一導電表面；在該第一導電表面上選擇性沉積蝕刻終止層；在該第一絕緣層上形成遮罩層，該遮罩層具有與該蝕刻終止層的頂表面基本上共面的頂表面；在該蝕刻終止層或該遮罩層的一或多個的頂表面上沉積第二絕緣層；平坦化該第二絕緣層以形成至少一個通孔開口，該至少一個通孔開口具有底表面，該底表面包含該蝕刻終止層的頂表面的暴露部分和該遮罩層的頂表面的暴露部分；以及選擇性移除經由該通孔開口暴露的該蝕刻終止層，使得該通孔開口的底表面包含該第一導電材料。
在一或多個實施例中，描述了一種電子器件。在一或多個實施例中，一種電子器件包含：基板，包含具有沿著第一方向延伸的複數個溝槽的第一絕緣層，該複數個溝槽中具有第一導電材料；蝕刻終止層，在該等第一導電材料的至少一個上；遮罩層，在該第一絕緣層上形成，該遮罩層具有與該蝕刻終止層的頂表面基本上共面的頂表面並且具有暴露該第一導電材料的一部分的複數個開口，該複數個開口的每一個具有側壁；第二絕緣層，在該遮罩層和蝕刻終止層上，該第二絕緣層具有與該遮罩層中的開口對準的複數個開口，該複數個開口的每一個具有側壁；第二導電材料，在該遮罩層和第二絕緣層的開口中，該第二導電材料在該第二導電材料與該等開口的側壁之間具有間隙；以及黏著增強層，在該等間隙中。
一或多個實施例涉及一種形成電子器件的方法。在一或多個實施例中，一種形成電子器件的方法包含：提供基板，基板上具有第一絕緣層、蝕刻終止層、和第二絕緣，該第一絕緣層具有頂表面和沿著第一方向形成的複數個溝槽，該複數個溝槽具有第一導電材料，該第一導電材料具有與該第一絕緣層的頂表面基本上共面的第一導電表面，該第二絕緣層具有至少一個未對準的通孔開口，該未對準的通孔開口具有底表面，該底表面包含該第一絕緣層的頂表面或該第一導電材料的頂表面中的一者或多者的暴露部分；使該第一導電材料經由該未對準的通孔開口凹陷，使得該第一導電表面在該第一絕緣層的頂表面之下，並且產生對準的通孔開口；在該第一導電表面上的該對準的通孔開口中選擇性沉積第二導電材料，其中該第二導電材料在該第一導電材料上形成為在該第二導電材料的側面與該蝕刻終止層、該第一絕緣層或該第二絕緣層的一或多個之間具有間隙；以及在該等間隙中沉積黏著增強層。
在描述本揭示內容的若干示例性實施例之前，應理解本揭示內容不限於以下描述中闡述的構造或製程步驟的細節。本揭示內容能夠具有其他實施例並且能夠以各種方式實踐或實現。
如本文所使用的「基板」指在製造製程期間在其上執行膜處理的任何基板或在基板上形成的材料表面。例如，取決於應用，其上可以執行處理的基板表面包含諸如矽、氧化矽、應變矽、絕緣體上矽(SOI)、碳摻雜的氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石之類的材料，以及任何其他材料，諸如金屬、金屬氮化物、金屬合金和其他導電材料。基板包括但不限於半導體晶圓。基板可暴露至預處理製程來拋光、蝕刻、還原、氧化、羥基化、退火和/或烘烤基板表面。除了直接在基板表面本身上進行膜處理之外，在本揭示內容中，如下文更詳細揭示的，所揭示的膜處理步驟中的任何步驟亦可在基板上形成的下層上執行，並且術語「基板表面」意欲包括如上下文指出的此種下層。因此，例如，在已將膜/層或部分膜/層沉積到基板表面上的情況下，新沉積的膜/層的暴露表面變成基板表面。
如在本說明書和隨附申請專利範圍中使用的，術語「前驅物」、「反應物」、「反應氣體」等等可互換使用來指可以與基板表面反應的任何氣態物種。
描述了電子器件和用於形成具有自動對準通孔的電子器件的方法。在一或多個實施例中，描述了一種用於電子器件的方法。提供基板，基板上具有第一絕緣層的，第一絕緣層具有頂表面和沿著第一方向形成的複數個溝槽，複數個溝槽具有第一導電材料，該第一導電材料具有與第一絕緣層的頂表面基本上共面的第一導電表面。在第一導電表面上選擇性沉積蝕刻終止層。在第一絕緣層上形成遮罩層，該遮罩層具有與蝕刻終止層的頂表面基本上共面的頂表面。在蝕刻終止層或遮罩層中的一或多者的頂表面上沉積第二絕緣層。平坦化第二絕緣層以形成至少一個通孔開口，該至少一個通孔開口具有底表面，該底表面包含蝕刻終止層的頂表面的暴露部分和遮罩層的頂表面的暴露部分。選擇性移除經由通孔開口暴露的蝕刻終止層，使得通孔開口的底表面包含第一導電材料。
如本文所使用，術語「自動對準通孔」指沿著至少兩個方向與下部（或第一）和上部（或第二）金屬化層中的導線自動對準的通孔。
與傳統技術相比，一些實施例有利地提供具有錨固（anchoring）的自動對準通孔以改進黏著性。在一些實施例中，自動對準通孔提供優於傳統通孔的較低通孔電阻和電容益處。自動對準通孔的一些實施例提供了在通孔與金屬化層的導線之間的完全對準，該完全對準實質上無誤差，這有利地增加器件產率並且降低器件成本。此外，自動對準通孔的一些實施例為完全自動對準的方法提供較大接觸面積和較低通孔電阻。
電子器件100的各個部件（包括半導體基板102，絕緣層104、116，蝕刻終止層112，遮罩層114，導電材料106、120，以及黏著增強層125）可以藉由任何合適製程或技術人員已知的製程來形成。第1圖至第10B圖示出了根據本揭示內容的一或多個實施例的電子器件和製造電子器件的方法。
第1圖至第10B圖示出了根據一或多個實施例的用於提供自動對準通孔的電子器件100的截面圖。參看第1圖，在基板102上提供第一絕緣層104。如在本說明書和隨附申請專利範圍中所使用的，術語「提供」意味著使基板102可用於處理（例如，定位在處理腔室中）。第一絕緣層具有頂表面110和沿著第一方向形成的複數個溝槽108，複數個溝槽108具有第一導電材料106，該第一導電材料106具有與第一絕緣層104的頂表面110基本上共面的第一導電表面105。
在一或多個實施例中，基板102包含半導體材料，例如，矽(Si)、碳(C)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、磷化銦(InP)、砷化銦鎵(InGaAs)、砷化鋁銦(InAlAs)、其他半導體材料、或前述材料的任何組合。在一或多個實施例中，基板102是絕緣體上半導體(SOI)基板，該SOI基板包括主體下部基板、中間絕緣層、和頂部單晶層。頂部單晶層可包含上文列出的任何材料，例如矽。在各個實施例中，例如，基板102可以是有機、陶瓷、玻璃或半導體基板。儘管本文描述了可形成基板102的材料的幾個實例，但可用作其上可構建被動和主動電子器件（例如，電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電器件或任何其他電子器件）的基底的任何材料落入本揭示內容的精神和範圍內。
在一或多個實施例中，基板102包括用於積體電路的一或多個金屬化互連層。在至少一些實施例中，基板102包括被構造為連接金屬化層的互連，例如，通孔。在至少一些實施例中，基板102包括電子器件，例如，電晶體、記憶體、電容器、電阻器、光電器件、開關和由電氣絕緣層分隔的任何其他主動和被動電子器件，該電氣絕緣層例如層間介電質、溝槽絕緣層或為電子器件製造領域中的一般技術人員已知的任何其他絕緣層。在一或多個實施例中，基板102包括在基板102上方的一或多層，用於限制晶格位錯和缺陷。
第一絕緣層104可以是適於絕緣相鄰器件並且防止洩漏的任何材料。在一或多個實施例中，電氣絕緣層104是氧化物層（例如，二氧化矽）或由電子器件設計決定的任何其他電氣絕緣層。在一或多個實施例中，第一絕緣層104包含層間介電質(ILD)。在一或多個實施例中，第一絕緣層104是低介電常數介電質，該低介電常數介電質包括但不限於諸如例如二氧化矽、氧化矽、碳摻雜的氧化物（「CDO」）（例如，碳摻雜的二氧化矽）、多孔二氧化矽(SiO2 )、氮化矽(SiN)或其任何組合的材料。儘管術語「氧化矽」可用於描述第一絕緣層104，但技術人員將認識到本揭示內容不限於特定化學計量。例如，術語「氧化矽」和「二氧化矽」均可用於描述具有任何合適化學計量比的矽和氧原子的材料。對本揭示內容中列出的其他材料（例如，氮化矽、氮氧化矽、氧化鋁、氧化鋯等等）而言情況也一樣。
在一或多個實施例中，第一絕緣層104包括具有小於5的介電常數值的介電材料。在一或多個實施例中，第一絕緣層104包括具有從約2至約4的介電常數值的介電材料。在至少一些實施例中，第一絕緣層104包括氧化物、碳摻雜的氧化物、黑金剛石®、多孔二氧化矽、碳化物、碳氧化物、氮化物、氮氧化物、氧碳氮化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽（SiOF）玻璃、有機矽酸鹽玻璃(SiOCH)、氟矽酸鹽玻璃(FSG)、多孔低介電常數或其任何組合、由電子器件設計決定的其他電氣絕緣層、或其任何組合。在至少一些實施例中，第一絕緣層104可包括聚醯亞胺、環氧樹脂、光可界定材料（諸如苯并環丁烯(BCB)和WPR系列材料）或旋塗玻璃。
在一或多個實施例中，第一絕緣層104是用於將一個金屬線與基板102上的其他金屬線隔離的低介電常數層間介電質。在一或多個實施例中，第一絕緣層104的厚度在從約10奈米(nm)至約2微米(µm)的近似範圍中。
在一或多個實施例中，第一絕緣層104使用一種沉積技術沉積，該等沉積技術諸如但不限於電漿增強化學氣相沉積(「PECVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、旋塗、或為微電子器件製造領域中的一般技術人員已知的其他絕緣沉積技術。
參看第1圖，在第一絕緣層104中沿著第一方向形成複數個溝槽108。下部金屬化層(Mx)包含第一導電材料106，該第一導電材料106包含在基板102上的第一絕緣層104上沿著X軸（方向）122延伸的導線107的集合。第1圖的X軸與圖頁面的平面正交地延伸。如第1圖所示，X軸（方向）122以角126與Y軸（方向）124交叉。在一或多個實施例中，角126是約90度。在另一實施例中，角126是不同於90度角的角。第一絕緣層104包含溝槽108。第一導電材料106在溝槽108中沉積。
在一或多個實施例中，包含第一導電材料106的下部金屬化層Mx是電子器件的後端金屬化的一部分。在一或多個實施例中，使用為微電子器件製造領域中的一般技術人員已知的一或多種圖案化和蝕刻技術使用硬遮罩圖案化和蝕刻第一絕緣層104以形成溝槽108。在一或多個實施例中，第一絕緣層104中的溝槽108的尺寸由稍後在製程中形成的導線尺寸確定。
在一或多個實施例中，形成第一導電材料106涉及利用導電材料層填充溝槽108。在一或多個實施例中，首先在溝槽108的內部側壁和底部上沉積基層（未圖示），並且隨後在基層上沉積導電層。在一或多個實施例中，基層包括在導電阻擋層（未圖示）上沉積的導電晶種層（未圖示）。晶種層可以包括銅(Cu)，並且導電阻擋層可以包括鋁(Al)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)和類似金屬。導電阻擋層可以用於防止導電材料從晶種層（例如，銅或鈷）擴散到第一絕緣層104中。此外，導電阻擋層可以用於提供針對晶種層（例如，銅）的黏著。
在一或多個實施例中，為了形成基層，將導電阻擋層沉積到溝槽108的側壁和底部上，並且隨後在導電阻擋層上沉積晶種層。在另一實施例中，導電基層包括直接沉積到溝槽108的側壁和底部上的晶種層。導電阻擋層和晶種層的每一個可使用為半導體製造領域中的一般技術人員已知的任何薄膜沉積技術（例如，濺射、毯覆式沉積等等）來沉積。在一或多個實施例中，導電阻擋層和晶種層中的每一個具有在從約1 nm至約100 nm的近似範圍中的厚度。在一或多個實施例中，阻擋層可以是薄介電質，該薄介電質已經被蝕刻來建立到下方金屬層的導電性。在一或多個實施例中，阻擋層可被完全省略，並且銅線的適當摻雜可用於製成「自形成阻擋」。
在一或多個實施例中，藉由電鍍製程將導電層（例如，銅或鈷）沉積到銅的基層的晶種層上。在一或多個實施例中，使用為微電子器件製造領域中的一般技術人員已知的鑲嵌製程將導電層沉積到溝槽108中。在一或多個實施例中，使用選擇性沉積技術將導電層沉積到溝槽108中的晶種層上，該選擇性沉積技術諸如但不限於電鍍、電解、CVD、PVD、MBE、MOCVD、ALD、旋塗、或為微電子器件製造領域中的一般技術人員已知的其他沉積技術。
在一或多個實施例中，對用於第一導電材料106的導電層的材料的選擇決定對用於晶種層的材料的選擇。例如，若用於第一導電材料106的材料包括銅，則用於晶種層的材料亦包括銅。在一或多個實施例中，第一導電材料106包括金屬，例如，銅(Cu)、釕(Ru)、鎳(Ni)、鈷(Co)、鉬(Mo)、銠(Rh)、銥(Ir)、鈮(Nb)、鎳矽(NiSi)、三元複合化合物(LaRu2 As2 )、或其任何組合。
在一或多個實施例中，使用為微電子器件製造領域中的一般技術人員已知的化學機械拋光(「CMP」)技術移除導電層和基層的部分來使第一導電材料106的頂部與第一絕緣層104的頂部平齊。
在一個非限制性實例中，第一導電材料106的厚度（如沿著第1圖的z軸所量測）在從約15 nm至約1000 nm的近似範圍中。在一個非限制性實例中，第一導電材料106的厚度是從約20 nm至約200 nm。在一個非限制性實例中，第一導電材料106的寬度（如沿著第1圖的y軸所量測）在從約5 nm至約500 nm的近似範圍中。在一個非限制性實例中，第一導電材料106的導線集合之間的間隔（間距）是從約2 nm至約500 nm。在更特定的非限制性實例中，第一導電材料106的導線集合之間的間隔（間距）是從約5 nm至約50 nm。
在一或多個實施例中，下部金屬化層Mx被構造為連接到其他金屬化層（未圖示）。在一或多個實施例中，金屬化層Mx被構造為提供與電子器件的電接觸，該等電子器件例如電晶體、記憶體、電容器、電阻器、光電器件、開關和由電氣絕緣層分隔的任何其他主動和被動電子器件，該電氣絕緣層例如層間介電質、溝槽絕緣層或為電子器件製造領域中的一般技術人員已知的任何其他絕緣層。
參考第2圖，在第一導電表面105上選擇性沉積蝕刻終止層112。在一或多個實施例中，蝕刻終止層112包含氮化矽、氧化鋁、碳氮化矽、氧化鉿、氧碳氮化矽或氮化鋁的一或多個。在一或多個特定實施例中，蝕刻終止層112包含氮化矽。在一或多個實施例中，蝕刻終止層112具有大於10 nm（包括大於15 nm或大於20 nm）的厚度。
第3圖是在第一絕緣層104的頂表面110上形成遮罩層114之後的與第2圖的截面圖類似的截面圖。在一或多個實施例中，遮罩層114在蝕刻終止層112的頂表面113上和第一絕緣層104的頂表面上形成。在一或多個實施例中，遮罩層114包含氧化鋁、二氧化矽、氧化矽、碳氮化矽、氧碳化矽等等的一或多個。在一或多個實施例中，遮罩層114具有大於10 nm（包括大於15 nm或大於20 nm）的厚度。
在一或多個實施例中，在第一絕緣層104上形成遮罩層114包含在第一絕緣層104和蝕刻終止層112的頂表面113上保形地沉積遮罩材料，並且平坦化基板102以從蝕刻終止層112的頂表面113移除遮罩材料，從而暴露蝕刻終止層。遮罩材料可為本領域技術人員已知的任何適當遮罩材料。在一或多個實施例中，遮罩材料包含氧化鋁、氧化矽、碳氮化矽、氧碳化矽等等的一或多者。
參考第4圖，在一或多個實施例中，遮罩層114具有頂表面115，該頂表面115與蝕刻終止層112的頂表面113基本上共面。在一些實施例中，使用為微電子器件製造領域中的一般技術人員已知的化學機械平坦化(CMP)技術的一種來平坦化基板102並移除遮罩層114的部分和/或蝕刻終止層112的部分。在CMP期間，遮罩層114的厚度容易降低。遮罩層114的厚度降低可在約2 nm至約4 nm的範圍中。
參考第5圖，在一或多個實施例中，在蝕刻終止層112或遮罩層114的一或多個的頂表面上沉積第二絕緣層116。
第二絕緣層116可以是適於絕緣相鄰器件並且防止洩漏的任何材料。在一或多個實施例中，第二絕緣層116是與第一絕緣層104相同的材料。在一或多個實施例中，第二絕緣層116是氧化物層（例如，二氧化矽）、或由電子器件設計決定的任何其他電氣絕緣層。在一或多個實施例中，第二絕緣層116包含層間介電質(ILD)。在一或多個實施例中，第二絕緣層116是低介電常數介電質，該低介電常數介電質包括但不限於諸如例如二氧化矽、氧化矽、碳摻雜的氧化物（「CDO」）（例如，碳摻雜的二氧化矽）、多孔二氧化矽(SiO2 )、氮化矽(SiN)或其任何組合的材料。
在一或多個實施例中，第二絕緣層116包括具有小於5的介電常數值的介電材料。在一或多個實施例中，第二絕緣層116包括具有小於2的介電常數值的介電材料。在至少一些實施例中，第二絕緣層116包括氧化物、碳摻雜的氧化物、多孔二氧化矽、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽（SiOF）玻璃、有機矽酸鹽玻璃(SiOCH)、或其任何組合、由電子器件設計決定的其他電氣絕緣層、或其任何組合。在至少一些實施例中，第二絕緣層116可包括聚醯亞胺、環氧樹脂、光可界定材料（諸如苯并環丁烯(BCB)和WPR系列材料）或旋塗玻璃。
在一或多個實施例中，第二絕緣層116是用於將一個金屬線與基板102上的其他金屬線隔離的低介電常數層間介電質。在一或多個實施例中，第二絕緣層116的厚度在從約10奈米(nm)至約2微米(µm)的近似範圍中。
在一或多個實施例中，第一絕緣層104和第二絕緣層116獨立地選自氧化物、碳摻雜的氧化物、多孔二氧化矽、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽(SiOF)玻璃、有機矽酸鹽玻璃(SiOCH)或其任何組合。
在一或多個實施例中，第二絕緣層116使用一種沉積技術沉積，該等沉積技術諸如但不限於化學氣相沉積(「CVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、旋塗或為微電子器件製造領域中的一般技術人員已知的其他絕緣沉積技術。
參看第6圖，在一或多個實施例中，平坦化第二絕緣層116以形成至少一個通孔開口118。至少一個通孔開口118具有底表面123，該底表面123包含蝕刻終止層112的頂表面113的暴露部分和遮罩層114的頂表面115的暴露部分。如本文所使用的，術語「平坦化」指使表面光滑的製程，並且包括但不限於化學機械拋光/平坦化(CMP)、蝕刻等等。
不意欲受理論束縛，認為平坦化第二絕緣層116以形成具有底表面123（該底表面123包含蝕刻終止層112的頂表面113的暴露部分和遮罩層114的頂表面115的暴露部分）的至少一個通孔開口118，因此產生雙色（亦即,雙蝕刻終止）方案，這將有助於在下層金屬的區域中自動對準通孔。如本文所使用的，術語「雙色」指可相對於彼此選擇性蝕刻的兩種不同材料。換言之，一種材料將被蝕刻，而其他材料將不被蝕刻，這歸因於在雙色之間的選擇性（不同性質的介電膜和蝕刻該等介電膜所需的化學試劑）。
在一或多個實施例中，平坦化第二絕緣層116包含雙鑲嵌製程。如本文所使用的，術語「鑲嵌製程」指一種製程，其中首先將介電質沉積到基板上，隨後圖案化該介電質並藉由金屬沉積物填充。如本文所使用的，術語「雙鑲嵌製程」指一種製程，其中以金屬沉積物同時填充通孔和溝槽的方式來圖案化通孔和溝槽。因此，在一或多個實施例中，第二絕緣層116在蝕刻終止層112或遮罩層114的一或多個的頂表面上沉積並且隨後使用標準微影和蝕刻技術被圖案化以形成通孔開口118。隨後，沉積（未示出）擴散阻擋層（例如，基於鉭的層）。隨後藉由物理氣相沉積(PVD)沉積薄金屬晶種（例如，銅），接著電鍍金屬晶種，這填充通孔開口118（未示出）。藉由化學機械拋光製程(CMP)移除過量金屬（例如銅），並且沉積（未示出）蝕刻終止層。
參考第7A圖，選擇性移除經由通孔開口118暴露的蝕刻終止層112，使得底表面123包含第一導電材料106。
參考第7B圖，在一或多個實施例中，使第一導電材料106經由通孔開口118而凹陷，使得第一導電表面105在第一絕緣層104的頂表面110之下。在一或多個實施例中，使用為電子器件製造領域中的一般技術人員已知的濕式蝕刻、乾式蝕刻或其組合技術中的一或多種技術來使第一導電材料凹陷。
參看第8A圖,在一或多個實施例中，第二導電材料120在通孔開口118中沉積到第一導電表面105上以形成通孔。
參看第8B圖，在一或多個實施例中，第二導電材料120在通孔開口118中沉積到凹陷的第一導電表面105上以形成通孔。
在一或多個實施例中，第二導電材料120包含金屬膜或含金屬膜。合適金屬膜包括但不限於包括下列的一或多個的膜：鈷(Co)、鉬(Mo)、鎢(W)、鉭(Ta)、鈦(Ti)、釕(Ru)、銠(Rh)、銅(Cu)、鐵(Fe)、錳(Mn)、釩(V)、鈮(Nb)、鉿(Hf)、鋯(Zr)、釔(Y)、鋁(Al)、錫(Sn)、鉻(Cr)、鑭(La)或其任何組合。在一些實施例中，第二導電材料120包含鎢(W)或釕(Ru)。
在一或多個實施例中，使用一種沉積技術沉積第二導電材料120，該等沉積技術諸如但不限於ALD、CVD、PVD、MBE、MOCVD、旋塗或為微電子器件製造領域中的一般技術人員已知的其他襯墊沉積技術。
在一些實施例中，沉積第二導電材料120包括形成晶種間隙填充層（未圖示）。如將由技術人員理解的，晶種間隙填充層是相對薄的材料層，該材料層可以增加第二導電材料120的成核速率（亦即，生長速率）。在一些實施例中，晶種間隙填充層是藉由不同技術沉積的與第二導電材料120相同的材料。在一些實施例中，晶種間隙填充層是與第二導電材料120不同的材料。
在一或多個實施例中，形成第二導電材料120涉及在至少一個通孔開口118中沉積第二導電材料層。
在一個非限制性實例中，第二導電材料120的厚度（如沿著第8A圖和第8B圖的z軸所量測）在從約15 nm至約1000 nm的近似範圍中。在一個非限制性實例中，第二導電材料120的厚度是從約20 nm至約200 nm。在一個非限制性實例中，第二導電材料120的寬度（如沿著第8A圖和第8B圖的y軸所量測）在從約5 nm至約500 nm的近似範圍中。
參考第8A圖，在一或多個實施例中，第二導電材料120在第一導電材料106上形成為在第二導電材料120的側面與蝕刻終止層112或第二絕緣層116的一或多個之間具有間隙142。
參考第8B圖，在一或多個實施例中，第二導電材料120在第一導電材料106上形成為在第二導電材料120的側面與蝕刻終止層112、第一絕緣層104、或第二絕緣層116的一或多個之間具有間隙142。
參考第9A圖，在一或多個實施例中，黏著增強層125沉積在間隙142中。參考第9B圖，在一或多個實施例中，黏著增強層125沉積在間隙142中。
黏著增強層125可以是適於填充間隙並且促進第二導電材料120與至少一個通孔開口118的側壁之間的黏著的任何材料。
在一或多個實施例中，黏著增強層125包含氮化矽。在一或多個實施例中，使用原子層沉積(ALD)技術沉積黏著增強層125。在一或多個實施例中，使用一種沉積技術沉積黏著增強層125，該等沉積技術諸如但不限於CVD、PVD、MBE、MOCVD、旋塗或為微電子器件製造領域中的一般技術人員已知的其他襯墊沉積技術。不意欲受理論束縛，認為黏著增強層125針對第二導電材料120產生錨固(anchor)，以便防止擴散並且改進黏著。
參看第10A圖和第10B圖，隨後蝕刻黏著增強層125以暴露第二導電材料120的頂表面146。在一或多個實施例中，各向同性地蝕刻黏著增強層125以暴露第二導電材料120的頂表面146。
在一或多個實施例中，黏著增強層125的蝕刻導致黏著增強層125在從第二導電材料120的頂表面146移除的同時餘留在間隙142中。黏著增強層的回蝕產生具有底表面的溝槽127，該底表面為第二導電材料120的頂表面146。
參考第11A圖和第11B圖，在一或多個實施例中，可藉由在溝槽127中的第二導電材料120的頂表面146上沉積襯墊128或金屬膜130的一或多個來形成第二（或上部）金屬化層My。在一些實施例中，可沉積金屬膜130，使得金屬膜130過量填充溝槽127，從而產生覆蓋層（overburden）（未示出）。在一或多個實施例中，使用CMP或回蝕技術的一或多個移除金屬膜130的部分（亦即，覆蓋層）以平整金屬膜130的頂部，使得金屬膜130與第二絕緣層116基本上共面。
在一或多個實施例中，沉積襯墊128。在其他實施例中，不存在襯墊128。在一些實施例中，襯墊128是保形襯墊。在一或多個實施例中，襯墊128包含氮化鈦(TiN)、鈦(Ti)、鉭(Ta)或氮化鉭(TaN)的一或多個。在一實施例中，使用原子層沉積(ALD)技術沉積襯墊128。在一或多個實施例中，使用一種沉積技術沉積襯墊128，該等沉積技術諸如但不限於CVD、PVD、MBE、MOCVD、旋塗、或為微電子器件製造領域中的一般技術人員已知的其他襯墊沉積技術。在一或多個實施例中，可使用為電子器件製造領域中的一般技術人員已知的乾式和濕式蝕刻技術的一或多種來選擇性移除襯墊128。
在一或多個實施例中，第二（或上部）金屬化層My包含金屬膜130，該金屬膜130具有在第二絕緣層116的部分上延伸的第二導線132的集合。第二導線132的集合沿著Y軸124延伸。第二導線集合沿著以一角度與第一方向相交的第二方向延伸。至少一個通孔134在第一導電材料106、第二導電材料120與金屬膜130之間，其中通孔沿著第二方向與第一導線之一自動對準。在一或多個實施例中，通孔134沿著第一方向與第二導線之一自動對準。
通孔134形成上部金屬化層(My)。在一或多個實施例中，上部金屬化層My被構造為連接到其他金屬化層（未圖示）。在一或多個實施例中，金屬化層My被構造為提供與電子器件的電接觸，該等電子器件例如電晶體、記憶體、電容器、電阻器、光電器件、開關和由電氣絕緣層分隔的任何其他主動和被動電子器件，該電氣絕緣層為例如層間介電質、溝槽絕緣層、或為電子器件製造領域中的一般技術人員已知的任何其他絕緣層。
本揭示內容的一或多個實施例涉及一種電子器件。參考第7A圖至第10B圖，在一或多個實施例中，電子器件100包含：基板102，包含具有沿著第一方向延伸的複數個溝槽108的第一絕緣層104，複數個溝槽108中具有第一導電材料106；蝕刻終止層112，在第一導電材料106的至少一個上；遮罩層114，在第一絕緣層104上形成，遮罩層114具有與蝕刻終止層112的頂表面113基本上共面的頂表面115並且具有暴露第一導電材料106的一部分的複數個第一開口119，複數個第一開口119的每一個具有側壁117；第二絕緣層116，在遮罩層114和蝕刻終止層112上，第二絕緣層116具有與遮罩層114中的複數個第一開口119對準的複數個通孔開口118，複數個通孔開口118的每一個具有側壁121；第二導電材料120，在遮罩層114和第二絕緣層116的複數個通孔開口118和複數個第一開口119中，第二導電材料120在第二導電材料120與通孔開口118的側壁121之間具有間隙142；以及黏著增強層125，在間隙142中。在一或多個實施例中，黏著增強層不在遮罩層114中的複數個開口119的側壁117之間的空間中。
參考第7B圖至第10B圖，在一或多個實施例中，在電子器件100中，第一導電材料106凹陷，使得第一導電表面105在第一絕緣層104的頂表面110之下。第二導電材料120在凹陷的第一導電材料106上。
第12圖至第17圖描繪了根據本揭示內容的一或多個實施例形成的電子器件200。電子器件200的各個部件（包括半導體基板202，絕緣層204、216，蝕刻終止層212，導電材料206、220，和黏著增強層125）可以藉由技術人員已知的任何一或多個合適製程形成。第1 2圖至第17圖示出了根據本揭示內容的一或多個實施例的電子器件200和製造電子器件200的方法。
第12圖描繪了電子器件200的截面圖。在一或多個實施例中，由傳統雙鑲嵌製程獲得電子器件200。提供基板202。如在本說明書和隨附申請專利範圍中所使用的，術語「提供」意味著使基板202可用於處理（例如，定位在處理腔室中）。在一或多個實施例中，基板202上具有第一絕緣層204、蝕刻終止層212和第二絕緣層216。第一絕緣層204具有頂表面210和沿著第一方向形成的複數個溝槽208。複數個溝槽208具有第一導電材料206，該第一導電材料206具有與第一絕緣層204的頂表面210基本上共面的第一導電表面。第二絕緣層216和蝕刻終止層212具有穿過其中的至少一個未對準的通孔開口218。未對準的通孔開口218具有底表面215，該底表面包含第一絕緣層204的頂表面210或第一導電材料206的頂表面的一或多個的暴露部分。
在一或多個實施例中，基板202包含半導體材料（例如，矽(Si)、碳(C)、鍺(Ge)、鍺矽(SiGe)、砷化鎵(GaAs)、磷化銦(InP)、砷化銦鎵(InGaAs)、砷化鋁銦(InAlAs)、其他半導體材料）、超導體材料（諸如鈮(Nb)、氮化鈮(NbN)、鐿鈷(YbCo)）、或其任何組合。在一或多個實施例中，基板202是絕緣體上半導體(SOI)基板，該SOI基板包括主體下部基板、中間絕緣層和頂部單晶層。頂部單晶層可包含上文列出的任何材料，例如，矽。在各個實施例中，例如，基板202可以是有機、陶瓷、玻璃或半導體基板。儘管本文描述了可形成基板202的材料的幾個實例，但可用作其上可構建主動和被動電子器件（例如，電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電器件或任何其他電子器件）的基底的任何材料落入本揭示內容的精神和範圍內。
在一或多個實施例中，基板202包括用於積體電路的一或多個金屬化互連層。在至少一些實施例中，基板202包括被構造為連接金屬化層的互連，例如通孔。在至少一些實施例中，基板202包括電子器件，例如，電晶體、記憶體、電容器、電阻器、光電器件、開關、和由電氣絕緣層分隔的任何其他主動和被動電子器件，該電氣絕緣層例如為層間介電質、溝槽絕緣層、或為電子器件製造領域中的一般技術人員已知的任何其他絕緣層。在一或多個實施例中，基板102包括在基板202上方的一或多層，用於限制晶格位錯和缺陷。
第一絕緣層204可以是適於絕緣相鄰器件並且防止洩漏的任何材料。在一或多個實施例中，電氣絕緣層204是氧化物層（例如，二氧化矽）或由電子器件設計決定的任何其他電氣絕緣層。在一或多個實施例中，第一絕緣層204包含層間介電質(ILD)。在一或多個實施例中，第一絕緣層204是低介電常數介電質，該低介電常數介電質包括但不限於諸如例如二氧化矽、氧化矽、碳摻雜的氧化物（「CDO」）（例如，碳摻雜的二氧化矽）、多孔二氧化矽(SiO2 )、氮化矽(SiN)或其任何組合的材料。儘管術語「氧化矽」可用於描述第一絕緣層204，但技術人員將認識到本揭示內容不限於特定化學計量。例如，術語「氧化矽」和「二氧化矽」均可用於描述具有任何合適化學計量比的矽和氧原子的材料。對本揭示內容中列出的其他材料（例如，氮化矽、氧氮化矽、氧化鋁、氧化鋯等等）而言情況也一樣。
在一或多個實施例中，第一絕緣層204包括具有小於5的介電常數值的介電材料。在一或多個實施例中，第一絕緣層204包括具有小於2的介電常數值的介電材料。在至少一些實施例中，第一絕緣層204包括氧化物、碳摻雜的氧化物、多孔二氧化矽、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽（SiOF）玻璃、有機矽酸鹽玻璃(SiOCH)、或其任何組合、由電子器件設計決定的其他電氣絕緣層、或其任何組合。在至少一些實施例中，第一絕緣層204可包括聚醯亞胺、環氧樹脂、光可界定材料（諸如苯并環丁烯(BCB)和WPR系列材料）或旋塗玻璃。
在一或多個實施例中，第一絕緣層204是用於將一個金屬線與基板202上的其他金屬線隔離的低介電常數層間介電質。在一或多個實施例中，第一絕緣層204的厚度在從約10奈米(nm)至約2微米(µm)的近似範圍中。
在一或多個實施例中，第一絕緣層204使用一種沉積技術沉積，該等沉積技術諸如但不限於化學氣相沉積(「CVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、旋塗、或為微電子器件製造領域中的一般技術人員已知的其他絕緣沉積技術。
參看第12圖，在第一絕緣層204中沿著第一方向形成複數個溝槽208。下部金屬化層(Mx)包含第一導電材料206，該第一導電材料206包含在基板102上的第一絕緣層104上沿著X軸（方向）122延伸的導線207的集合。第12圖的X軸與圖頁面的平面正交地延伸。如第12圖所示，X軸（方向）122以角126與Y軸（方向）124交叉。在一或多個實施例中，角126是約90度。在另一實施例中，角126是不同於90度角的角。第一絕緣層204包含溝槽208。第一導電材料206在溝槽208中沉積。
在一或多個實施例中，包含第一導電材料206的下部金屬化層Mx是電子器件的後端金屬化的一部分。在一或多個實施例中，使用為微電子器件製造領域中的一般技術人員已知的一或多種圖案化和蝕刻技術使用硬遮罩圖案化和蝕刻第一絕緣層204以形成溝槽208。在一或多個實施例中，第一絕緣層204中的溝槽208的尺寸由稍後在製程中形成的導線尺寸確定。
在一或多個實施例中，形成第一導電材料206涉及利用導電材料層填充溝槽208。在一或多個實施例中，首先在溝槽208的內部側壁和底部上沉積基層（未圖示），並且隨後在基層上沉積導電層。在一或多個實施例中，基層包括在導電阻擋層（未圖示）上沉積的導電晶種層（未圖示）。晶種層可以包括銅(Cu)，並且導電阻擋層可以包括鋁(Al)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)和類似金屬。導電阻擋層可以用於防止導電材料從晶種層（例如，銅或鈷）擴散到第一絕緣層204中。此外，導電阻擋層可以用於針對晶種層（例如，銅）提供黏著。
在一或多個實施例中，為了形成基層，將導電阻擋層沉積到溝槽208的側壁和底部上，並且隨後在導電阻擋層上沉積晶種層。在另一實施例中，導電基層包括直接沉積到溝槽208的側壁和底部上的晶種層。導電阻擋層和晶種層的每一個可使用為半導體製造領域中的一般技術人員已知的任何薄膜沉積技術（例如，濺射、毯覆式沉積等等）來沉積。在一或多個實施例中，導電阻擋層和晶種層中的每一個具有在從約1 nm至約100 nm的近似範圍中的厚度。在一或多個實施例中，阻擋層可以是薄介電質，該薄介電質已經被蝕刻來建立到下方金屬層的導電性。在一或多個實施例中，阻擋層可被完全省略，並且銅線的適當摻雜可用於製成「自形成阻擋」。
在一或多個實施例中，藉由電鍍製程將導電層（例如，銅或鈷）沉積到銅的基層的晶種層上。在一或多個實施例中，使用為微電子器件製造領域中的一般技術人員已知的鑲嵌製程將導電層沉積到溝槽208中。在一或多個實施例中，使用選擇性沉積技術將導電層沉積到溝槽208中的晶種層上，該選擇性沉積技術諸如但不限於電鍍、電解、CVD、PVD、MBE、MOCVD、ALD、旋塗、或為微電子器件製造領域中的一般技術人員已知的其他沉積技術。
在一或多個實施例中，對用於第一導電材料206的導電層的材料的選擇決定對用於晶種層的材料的選擇。例如，若用於第一導電材料206的材料包括銅，則用於晶種層的材料亦包括銅。在一或多個實施例中，第一導電材料106包括金屬，例如，銅(Cu)、釕(Ru)、鎳(Ni)、鈷(Co)、鉻(Cr)、鐵(Fe)、錳(Mn)、鈦(Ti)、鋁(Al)、鉿(Hf)、鉭(Ta)、鎢(W)、釩(V)、鉬(Mo)、鈀(Pd)、金(Au)、銀(Ag)、鉑(Pt)、銦(In)、錫(Sn)、鉛(Pd)、銻(Sb)、鉍(Bi)、鋅(Zn)、鎘(Cd)或其任何組合。
在一或多個實施例中，使用為微電子器件製造領域中的一般技術人員已知的化學機械拋光(「CMP」)技術移除導電層和基層的部分來使第一導電材料206的頂部與第一絕緣層204的頂部平齊。
在一個非限制性實例中，第一導電材料206的厚度（如沿著第12圖的z軸所量測）在從約15 nm至約1000 nm的近似範圍中。在一個非限制性實例中，第一導電材料206的厚度是從約20 nm至約200 nm。在一個非限制性實例中，第一導電材料206的寬度（如沿著第12圖的y軸所量測）在從約5 nm至約500 nm的近似範圍中。在一個非限制性實例中，第一導電材料206的導線集合之間的間隔（間距）是從約2 nm至約500 nm。在更特定的非限制性實例中，第一導電材料206的導線集合之間的間隔（間距）是從約5 nm至約50 nm。
在一或多個實施例中，下部金屬化層Mx被構造為連接到其他金屬化層（未圖示）。在一或多個實施例中，金屬化層Mx被構造為提供與電子器件的電接觸，該等電子器件例如電晶體、記憶體、電容器、電阻器、光電器件、開關、和由電氣絕緣層分隔的任何其他主動和被動電子器件，該電氣絕緣層例如層間介電質、溝槽絕緣層或為電子器件製造領域中的一般技術人員已知的任何其他絕緣層。
參看第12圖，蝕刻終止層212沉積在第一絕緣層204上。在一或多個實施例中，蝕刻終止層212沉積在第一絕緣層204上並且在第一導電材料206上。在一或多個實施例中，蝕刻終止層212包含氮化矽或氧化鋁的一或多個。在一或多個特定實施例中，蝕刻終止層212包含氮化矽。在一或多個實施例中，蝕刻終止層212具有大於10 nm（包括大於15 nm或大於20 nm）的厚度。
在一或多個實施例中，第二絕緣層216在蝕刻終止層212的頂表面上。
第二絕緣層216可以是適於絕緣相鄰器件並且防止洩漏的任何材料。在一或多個實施例中，第二絕緣層216是與第一絕緣層204相同的材料。在一或多個實施例中，第二絕緣層216是氧化物層（例如，二氧化矽）、或由電子器件設計決定的任何其他電氣絕緣層。在一或多個實施例中，第二絕緣層216包含層間介電質(ILD)。在一或多個實施例中，第二絕緣層216是低介電常數介電質，該低介電常數介電質包括但不限於諸如例如二氧化矽、氧化矽、碳摻雜的氧化物（「CDO」）（例如，碳摻雜的二氧化矽）、多孔二氧化矽(SiO2 )、氮化矽(SiN)或其任何組合的材料。
在一或多個實施例中，第二絕緣層216包括具有小於5的介電常數值的介電材料。在一或多個實施例中，第二絕緣層216包括具有小於2的介電常數值的介電材料。在至少一些實施例中，第二絕緣層216包括氧化物、碳摻雜的氧化物、多孔二氧化矽、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽（SiOF）玻璃、有機矽酸鹽玻璃(SiOCH)、或其任何組合、由電子器件設計決定的其他電氣絕緣層、或其任何組合。在至少一些實施例中，第二絕緣層216可包括聚醯亞胺、環氧樹脂、光可界定材料（諸如苯并環丁烯(BCB)和WPR系列材料）或旋塗玻璃。
在一或多個實施例中，第二絕緣層216是用於將一個金屬線與基板202上的其他金屬線隔離的低介電常數層間介電質。在一或多個實施例中，第二絕緣層216的厚度在從約10奈米(nm)至約2微米(µm)的近似範圍中。
在一或多個實施例中，第一絕緣層204和第二絕緣層216獨立地選自氧化物、碳摻雜的氧化物、多孔二氧化矽、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽(SiOF)玻璃、有機矽酸鹽玻璃(SiOCH)或其任何組合。
在一或多個實施例中，第二絕緣層216使用一種沉積技術沉積，該等沉積技術諸如但不限於化學氣相沉積(「CVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、旋塗或為微電子器件製造領域中的一般技術人員已知的其他絕緣沉積技術。
在一或多個實施例中，平坦化第二絕緣層216以形成至少一個未對準的通孔開口218。至少一個未對準的通孔開口218具有底表面215，該底表面215包含第一絕緣層204的頂表面210的暴露部分和第一導電材料206的導電表面的暴露部分。如本文所使用的，術語「平坦化」指使表面光滑的製程，並且包括但不限於化學機械拋光/平坦化(CMP)、蝕刻等等。在一或多個實施例中，平坦化第二絕緣層216包含雙鑲嵌製程。
參看第13圖，在一或多個實施例中，第一導電材料206經由至少一個未對準的通孔開口218而凹陷，使得第一導電表面205的暴露部分在第一絕緣層204的頂表面210之下，從而產生對準的通孔開口221。在一或多個實施例中，使用為電子器件製造領域中的一般技術人員已知的濕式蝕刻、乾式蝕刻、或其組合技術中的一或多種技術來使第一導電材料206凹陷。
參看第14圖，第二導電材料選擇性沉積在第一導電材料206上的對準的通孔開口221中，其中第二導電材料在第一導電材料206上形成為在第二導電材料220的側面與蝕刻終止層212或第二絕緣層216的一或多個之間具有間隙222。
在一或多個實施例中，第二導電材料220包含金屬膜或含金屬膜。合適金屬膜包括但不限於包括下列的一或多個的膜：鈷(Co)、鉬(Mo)、鎢(W)、鉭(Ta)、鈦(Ti)、釕(Ru)、銠(Rh)、銅(Cu)、鐵(Fe)、錳(Mn)、釩(V)、鈮(Nb)、鉿(Hf)、鋯(Zr)、釔(Y)、鋁(Al)、錫(Sn)、鉻(Cr)、鑭(La)或其任何組合。在一些實施例中，第二導電材料220包含鎢(W)或釕(Ru)。
在一或多個實施例中，使用一種沉積技術沉積第二導電材料220，該等沉積技術諸如但不限於ALD、CVD、PVD、MBE、MOCVD、旋塗或為微電子器件製造領域中的一般技術人員已知的其他襯墊沉積技術。
在一些實施例中，第二導電材料220的沉積包括形成晶種間隙填充層（未圖示）。如將由技術人員理解的，晶種間隙填充層是相對薄的材料層，該材料層可以增加第二導電材料220的成核速率（亦即，生長速率）。在一些實施例中，晶種間隙填充層是藉由不同技術沉積的與第二導電材料220相同的材料。在一些實施例中，晶種間隙填充層是與第二導電材料220不同的材料。
在一或多個實施例中，形成第二導電材料220涉及在至少一個通孔開口218中沉積第二導電材料層。
在一個非限制性實例中，第二導電材料220的厚度（如沿著第14圖的z軸所量測）在約15 nm至約1000 nm的近似範圍中。在一個非限制性實例中，第二導電材料220的厚度是約20 nm至約200 nm。在一個非限制性實例中，第二導電材料220的寬度（如沿著第14圖的y軸所量測）在約5 nm至約500 nm的近似範圍中。
參看第15圖，在間隙222中沉積黏著增強層224。黏著增強層224可以是適於填充間隙並且促進在第二導電材料220與至少一個未對準的通孔開口218的側壁之間的黏著的任何材料。
在一或多個實施例中，黏著增強層224包含氮化矽。在一或多個實施例中，使用原子層沉積(ALD)技術沉積黏著增強層224。在一或多個實施例中，使用一種沉積技術沉積黏著增強層224，該等沉積技術諸如但不限於CVD、PVD、MBE、MOCVD、旋塗或為微電子器件製造領域中的一般技術人員已知的其他襯墊沉積技術。不意欲受理論束縛，認為黏著增強層224針對第二導電材料220產生錨固，以便防止擴散並且改進黏著。
參考第16圖，隨後蝕刻黏著增強層224以暴露第二導電材料220的頂表面226。在一或多個實施例中，黏著增強層224被各向同性地蝕刻以暴露第二導電材料220的頂表面226。在一或多個實施例中，黏著增強層224的蝕刻導致黏著增強層224在從第二導電材料220的頂表面226移除的同時餘留在間隙222中。黏著增強層224的回蝕產生具有底表面的溝槽227，該底表面為第二導電材料216的頂表面226或絕緣層216的一部分中的一或多者。
參考第17圖，在一或多個實施例中，第二（或上部）金屬化層My可藉由在溝槽227中的第二導電材料220的頂表面226上沉積襯墊228或金屬膜230中的一或多者來形成。在一些實施例中，可沉積金屬膜230，使得金屬膜230過量填充溝槽227，從而產生覆蓋層（未示出）。在一或多個實施例中，使用CMP或回蝕技術中的一或多者移除金屬膜230的部分（亦即，覆蓋層）以平整金屬膜230的頂部，使得金屬膜230與第二絕緣層216基本上共面。
在一或多個實施例中，沉積襯墊228。在其他實施例中，不存在襯墊228。在一些實施例中，襯墊228是保形襯墊。在一或多個實施例中，襯墊228包含氮化鈦(TiN)、鈦(Ti)、鉭(Ta)或氮化鉭(TaN)的一或多個。在一實施例中，使用原子層沉積(ALD)技術沉積襯墊228。在一或多個實施例中，使用一種沉積技術沉積襯墊228，該等沉積技術諸如但不限於CVD、PVD、MBE、MOCVD、旋塗或為微電子器件製造領域中的一般技術人員已知的其他襯墊沉積技術。在一或多個實施例中，可使用為電子器件製造領域中的一般技術人員已知的乾式和濕式蝕刻技術的一或多種來選擇性移除襯墊228。
在一或多個實施例中，第二（或上部）金屬化層My包含金屬膜230，該金屬膜230具有在第二絕緣層216的部分上延伸的第二導線232的集合。第二導線232的集合沿著Y軸124延伸。第二導線集合沿著以一角度與第一方向相交的第二方向延伸。至少一個通孔234在第一導電材料206、第二導電材料220、與金屬膜230之間，其中通孔沿著第二方向與第一導線中的一個自動對準。在一或多個實施例中，通孔234沿著第一方向與第二導線中的一個自動對準。
通孔234形成上部金屬化層(My)。在一或多個實施例中，上部金屬化層My被構造為連接到其他金屬化層（未圖示）。在一或多個實施例中，金屬化層My被構造為提供與電子器件的電接觸，該等電子器件例如電晶體、記憶體、電容器、電阻器、光電器件、開關、和由電氣絕緣層分隔的任何其他主動和被動電子器件，該電氣絕緣層例如層間介電質、溝槽絕緣層、或為電子器件製造領域中的一般技術人員已知的任何其他絕緣層。
除非本文另外指出或被上下文明確否定，否則在描述本文論述的材料和方法的上下文中（特別是在以下申請專利範圍的上下文中）使用的術語「一(a/an)」和「該(the)」以及類似指示物將被解釋為涵蓋單數和複數。除非本文另外指出，否則本文對值範圍的記載僅僅意欲用作各別地表示落入範圍內的每個單獨值的簡寫方法，並且每個單獨值被結合到說明書中，如同獨立地在本文中記載。除非本文另外指出或由上下文另外明確否定，否則本文描述的所有方法可以任何合適順序執行。本文提供的任何和所有實例或示例性語言（例如，「諸如」）的使用僅僅意欲更好地解釋材料和方法，並且除非另外主張，否則不對範圍施加限制。在本說明書中任何語言都不應當被解釋為將任何未要求保護的元件指示為對實踐所揭示的材料和方法而言是必要的。
在本說明書全文中提及「一個實施例」、「某些實施例」、「一或多個實施例」或「一實施例」意味著與該實施例相結合描述的具體特徵、結構、材料或特性包括在本揭示內容的至少一個實施例中。因此，在本說明書全文中的各個位置中出現的片語，諸如「在一或多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在一實施例中」，並非必須指本揭示內容的相同實施例。在一或多個實施例中，具體特徵、結構、材料或特性以任何合適的方式結合。
儘管已經參考具體實施例描述了本文的揭示內容，但將理解，這些實施例僅僅說明本揭示內容的原理和應用。對本領域的技術人員將顯而易見的是，可以對本揭示內容的方法和設備進行各種修改和變化，而不脫離本揭示內容的精神和範圍。因此，本揭示內容意欲包括落在隨附申請專利範圍及其等同物的範圍之內的修改和變化。
100:電子器件 102:半導體基板 104:第一絕緣層 105:第一導電表面 106:第一導電材料 107:導線 108:溝槽 110:頂表面 112:蝕刻終止層 113:頂表面 114:遮罩層 115:頂表面 116:第二絕緣層 117:側壁 118:通孔開口 119:第一開口 120:二導電材料 121:側壁 122:X軸 123:底表面 124:Y軸 125:黏著增強層 126:角 127:溝槽 128:襯墊 130:金屬膜 132:第二導線 134:通孔 142:間隙 146:頂表面 200:電子器件 202:半導體基板 204:第一絕緣層 205:第一導電表面 206:第一導電材料 207:導線 208:溝槽 210:頂表面 212:蝕刻終止層 215:底表面 216:第二絕緣層 218:通孔開口 220:第二導電材料 221:通孔開口 222:間隙 224:黏著增強層 226:頂表面 227:溝槽 228:襯墊 230:金屬膜 232:第二導線 234:通孔
為了能夠詳細理解本揭示內容的上述特徵所用方式，可以藉由參考實施例獲得上文所簡要概述的本揭示內容的更特定的描述，其中一些實施例在附圖中示出。然而，應注意，附圖僅示出本揭示內容的典型實施例並且由此不被認為限制其範圍，因為本揭示內容可允許其他等效實施例。如本文所描述的實施例在附圖的各圖中以實例的方式而非以限制的方式示出，其中相同參考標記指示類似元件。
第1圖示出了根據一個實施例的電子器件的截面圖；
第2圖示出了根據一個實施例的電子器件的截面圖；
第3圖示出了根據一個實施例的用於提供自動對準通孔的電子器件結構的截面圖；
第4圖示出了根據一個實施例的電子器件的截面圖；
第5圖示出了根據一個實施例的電子器件的截面圖；
第6圖示出了根據一個實施例的電子器件的截面圖；
第7A圖示出了根據一個實施例的電子器件結構的截面圖；
第7B圖示出了根據一個實施例的電子器件的截面圖；
第8A圖示出了根據一個實施例的電子器件的截面圖；
第8B圖示出了根據一個實施例的電子器件的截面圖；
第9A圖示出了根據一個實施例的電子器件的截面圖；
第9B圖示出了根據一個實施例的電子器件的截面圖；
第10A圖示出了根據一個實施例的電子器件的截面圖；
第10B圖示出了根據一個實施例的電子器件的截面圖；
第11A圖示出了根據一個實施例的電子器件的截面圖；
第11B圖示出了根據一個實施例的電子器件的截面圖；
第12圖示出了根據一個實施例的電子器件的截面圖；
第13圖示出了根據一個實施例的電子器件的截面圖；
第14圖示出了根據一個實施例的電子器件的截面圖；
第15圖示出了根據一個實施例的電子器件的截面圖；
第16圖示出了根據一個實施例的電子器件的截面圖；以及
第17圖示出了根據一個實施例的電子器件的截面圖。
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100:電子器件
102:半導體基板
104:第一絕緣層
106:第一導電材料
108:溝槽
112:蝕刻終止層
114:遮罩層
116:第二絕緣
120:二導電材料
125:黏著增強層
128:襯墊
130:金屬膜
132:第二導線
134:通孔

Claims (20)

  1. 一種形成一電子器件的方法，該方法包含： 提供一基板，該基板上具有一第一絕緣層，該第一絕緣層具有一頂表面和沿著一第一方向形成的複數個溝槽，該複數個溝槽具有一第一導電材料，該第一導電材料具有與該第一絕緣層的該頂表面基本上共面的一第一導電表面；在該第一導電表面上選擇性沉積一蝕刻終止層；在該第一絕緣層上形成一遮罩層，該遮罩層具有與該蝕刻終止層的一頂表面基本上共面的一頂表面；在該蝕刻終止層或該遮罩層的一或多者的該頂表面上沉積一第二絕緣層；平坦化該第二絕緣層以形成至少一個通孔開口，該至少一個通孔開口具有一底表面，該底表面包含該蝕刻終止層的該頂表面的一暴露部分和該遮罩層的該頂表面的一暴露部分；以及選擇性移除經由該通孔開口暴露的該蝕刻終止層，使得該通孔開口的該底表面包含該第一導電材料。
  2. 如請求項1所述的方法，其中該蝕刻終止層包含氮化矽、氧化鋁、碳氮化矽、氧化鉿、氧碳氮化矽或氮化鋁中的一或多者。
  3. 如請求項1所述的方法，其中該第一絕緣層和該第二絕緣層獨立地選自氧化物、碳摻雜的氧化物、多孔二氧化矽、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽(SiOF)玻璃、有機矽酸鹽玻璃(SiOCH)或其任何組合。
  4. 如請求項1所述的方法，其中該遮罩層包含二氧化矽、氧碳化矽、碳氮化矽或氧化鋁中的一或多者。
  5. 如請求項1所述的方法，其中平坦化該第二絕緣層包含一雙鑲嵌製程。
  6. 如請求項1所述的方法，其中在該第一絕緣層上形成該遮罩層包含：在該蝕刻終止層和該第一絕緣層的該頂表面上保形地沉積一遮罩材料；以及平坦化該基板以從該蝕刻終止層的該頂表面移除該遮罩材料，以暴露該蝕刻終止層。
  7. 如請求項1所述的方法，進一步包含在該第一導電表面上的該通孔開口中沉積一第二導電材料。
  8. 如請求項7所述的方法，其中該第一導電材料和該第二導電材料獨立地包含銅、釕、鎳、鈷、鉻、鐵、錳、鈦、鋁、鉿、鉭、鎢、釩、鉬、鈀、金、銀、鉑、銦、錫、鉛、銻、鉍、鋅或鎘中的一或多者。
  9. 如請求項7所述的方法，其中該第二導電材料在該第一導電材料上形成為在該第二導電材料的側面與該蝕刻終止層或該第二絕緣層中的一或多者之間具有間隙。
  10. 如請求項9所述的方法，進一步包含在該等間隙中沉積一黏著增強層。
  11. 如請求項10所述的方法，其中該黏著增強層包含氮化矽。
  12. 如請求項11所述的方法，進一步包含： 選擇性蝕刻該黏著增強層以暴露該第二導電材料的一頂表面；沉積一襯墊或一金屬膜中的一或多者以形成一金屬化層；以及可選地，平坦化該金屬化層。
  13. 如請求項1所述的方法，進一步包含使該第一導電材料經由該通孔開口凹陷，使得該第一導電表面在該第一絕緣層的該頂表面之下。
  14. 如請求項13所述的方法，進一步包含在該第一導電表面上的該通孔開口中沉積一第二導電材料。
  15. 如請求項14所述的方法，其中該第二導電材料在該第一導電材料上形成為在該第二導電材料的側面與該蝕刻終止層、該第一絕緣層或該第二絕緣層中的一或多者之間具有間隙。
  16. 如請求項15所述的方法，進一步包含在該等間隙中沉積一黏著增強層。
  17. 一種電子器件，包含： 一基板，該基板包含具有沿著一第一方向延伸的複數個溝槽的一第一絕緣層，該複數個溝槽中具有一第一導電材料；一蝕刻終止層，該蝕刻終止層在該等第一導電材料的至少一個上；一遮罩層，該遮罩層在該第一絕緣層上形成，該遮罩層具有一頂表面，該頂表面與該蝕刻終止層的一頂表面基本上共面，並且該遮罩層具有暴露該第一導電材料的一部分的複數個第一開口，該複數個第一開口的每一個具有側壁；一第二絕緣層，該第二絕緣層在該遮罩層和蝕刻終止層上，該第二絕緣層具有與該遮罩層中的該複數個第一開口對準的複數個通孔開口，該複數個通孔開口的每一個具有側壁；一第二導電材料，該第二導電材料在該遮罩層和該第二絕緣層的該複數個通孔開口和該複數個第一開口中，該第二導電材料在該第二導電材料與該複數個通孔開口的該等側壁之間具有間隙；以及一黏著增強層，該黏著增強層在該等間隙中。
  18. 一種形成一電子器件的方法，該方法包含： 提供一基板，該基板上具有一第一絕緣層、一蝕刻終止層和一第二絕緣層，該第一絕緣層具有一頂表面和沿著一第一方向形成的複數個溝槽，該複數個溝槽具有一第一導電材料，該第一導電材料具有與該第一絕緣層的該頂表面基本上共面的一第一導電表面，該第二絕緣層具有至少一個未對準的通孔開口，該未對準的通孔開口具有一底表面，該底表面包含該第一絕緣層的該頂表面或該第一導電材料的一頂表面中的一或多者的一暴露部分；使該第一導電材料經由該未對準的通孔開口凹陷，使得該第一導電表面在該第一絕緣層的該頂表面之下並且產生一對準的通孔開口；在該第一導電表面上的該對準的通孔開口中選擇性沉積一第二導電材料，其中該第二導電材料在該第一導電材料上形成為在該第二導電材料的側面與該蝕刻終止層、該第一絕緣層或該第二絕緣層中的一或多者之間具有間隙；以及在該等間隙中沉積一黏著增強層。
  19. 如請求項18所述的方法，其中該未對準的通孔開口藉由一雙鑲嵌製程形成。
  20. 如請求項18所述的方法，進一步包含： 選擇性蝕刻該黏著增強層以暴露該第二導電材料的一頂表面；沉積一襯墊或一金屬膜中的一或多者以形成一金屬化層；以及可選地，平坦化該金屬化層。
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