TW202011402A

TW202011402A - 資料儲存裝置及相關聯系統與方法

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Publication number: TW202011402A
Application number: TW107130739A
Authority: TW
Inventors: 維那利奈比斯尼
Original assignee: 英屬開曼群島商比特福利集團有限公司
Priority date: 2018-08-31
Filing date: 2018-08-31
Publication date: 2020-03-16

Abstract

可藉由使用具有減少或消除在寫入操作期間上拉器件與下拉器件之間的爭用之電路之一SRAM胞元而改良在一小程序節點中製作之一低功率SRAM器件之可靠性。在一寫入操作之第一階段中，可藉由以下操作而將儲存該SRAM胞元之位元值之節點N自一電源供應軌(「軌1」)解耦：撤銷啟動一種類型之「拉動」器件(例如，可將節點N之電壓朝向軌1之電壓拉動之拉動器件類型)。使用相反類型之拉動器件，可接著將節點N之該電壓朝向另一電源供應軌(「軌2」)之電壓拉動。以此方式，新SRAM胞元可減少或消除在該寫入操作之該第一階段期間在節點N處之上拉器件與下拉器件之間的爭用。

Description

資料儲存裝置及相關聯系統與方法

本發明一般而言係關於資料儲存系統及技術。某些實施方案具體而言係關於在低電源供應電壓下、甚至在存在實質程序變化之情況下穩健且可靠地操作之靜態隨機存取記憶體(SRAM)器件。

靜態隨機存取記憶體(SRAM)係通常用於實施快速低功率儲存器件之一種類型之半導體記憶體，包含微處理器之暫存器及主要快取記憶體、行動器件(例如，行動電話)之記憶體等。一SRAM器件一般包含一或多個SRAM胞元(例如，SRAM胞元之一陣列)，該一或多個SRAM胞元中之每一者儲存一位元之值。一SRAM胞元之位元之值在一寫入操作期間被寫入至胞元且在一讀取操作期間自胞元被讀取。當空閒時，一SRAM胞元一般消耗極少電力。

圖1圖解說明一個五電晶體(「5T」) SRAM胞元100之一示意圖。5T SRAM胞元100包含使用兩個CMOS反相器(120、130)形成之一雙穩態鎖存器110。此等反相器係交叉耦合的，使得第一反相器120之輸出126耦合至第二反相器130之輸入138，且第二反相器130之輸出136耦合至第一反相器120之輸入128。5T SRAM胞元100在第一反相器之輸出126處儲存該5T SRAM胞元之位元之值，且在第二反相器之輸出136處儲存反轉位元值。

第一CMOS反相器120包含一p通道金屬氧化物半導體(MOS)場效應電晶體(FET) (pFET) 122及一n通道MOSFET (nFET) 124。pFET 122及nFET 124之閘極一起耦合於第一反相器120之輸入128處，且pFET 122及nFET 124之汲極一起耦合於第一反相器120之輸出126處。同樣，第二CMOS反相器130包含一pFET 132及一nFET 134，其中pFET 132及nFET 134之閘極一起耦合於第二反相器130之輸入138處，且其中pFET 132及nFET 134之汲極一起耦合於第二反相器130之輸出136處。pFET (122、132)之源極耦合至一第一電源供應軌112 (其可提供一電源供應電壓Vdd)，且nFET (124、134)之源極耦合至一第二電源供應軌114 (其可提供一接地電壓Vss)。

另外，5T SRAM胞元100包含一存取FET 140，該存取FET在讀取及寫入操作期間控制對SRAM胞元之位元之值之存取。存取FET 140之閘極耦合至一字線160。存取FET 140之一個擴散端子耦合至儲存SRAM胞元之位元之值之節點126，且存取FET 140之另一擴散端子耦合至一位元線150。

在圖1之實例中，在一讀取操作期間，啟動存取電晶體140 (例如，藉由將一邏輯1值驅動至字線160上)，藉此將位元線150耦合至反相器120之輸出126。反相器120接著將胞元100之位元值驅動至位元線150上。在一寫入操作期間，啟動存取電晶體140且藉由一記憶體控制器而將待寫入至胞元100中之位元值驅動至位元線150上。

若被寫入至胞元100中之位元值不同於已儲存於胞元中之位元值，則一寫入操作可導致一上拉器件與一下拉器件之間的爭用。舉例而言，若胞元100已在節點126處儲存一邏輯0值，且一記憶體控制器嘗試將一邏輯1值寫入至胞元100中，則記憶體控制器中之一上拉器件嘗試將節點126之電位朝向Vdd上拉，而nFET 124嘗試藉由將節點126之電位朝向Vss下拉而維持該節點之邏輯0值。在一良好設計之記憶體系統中，SRAM胞元、陣列及控制器中之器件之大小及驅動強度一般經設定使得用於將位元值寫入至SRAM胞元中之器件可以可靠地為SRAM胞元內之器件提供過功率，使得可將位元值可靠地寫入至SRAM胞元中。

減小SRAM及諸多其他計算器件之電力消耗一般減小操作此等器件之成本且往往延長行動器件之電池壽命。用以減小一器件之電力消耗之一種常見方法係減小提供至器件之電源供應電壓，藉此降低器件之動態電力消耗及洩漏電流。在某些情形中，可將去往一器件之供應電壓減小至臨限區域(例如，減小至大致等於器件之電晶體之臨限電壓之一值)或甚至減小至子臨限區域(例如，減小至低於器件之電晶體之臨限電壓之一值)。

除了減小電力消耗之外，降低一器件之電源供應電壓亦可藉由使器件之效能較易受程序變化影響而減小器件之可靠性。在一積體電路(「IC」或「晶片」)之製作期間，在製作程序中自然發生之變化可導致晶片之電晶體之參數(包含通道寬度、通道長度、驅動強度、氧化物厚度等)之變化。電晶體參數對程序變化之敏感度往往隨著程序節點之大小降低而增加，此乃因隨著電晶體之參數之尺寸降低，一參數之值之變化成為參數之標稱值之一較大百分比。另外，電路參數對程序變化之敏感度往往隨著電路之供應電壓降低而增加。程序變化對一器件之總體效能之影響可在小於65 nm之程序節點處及/或在器件之電晶體於子臨限區域中操作時尤其顯著。在某些情形中，程序變化可致使習用SRAM系統及操作失敗。

當SRAM器件使用小程序節點(例如，65 nm或更小)來製作且在低電源供應電壓(例如，近臨限或子臨限電壓)下進行操作時，SRAM器件可並不可靠地操作。舉例而言，在低供應電壓下，與一小程序節點相關聯之程序變化可致使圖1之5T SRAM胞元100中之寫入操作失敗。此寫入失敗可(舉例而言)由於程序變化使SRAM之控制器中之存取電晶體140及/或驅動電晶體在一寫入操作期間變得太弱而不能為鎖存器110提供過功率而發生。因此，需要可在低電源供應電壓(例如，近臨限或子臨限供應電壓)下、即使在使用小程序節點(例如，65 nm或更小)來製作且經受一般與此等程序節點相關聯之程序變化時亦可靠地操作之SRAM器件。

發明人已認識到並瞭解，可藉由使用具有減少或消除在寫入操作期間上拉器件與下拉器件之間的爭用之電路之一新SRAM胞元而改良在一小程序節點中製作之一低功率SRAM器件之可靠性。在某些實施例中，SRAM胞元在兩個階段中執行寫入操作。在第一階段中，可藉由以下操作而將SRAM胞元之儲存該胞元之位元值之節點N自胞元之電源供應軌中之一者(「軌1」)解耦：撤銷啟動一種類型之胞元之「拉動」器件(亦即，可操作以將節點N之電壓朝向軌1之電壓拉動之拉動器件類型)。使用相反類型之一或多個拉動器件，可接著將節點N之電壓朝向另一電源供應軌(「軌2」)之電壓拉動。以此方式，新SRAM胞元可減少或消除在寫入操作之第一階段期間在節點N處之不同類型之拉動器件(例如，上拉器件與下拉器件)之間的爭用。

舉例而言，在第一階段中，可將胞元之下拉器件撤銷啟動，使得節點N自胞元之接地軌解耦且在胞元中無下拉器件可操作以將節點N之電壓朝向胞元之接地電壓Vss下拉，且可經由一或多個上拉器件將節點N之電壓朝向胞元之電源供應電壓Vdd上拉，藉此在節點N處儲存一邏輯1值。另一選擇係，在第一階段中，可將胞元之上拉器件撤銷啟動，使得節點N自胞元之電源供應軌解耦且在胞元中無上拉器件可操作以將節點N之電壓朝向胞元之供應電壓Vdd上拉，且可經由一或多個下拉器件將節點N之電壓朝向胞元之接地電壓Vss下拉，藉此在節點N處儲存一邏輯0值。

在寫入操作之第二階段中，可藉由撤銷啟動在第一階段期間用於寫入胞元之位元值之類型之拉動器件而將節點N自軌2解耦。若在寫入操作之第二階段期間正被寫入至胞元之位元值B2不同於在第一階段期間被寫入之位元值B1，則可在第二階段期間使用相反類型之拉動器件以將節點N之電壓朝向軌2之電壓(其對應於位元值B2)拉動。否則，在第二階段期間兩種類型之拉動器件可皆為非作用的，且節點可繼續儲存位元值B1。以此方式，新SRAM胞元可減少或消除在寫入操作之第二階段期間在節點N處之不同類型之拉動器件(例如，上拉器件與下拉器件)之間的爭用。

舉例而言，在第二階段中，可將胞元之上拉器件撤銷啟動，使得節點N自胞元之電源供應軌解耦且在胞元中無上拉器件可操作以將節點N之電壓朝向胞元之電源供應電壓Vdd上拉。若一邏輯0值正被寫入至胞元，則可接著經由一或多個下拉器件將節點N之電壓朝向胞元之接地電壓Vss下拉。否則，節點N之邏輯1值可保持不變。另一選擇係，節點N可在第二階段中自胞元之下拉器件解耦，使得節點N自胞元之接地軌解耦且在胞元中無下拉器件可操作以將節點N之電壓朝向胞元之接地電壓Vss下拉。若一邏輯1位元值正被寫入至胞元，則可接著經由一或多個上拉器件將節點N之電壓朝向胞元之電源供應電壓Vdd上拉。否則，節點N之邏輯0位元值可保持不變。

一般而言，本說明書中所闡述之標的物之一項創新態樣可體現於一種靜態隨機存取記憶體(SRAM)胞元(200)中，該SRAM胞元(200)包含：一鎖存器(210)，其可操作以在一第一節點(212)處儲存一位元值，該鎖存器包含第一器件及第二器件，該第一器件及該第二器件各自具有耦合至一第一電源供應軌(270)之一第一電壓參考節點(214)及耦合至一第二電源供應軌(272)之一第二電壓參考節點(216)；一開關(250)，其耦合至該第一節點，其中該SRAM胞元之一位元線(284)透過該開關之第一端子及第二端子而耦合至該第一節點，且該SRAM胞元之一字線(282)耦合至該開關之一控制端子；一第一類型之一第一拉動器件(240)，其中該鎖存器之該第一器件之該第二電壓參考節點經由該第一拉動器件之第一端子及第二端子而耦合至該第二電源供應軌；及一第二類型之一第二拉動器件(220)，其中該第一節點經由該第二拉動器件之第一端子及第二端子而耦合至該第一電源供應軌，其中一控制線(280)耦合至該第一拉動器件及該第二拉動器件之各別控制端子。

此態樣之其他實施例包含：SRAM胞元之對應陣列、包含SRAM胞元中之一或多者之記憶體器件、包含SRAM胞元中之一或多者之其他電子器件以及操作SRAM胞元及/或包含SRAM胞元中之一或多者之器件之方法。

前述及其他實施例可各自視情況包含以下特徵中之一或多者(單獨地或以組合形式)。該第二拉動器件可操作以將該第一節點之一電壓朝向該第一電源供應軌之一電壓選擇性地拉動。該第一拉動器件可操作以將該鎖存器之該第一器件之該第二電壓參考節點之一電壓朝向該第二電源供應軌之一電壓選擇性地拉動。該SRAM胞元可進一步包含該第二類型之一第三拉動器件，其中該鎖存器之該第一器件之該第一電壓參考節點經由該第三拉動器件之第一端子及第二端子而耦合至該第一電源供應軌。該第三拉動器件可操作以將該鎖存器之該第一器件之該第一電壓參考節點之一電壓朝向該第一電源供應軌之一電壓選擇性地拉動。

在某些實施例中，該第一電源供應軌之一電位與該第二電源供應軌之一電位之間的一差比選自由以下各項組成之群組之至少一個器件之一臨限電壓小：該開關、該第一拉動器件、該第二拉動器件及該第三拉動器件。在某些實施例中，該鎖存器包含複數個電晶體，且該第一電源供應軌之電位與該第二電源供應軌之電位之間的差比包含於該複數個電晶體中之至少一個電晶體之一臨限電壓小。

在某些實施例中，拉動器件之該第一類型係一下拉類型且拉動器件之該第二類型係一上拉類型。在某些實施例中，該第二拉動器件(220u)包含一p通道場效應電晶體(pFET) (222u)，其中該第一節點經由該pFET之一源極及一汲極而耦合至該第一電源供應軌(270d)，且其中該控制線耦合至該pFET之一閘極。在某些實施例中，該pFET可操作以將該第一節點之一電壓朝向該第一電源供應軌之一電壓選擇性地上拉。在某些實施例中，該第一拉動器件(240d)包括一n通道場效應電晶體(nFET) (242d)，其中該鎖存器之該第一器件之該第二電壓參考節點經由該nFET之一源極及一汲極而耦合至該第二電源供應軌，且其中該控制線耦合至該nFET之一閘極。在某些實施例中，該nFET可操作以將該鎖存器之該第一器件之該第二電壓參考節點之一電壓朝向該第二電源供應軌之一電壓選擇性地下拉。

在某些實施例中，該SRAM胞元進一步包含該第二類型之一第三拉動器件(230u)，其中該第三拉動器件包含一pFET (232u)，且其中該鎖存器之該第一器件之該第一電壓參考節點經由該pFET之一源極及一汲極而耦合至該第一電源供應軌。在某些實施例中，該字線耦合至該pFET之閘極。在某些實施例中，該pFET可操作以將該鎖存器之該第一器件之該第一電壓參考節點之一電壓朝向該第一電源供應軌之一電壓選擇性地上拉。在某些實施例中，該開關(250a)包含一nFET (252n)，其中該位元線經由該nFET之一源極及一汲極而耦合至該第一節點，且其中該字線耦合至該nFET之一閘極。在某些實施例中，該第一電源供應軌之電壓表示邏輯1之一位元值，且其中該第二電源供應軌之電壓表示邏輯0之一位元值。

在某些實施例中，拉動器件之該第一類型係一上拉類型且拉動器件之該第二類型係一下拉類型。在某些實施例中，該第二拉動器件(220d)包含一n通道場效應電晶體(nFET) (222d)，其中該第一節點經由該nFET之一源極及一汲極而耦合至該第一電源供應軌(270s)，且其中該控制線耦合至該nFET之一閘極。在某些實施例中，該nFET可操作以將該第一節點之一電壓朝向該第一電源供應軌之一電壓選擇性地下拉。在某些實施例中，該第一拉動器件(240u)包含一p通道場效應電晶體(pFET) (242u)，其中該鎖存器之該第一器件之該第二電壓參考節點經由該pFET之一源極及一汲極而耦合至該第二電源供應軌(272d)，且其中該控制線耦合至該pFET之一閘極。在某些實施例中，該pFET可操作以將該鎖存器之該第一器件之該第二電壓參考節點之一電壓朝向該第二電源供應軌之一電壓選擇性地上拉。

在某些實施例中，該SRAM胞元進一步包含該第二類型之一第三拉動器件(230d)，其中該第三拉動器件包含一nFET (232d)，且其中該鎖存器之該第一器件之該第一電壓參考節點經由該nFET之一源極及一汲極而耦合至該第一電源供應軌。在某些實施例中，該字線耦合至該nFET之閘極。在某些實施例中，該nFET可操作以將該鎖存器之該第一器件之該第一電壓參考節點之一電壓朝向該第一電源供應軌之一電壓選擇性地下拉。在某些實施例中，該開關(250b)包含一pFET (252p)，其中該位元線經由該pFET之一源極及一汲極而耦合至該第一節點，且其中該字線耦合至該pFET之一閘極。在某些實施例中，該第一電源供應軌之電壓表示邏輯0之一位元值，且其中該第二電源供應軌之電壓表示邏輯1之一位元值。

在某些實施例中，該鎖存器係雙穩態的。在某些實施例中，該第一器件(205a)包含一第一反相器且該第二器件(205b)包含一第二反相器，且該第一反相器與該第二反相器係交叉耦合的。在某些實施例中，該第一反相器之一輸出(218a)在該第一節點處耦合至該第二反相器之一輸入(218b)，且該第二反相器之一輸出(219b)在一第二節點處耦合至該第一反相器之一輸入(219a)。

一般而言，本說明書中所闡述之標的物之另一創新態樣可體現於一種靜態隨機存取記憶體(SRAM)胞元中，該SRAM胞元包含：一第一類型之第一複數個場效應電晶體(FET)，其包含第一FET、第二FET、第三FET及第四FET；及一第二類型之第二複數個場效應電晶體(FET)，其包含第五FET、第六FET、第七FET及第八FET，其中該第五FET (232)之一第一擴散端子、第二擴散端子及閘極分別耦合至一第一電源供應軌(270)、該第六FET (211)之一第一擴散端子及一字線(282)，其中該第六FET (211)之一第二擴散端子及閘極分別耦合至一第一節點(212)及一第二節點(219)，其中該第一FET (213)之一第一擴散端子、第二擴散端子及閘極分別耦合至該第一節點(212)、該第二FET (242)之一第一擴散端子及該第二節點(219)，其中該第二FET (242)之一第二擴散端子及閘極分別耦合至一第二電源供應軌(272)及一控制線(280)，其中該第三FET (252)之一第一擴散端子、第二擴散端子及閘極分別耦合至一位元線(284)、該第一節點(212)及該字線(282)，其中該第七FET (222)之一第一擴散端子、第二擴散端子及閘極分別耦合至該第一電源供應軌(270)、該第一節點(212)及該控制線(280)，其中該第八FET (215)之一第一擴散端子、第二擴散端子及閘極分別耦合至該第一電源供應軌(270)、該第二節點(219)及該第一節點(212)，且其中該第四FET (217)之一第一擴散端子、第二擴散端子及閘極分別耦合至該第二節點(219)、該第二電源供應軌(272)及該第一節點(212)。

前述及其他實施例可各自視情況包含以下特徵中之一或多者(單獨地或以組合形式)。該第一電源供應軌之一電位與該第二電源供應軌之一電位之間的一差比選自由以下各項組成之群組之至少一個FET之一臨限電壓小：第一複數個FET及第二複數個FET。

在某些實施例中，該第一類型之FET係一n通道FET (nFET)且該第二類型之FET係一p通道FET (pFET)。在某些實施例中，該第一電源供應軌(270d)之一電壓表示邏輯1之一位元值，且其中該第二電源供應軌(272s)之一電壓表示邏輯0之一位元值。在某些實施例中，該第一複數個FET及該第二複數個FET可操作以回應於接收到一控制信號序列而在該第一節點處儲存一位元值，其中接收該控制信號序列包含：(a)在一第一時間週期期間於該控制線及該字線上接收邏輯0值，及(b)在步驟(a)之後，在一第二時間週期期間於該控制線及該字線上接收邏輯1值，且在該第二時間週期期間於該位元線上接收該位元值。在某些實施例中，接收該控制信號序列進一步包含：在步驟(a)之前，在一第三時間週期期間於該控制線上接收一邏輯1值並於該字線上接收一邏輯0值。

在某些實施例中，該第一類型之FET係一p通道FET (pFET)且該第二類型之FET係一n通道FET (nFET)。在某些實施例中，該第一電源供應軌(270s)之一電壓表示邏輯0之一位元值，且該第二電源供應軌(272d)之一電壓表示邏輯1之一位元值。在某些實施例中，該第一複數個FET及該第二複數個FET可操作以回應於接收到一控制信號序列而在該第一節點處儲存一位元值，其中接收該控制信號序列包含：(a)在一第一時間週期期間於該控制線及該字線上接收邏輯1值，及(b)在步驟(a)之後，在一第二時間週期期間於該控制線及該字線上接收邏輯0值，且在該第二時間週期期間於該位元線上接收該位元值。在某些實施例中，接收該控制信號序列進一步包含：在步驟(a)之前，在一第三時間週期期間於該控制線上接收一邏輯0值並於該字線上接收一邏輯1值。

一般而言，本說明書中所闡述之標的物之另一創新態樣可體現於一種將一位元值儲存於一靜態隨機存取記憶體(SRAM)胞元中之方法中。該SRAM胞元可包含一鎖存器(210)及一開關(250)，該鎖存器可操作以在一第一節點(212)處儲存該位元值，該鎖存器包含第一器件及第二器件，該第一器件及該第二器件各自具有耦合至一第一電源供應軌(270)之一第一電壓參考節點(214)及耦合至一第二電源供應軌(272)之一第二電壓參考節點(216)，該SRAM胞元之一位元線(284)透過該開關之第一端子及第二端子而耦合至該第一節點，該SRAM胞元之一字線(282)耦合至該開關之一控制端子。該方法可包含：(a1)將該第一器件之該第二電壓參考節點自該第二電源供應軌解耦；(a2)將該第一節點之一電壓朝向該第一電源供應軌之一電壓拉動；(b1)將該第一器件之該第二電壓參考節點耦合至該第二電源供應軌；(b2)將該第一器件之該第一電壓參考節點自該第一電源供應軌解耦；及(b3)將該位元線耦合至該第一節點，其中該位元線之一電壓表示該位元值，其中至少部分地並行執行步驟a1及a2，其中至少部分地並行執行步驟b1、b2及b3，且其中在步驟b1、b2及b3之前執行步驟a1及a2。

此態樣之其他實施例包含：可操作以執行該方法之動作之對應SRAM胞元及SRAM胞元陣列、可操作以控制一或多個SRAM胞元執行該方法之動作之記憶體控制器以及包含此等SRAM胞元及/或記憶體控制器之電子器件。

前述及其他實施例可各自視情況包含以下特徵中之一或多者(單獨地或以組合形式)。可在介於大約167 ps與大約200 ps之間的一時間週期中共同地執行步驟a1、a2、b1、b2及b3。將該第一節點之該電壓朝向該第一電源供應軌(270d)之該電壓拉動可包含上拉該第一節點之該電壓。該第一電源供應軌之該電壓表示邏輯1之一位元值且該第二電源供應軌之一電壓可表示邏輯0之一位元值。在某些實施例中，該位元值係一邏輯0值，且該方法之動作進一步包含：在將該位元線耦合至該第一節點之後，將該第一節點之該電壓下拉至一邏輯0值。在某些實施例中，將該第一節點之該電壓朝向該第一電源供應軌之該電壓上拉包含將該第一節點之該電壓上拉至表示一邏輯1值之一電壓。在某些實施例中，該位元值係一邏輯1值，且該方法之動作進一步包含：在將該位元線耦合至該第一節點之後，將該第一節點之該電壓維持處於表示一邏輯1值之一電壓。在某些實施例中，該位元值係一邏輯1值，且該方法之動作進一步包含：在將該位元線耦合至該第一節點之後，將該第一節點之該電壓上拉至表示一邏輯1值之一電壓。

在某些實施例中，該SRAM胞元進一步包含一第一類型之一第一拉動器件及一第二類型之一第二拉動器件，該鎖存器之該第一器件之該第二電壓參考節點經由該第一拉動器件之第一端子及第二端子而耦合至該第二電源供應軌，該第一節點經由該第二拉動器件之第一端子及第二端子而耦合至該第一電源供應軌，一控制線耦合至該第一拉動器件及該第二拉動器件之各別控制端子，且回應於在一第一時間週期期間於該控制線上接收到一邏輯0值並於該字線上接收到一邏輯0值而執行步驟a1及a2。在某些實施例中，回應於在該第一時間週期之後的一第二時間週期期間於該控制線上接收到一邏輯1值並於該字線上接收到一邏輯1值而執行步驟b1、b2及b3。

在某些實施例中，將該第一節點之該電壓朝向該第一電源供應軌之該電壓拉動包含下拉該第一節點之該電壓。在某些實施例中，該第一電源供應軌之該電壓表示邏輯0之一位元值且該第二電源供應軌之一電壓表示邏輯1之一位元值。在某些實施例中，該位元值係一邏輯1值，且該方法之動作進一步包含：在將該位元線耦合至該第一節點之後，將該第一節點之該電壓上拉至一邏輯1值。在某些實施例中，將該第一節點之該電壓朝向該第一電源供應軌之該電壓下拉包含將該第一節點之該電壓下拉至表示一邏輯0值之一電壓。在某些實施例中，該位元值係一邏輯0值，且該方法之動作進一步包含：在將該位元線耦合至該第一節點之後，將該第一節點之該電壓維持處於表示一邏輯0值之一電壓。在某些實施例中，該位元值係一邏輯0值，且該方法之動作進一步包含：在將該位元線耦合至該第一節點之後，將該第一節點之該電壓下拉至表示一邏輯0值之一電壓。

在某些實施例中，該SRAM胞元進一步包含一第一類型之一第一拉動器件及一第二類型之一第二拉動器件，該鎖存器之該第一器件之該第二電壓參考節點經由該第一拉動器件之第一端子及第二端子而耦合至該第二電源供應軌，該第一節點經由該第二拉動器件之第一端子及第二端子而耦合至該第一電源供應軌，一控制線耦合至該第一拉動器件及該第二拉動器件之各別控制端子，且回應於在一第一時間週期期間於該控制線上接收到一邏輯1值並於該字線上接收到一邏輯1值而執行步驟a1及a2。在某些實施例中，回應於在該第一時間週期之後的一第二時間週期期間於該控制線上接收到一邏輯0值並於該字線上接收到一邏輯0值而執行步驟b1、b2及b3。

一般而言，本說明書中所闡述之標的物之另一創新態樣可體現於一種靜態隨機存取記憶體(SRAM)器件中，該SRAM器件包含組織成列(510)及行(520)之SRAM胞元(200)之一陣列(500)。該等SRAM胞元中之每一者可包含：一鎖存器，其可操作以在一第一節點處儲存一位元值，該鎖存器包含第一器件及第二器件，該第一器件及該第二器件各自具有耦合至一第一電源供應軌之一第一電壓參考節點及耦合至一第二電源供應軌之一第二電壓參考節點；一開關，其耦合至該第一節點；一位元線，其透過該開關之第一端子及第二端子而耦合至該第一節點；一字線，其耦合至該開關之一控制端子；一第一類型之一第一拉動器件，其中該鎖存器之該第一器件之該第二電壓參考節點經由該第一拉動器件之第一端子及第二端子而耦合至該第二電源供應軌；一第二類型之一第二拉動器件，其中該第一節點經由該第二拉動器件之第一端子及第二端子而耦合至該第一電源供應軌；及一控制線，其耦合至該第一拉動器件及該第二拉動器件之各別控制端子。該SRAM器件可進一步包含：複數個行線(550)，每一行線對應於該等SRAM胞元之一各別行且耦合至該各別行中之該等SRAM胞元之該等位元線；複數個列線(560)，每一列線對應於該等SRAM胞元之一各別列且耦合至該各別列中之該等SRAM胞元之該等字線；複數個寫入線(570)，每一寫入線對應於該等SRAM胞元之一各別列且耦合至該各別列中之該等SRAM胞元之該等控制線；及一記憶體控制器(610)，其經由該等行線、列線及寫入線而耦合至該SRAM陣列。

此態樣之其他實施例包含：包含SRAM器件之電子器件，及操作SRAM器件及/或包含SRAM器件之器件之方法。

前述及其他實施例可各自視情況包含以下特徵中之一或多者(單獨地或以組合形式)。在某些實施例中，該等SRAM胞元包含一第一SRAM胞元，該第一SRAM胞元經由該等行線中之一第一行線、該等列線中之一第一列線及該等寫入線中之一第一寫入線而耦合至該記憶體控制器，且該記憶體控制器可操作以藉由以下操作而將一位元值儲存於該第一SRAM胞元中：(a)在一第一時間週期內將第一字線及該第一寫入線之位元值設定為一第一值，及(b)在步驟(a)之後，在一第二時間週期內將該第一字線及該第一寫入線之位元值設定為不同於該第一值之一第二值，其中在步驟(b)期間，該位元值存在於該第一行線上。

本說明書中所闡述之標的物之特定實施方案可達成以下優點中之一或多者。在某些實施例中，具有本文中所闡述之特徵之一SRAM器件可在高達5 GHz至6 GHz之時脈頻率下可靠地操作。舉例而言，當在16 nm、7 nm或更小之一程序節點中製作且被提供有大於或等於大約400 mV、介於400 mV與600 mV之間或更大之一電源供應電壓時，某些實施例可在多達5 GHz或6 GHz之時脈頻率下可靠地操作。當在一低電源供應電壓下操作時，SRAM器件之電力消耗可為極低的。

將依據以下圖式、詳細說明及申請專利範圍(其僅以實例方式圖解說明本發明之原理)明瞭本發明之其他態樣及優點。

前述發明內容(包含對某些實施例、其動機及/或其優點之說明)意欲幫助讀者理解本發明，且並不以任何方式限制申請專利範圍中之任一者之範疇。前述發明內容中所展示之參考編號係指圖式中之參考編號，且係僅以實例方式提供，而不以任何方式限制申請專利範圍中之任一者之範疇。

如本文中所使用，當一電路並未將一電流主動驅動至一節點(或端子)上或未主動驅動該節點之電壓時，該電路之該節點「浮動」或「係浮動的」。舉例而言，當一電路在節點與電路之接地節點之間不提供導電路徑且在節點與電路之電源供應節點之間亦不提供導電路徑時，該電路之節點係浮動的。當一節點係浮動時，節點上之任何電荷將一般不會透過電路而放電至接地，且電路將一般不會在節點上沈積額外電荷。熟習此項技術者將理解，當一節點係浮動時，該節點可透過電路中之洩漏電流、透過耦合至該節點之另一電路、透過與一電磁場之相互作用等而被充電或放電。因此，自電路之角度來看，當節點係浮動時，該節點之電壓可為不確定的。然而，在某些實施例中，當將一節點最初置於浮動狀態中時，該節點可最初保持與緊接在該節點進入浮動狀態之前該節點處所呈現之電壓相同之電壓。

如本文中所使用，一器件(例如，FET)之「擴散端子」可包含該器件之源極及汲極端子，而無論該器件及/或該等端子係如何製作。源極及汲極端子可分別耦合至FET之源極及汲極區域。

在一積體電路(「IC」或「晶片」)中，信號可使用導電「線」在器件之間進行傳輸。如本文中所使用，一「線」可包含任何導電導線、跡線、通孔或可操作以將一信號自一個器件傳播至另一器件之其他適合結構。

如本文中所使用，一記憶體「字組」係可被並行讀取或寫入之一組記憶體胞元(例如，SRAM胞元)。在某些實施方案中，一SRAM器件之具有M個位址線及N個資料線之胞元可被組織成各自具有N個位元之2^M 個字組之一陣列。

在某些情形中，一信號(或節點)之電壓可表示一位元值1 (「邏輯1」或「L1」)或一位元值0 (「邏輯0」或L0)。L1可對應於一電路之一電源供應電壓(例如，1.2 V、0.6 V、0.4 V等)，且L0可對應於電路之一參考或接地電壓(例如，0 V)。L1及L0之其他電壓值係可能的。舉例而言，L1可對應於高於一第一預定電壓臨限值(例如，實際或標稱電源供應電壓之80％)之任何電壓，且L0可對應於低於一第二預定電壓臨限值(例如，標稱或實際參考電壓加上電源供應電壓與參考電壓之間的差之20％)之任何電壓。若一信號之電壓係介於第一預定電壓與第二預定電壓之間，則該信號之邏輯值可為不確定的。

參考圖2A，一SRAM胞元200包含一鎖存器210、拉動器件220、230及240以及一存取器件250。鎖存器210可操作以在一節點212處儲存一位元B。如圖2A中所展示，節點212經由拉動器件220而耦合至一電源供應軌270，該拉動器件可操作以將節點212之電壓朝向一電源供應軌270之電壓選擇性地拉動。此外，鎖存器210之一端子214經由拉動器件230而耦合至電源供應軌270，且鎖存器之一端子216經由拉動器件240而耦合至另一電源供應軌272。鎖存器210可操作以在啟動拉動器件230 (將端子214耦合至電源供應軌270)時將節點212之電位朝向電源供應軌270之電壓選擇性地拉動，且在啟動拉動器件240 (將端子216耦合至電源供應軌272)時將節點212之電位朝向電源供應軌272之電壓選擇性地拉動。存取器件250可操作以提供對SRAM胞元之位元B之讀取/寫入存取。

拉動器件(220、230、240)中之每一者可操作以藉由以下操作而將一節點N1之電壓V_N1 朝向另一節點N2之電壓V_N2 拉動：將節點N1導電耦合至節點N2，使得節點N1之電壓自其初始值V_I (在導電耦合之前)增加(被「上拉」)或降低(被「下拉」)至一新值V_F ，使得V_F 與V_N2 之間的差之量值比V_I 與V_N2 之間的差之量值小。將一節點N1之電壓「朝向」另一節點N2之電壓拉動可包含將N1之電壓拉動「至」N2之電壓。一拉動器件可藉由以下操作而將一節點N1之電壓V拉動至一節點N2之電壓V_N2 ：將該等節點導電耦合，使得節點N1之電壓自其初始值V_I 增加或降低至與節點N2之電壓V_N2 匹配之一新值，或者增加或降低至與V_N2 相差達小於標稱電源供應電壓之一預定百分比(例如，1％、5％、10％、20％、40％)或相差達小於一預定量(例如，20 mV、50 mV、100 mV、200 mV、500 mV、1 V)之一新值。

拉動器件(220、230、240)中之每一者可為一上拉器件或下拉器件。一上拉器件可操作以將耦合至上拉器件之一端子T1之一節點之電壓朝向耦合至上拉器件之一端子T2之另一節點(例如，一電源供應軌)之電壓上拉。一上拉器件可包含一或多個開關(例如，p通道MOSFET (pFET))、一或多個電阻式器件(例如，電阻器)、適合用於執行一上拉操作之任何其他電路組件或其任何組合。

一下拉器件可操作以將耦合至下拉器件之一端子T1之一節點之電壓朝向耦合至下拉器件之一端子T2之另一節點(例如，一電源供應軌)之電壓下拉。一下拉器件可包含一或多個開關(例如，n通道MOSFET (nFET))、一或多個電阻式器件(例如，電阻器)、適合用於執行一下拉操作之其他電路組件或其任何組合。

如上文所論述，鎖存器210可操作以在節點212處儲存一位元B。鎖存器210可包含適合用於儲存一位元值之任何電路(例如，雙穩態電路)，包含(不加限制地)兩個交叉耦合之反相器、串行耦合於一迴路中之任何偶數數目個反相器、一設定-重設(SR)鎖存器、一閘控SR鎖存器、一D鎖存器、一閘控D鎖存器、一厄爾(Earle)鎖存器或其任何組合。

如上文所論述，存取器件250可操作以提供對SRAM胞元之位元B之讀取及/或寫入存取。存取器件250可包含適合用於提供對SRAM胞元之讀取及/或寫入存取之任何電路，包含(不加限制地)一或多個開關(例如，pFET或nFET)、一或多個傳輸閘(例如，一pFET及一nFET，其使其各別擴散端子耦合在一起，且使其閘極耦合至互補控制信號)或其任何組合。

再次參考圖2A，可由在每一拉動器件(220、230、240)之控制端子C處提供之一各別控制信號來控制該拉動器件之啟動及撤銷啟動。舉例而言，可由在一控制線(「CL」) 280上提供之一控制信號來控制拉動器件220及240之啟動及撤銷啟動。當啟動拉動器件220時，節點212可耦合至電源供應軌270。當啟動拉動器件240時，鎖存器210之端子216可耦合至電源供應軌272。在某些實施例中，只有在藉由控制線280而被提供至拉動器件220之控制端子C之控制信號具有一特定邏輯值L (例如，L0或L1)時，拉動器件220才係作用的(「接通的」)。在某些實施例中，只有在藉由控制線280而被提供至拉動器件240之控制端子C之控制信號具有與L相反之邏輯值(例如，L1或L0)時，拉動器件240才係作用的。因此，一般而言，拉動器件220及240可不會同時係作用的。

可由在一字線(「WL」) 282上提供之一選擇信號來控制拉動器件230及存取器件250之啟動及撤銷啟動。當啟動拉動器件230時，鎖存器210之端子214可耦合至電源供應軌270。當啟動存取器件250時，儲存位元B之節點212可耦合至一位元線(「BL」) 284。位元線284及存取器件250可用於自SRAM胞元200讀取位元B之值，及/或將一新位元值寫入至SRAM胞元200中。在某些實施例中，只有在藉由字線282而被提供至拉動器件230之控制端子C之選擇信號具有一特定邏輯值L (例如，L0或L1)時，拉動器件230才係作用的，且只有在藉由字線282而被提供至存取器件250之控制端子C之選擇信號具有相反邏輯值(例如，L1或L0)時，存取器件250才係作用的。因此，一般而言，上拉器件230及存取器件250可不會同時係作用的。

基於被施加至控制線280、字線282及位元線284之信號，SRAM胞元200可在一空閒狀態、一讀取狀態或一寫入狀態中操作。在空閒狀態中，節點212處之位元值既不被讀取亦不被寫入，且由鎖存器210穩定地維持。可(舉例而言)藉由撤銷啟動存取器件250及拉動器件220且藉由啟動拉動器件230及240而將SRAM胞元200置於空閒狀態中。撤銷啟動存取器件250及拉動器件220會將節點212自位元線284解耦且消除節點212與供應軌(270、272)之間的除了穿過鎖存器210之路徑之外的所有導電路徑，使得在SRAM胞元200係處於空閒狀態中時，由鎖存器210儲存之位元值不改變。啟動拉動器件230及240允許鎖存器210將節點212之電壓視情況朝向電源供應軌(270、272)中之任一者之電壓選擇性地拉動，藉此維持胞元之位元值。在某些實施例中，藉由(1)在字線282上提供啟動拉動器件230並撤銷啟動存取器件250之一信號及(2)在控制線280上提供啟動拉動器件240並撤銷啟動拉動器件220之一信號而將SRAM胞元200置於空閒狀態中。

在讀取狀態中，節點212處之位元值經由位元線284被讀出。可(舉例而言)藉由啟動拉動器件240、撤銷啟動拉動器件220及230、初始化位元線284之電壓、將經初始化位元線284置於浮動狀態中且啟動存取器件250而將SRAM胞元200置於讀取狀態中。撤銷啟動拉動器件220及230 (且使位元線284浮動)會消除節點212與供應軌270之間的所有導電路徑，使得在讀取操作期間，節點212並不耦合至供應軌270。相比而言，在讀取操作期間，啟動拉動器件240允許鎖存器210將節點212選擇性地耦合至電源供應軌272。

在啟動存取器件250之前，可將位元線284之電壓初始化至一適合值。在某些實施例中，若經由存取器件250將經初始化浮動位元線284耦合至節點212：(1)並不改變SRAM胞元之位元值(例如，並不太多地改變節點212之電壓以使胞元之位元值翻轉)，且(2)將SRAM胞元之位元值讀出至位元線284上(例如，將位元線284之電壓設定為表示SRAM胞元之位元值之一值)，則位元線284之初始電壓適合用於一讀取操作。舉例而言，可將位元線284之電壓初始化至：(1)供應軌270之電壓，(2)與供應軌270表示相同位元值之任何電壓，或(3)位於與由供應軌270表示之位元值相關聯之電壓範圍之外達小於一預定裕度之一電壓。

取決於節點212之位元值，在一讀取操作期間兩種情景係可能的。在第一情景中，節點212之位元值與供應軌270之位元值匹配，且節點212處之電壓(V_CELL )大約等於供應軌270處之電壓(V₂₇₀ )。在此情景中，節點212在讀取操作期間係浮動的，此乃因拉動器件230係非作用的(防止鎖存器210將節點212之電壓朝向供應軌270之電壓拉動)，且鎖存器並不將節點212之電壓朝向供應軌272之電壓拉動。因此，當啟動存取器件250時，位元線284上之電壓(V_BL )及節點212處之電壓(V_CELL )開始均等化。若在啟動存取器件250之前，V_BL 大約等於供應軌270之電壓(V₂₇₀ )，則在啟動存取器件之後，V_BL 及V_CELL 保持大約等於V₂₇₀ ，藉此在不干擾胞元之位元值之情況下將胞元之位元值讀取至位元線284上。另一選擇係，若在啟動存取器件250之前，V_BL 小於V₂₇₀ ，則在啟動存取器件之後，V_BL 增加且V_CELL 降低，使得在讀取操作結束時，V_BL 及V_CELL 皆在與供應軌270之位元值相關聯之電壓範圍內。

在第二情景中，節點212之位元值與供應軌272之位元值匹配，且節點212處之電壓(V_CELL )大約等於供應軌272處之電壓(V₂₇₂ )。在此情景中，節點212在讀取操作期間並非係浮動的，此乃因鎖存器210正將節點212之電壓朝向供應軌272之電壓拉動。因此，當啟動存取器件250時，鎖存器亦將位元線284之電壓朝向供應軌272之電壓拉動。因此，在啟動存取器件之前，無論V_BL 是小於還是等於供應軌270之電壓(V₂₇₀ )，在啟動存取器件之後，V_BL 皆降低，使得在讀取操作結束時，V_BL 及V_CELL 皆在與供應軌272之位元值相關聯之電壓範圍內。

在某些實施例中，藉由(1)在字線282上提供撤銷啟動拉動器件230並啟動存取器件250之一信號及(2)在控制線280上提供啟動拉動器件240並撤銷啟動拉動器件220之一信號而將SRAM胞元200置於讀取狀態中。為避免干擾SRAM胞元之所儲存位元值，在啟動存取器件250之前，可將位元線284之值初始化且可將該位元線置於浮動狀態中。

在寫入狀態中，經由位元線284將一新位元值B2寫入至節點212。寫入狀態可包含兩個連續階段。在第一階段中，可藉由撤銷啟動拉動器件240及存取器件250而將節點212自電源供應軌272及位元線284解耦。使用拉動器件220，可將節點212之電壓朝向電源供應軌270之電壓拉動，藉此在節點212處儲存與電源供應軌270之電壓對應之位元值B1。以此方式，SRAM胞元200可在寫入操作之第一階段期間減少或消除節點212處之不同類型之拉動器件(例如，上拉及下拉器件)之間的爭用。

在寫入操作之第二階段中，可藉由撤銷啟動拉動器件220及230而將節點212自電源供應軌270解耦，且可經由存取器件250將節點212耦合至位元線284。若位元線284上之位元值B2不同於在寫入操作之第一階段期間被寫入至胞元之位元值B1，則該位元線上之值更動控制節點212處之值，且鎖存器210經由拉動器件240將節點212之電壓朝向電源供應軌272之電壓(其對應於位元值B2)拉動。否則，胞元中之所有拉動器件在寫入操作之第二階段期間皆係非作用的，且節點212繼續儲存位元值B1。以此方式，SRAM胞元200可在寫入操作之第二階段期間減少或消除節點212處之不同類型之拉動器件(例如，上拉及下拉器件)之間的爭用。

在某些實施例中，藉由(1)在字線282上提供啟動拉動器件230並撤銷啟動存取器件250之一信號及(2)在控制線280上提供撤銷啟動拉動器件240並啟動拉動器件220之一信號而將SRAM胞元200置於寫入狀態之第一階段中。在某些實施例中，藉由(1)在字線282上提供撤銷啟動拉動器件230並啟動存取器件250之一信號及(2)在控制線280上提供啟動拉動器件240並撤銷啟動拉動器件220之一信號以及(3)將待被寫入至SRAM胞元之位元值B2驅動於位元線284上而將SRAM胞元200置於寫入狀態之第二階段中。

參考圖2B，圖2A之SRAM胞元200可被實施為一SRAM胞元200u。在某些實施例中，SRAM胞元200u可執行一個兩階段寫入操作，其中在第一階段期間將節點212之位元值設定為L1 (朝向電源供應軌270d之電壓Vdd上拉)。在第二階段中，若被寫入至胞元之值係L1，則節點212之位元值保持為L1，或若被寫入至胞元之值係L0，則節點212之位元值切換至L0 (朝向電源供應軌272s之電壓Vss被下拉)。為易於參考，電源供應軌270d可在本文中稱為「供應軌」270d，且電源供應軌272s可在本文中稱為「接地軌」272s。

SRAM胞元200u包含一鎖存器210、上拉器件220u及230u、一下拉器件240d以及一存取器件250a。鎖存器210在一節點212處儲存一位元B。節點212經由上拉器件220u而耦合至供應軌270d。鎖存器210之一端子214經由上拉器件230u而耦合至供應軌270d，且鎖存器210之一端子216經由下拉器件240d而耦合至接地軌272s。當啟動上拉器件230u (將端子214耦合至供應軌270d)時，鎖存器210可將節點212之電位朝向Vdd選擇性地上拉，且當啟動下拉器件240d (將端子216耦合至接地軌272s)時，鎖存器210可將節點212之電位朝向Vss選擇性地下拉。存取器件250a提供對SRAM胞元之位元B之讀取/寫入存取。

上文分別參考圖2A之鎖存器210、存取器件250及拉動器件(220、230及240)而闡述圖2B之鎖存器210、存取器件250a及拉動器件(220u、230u、240d)之某些實施例。為簡潔起見，此處不再重複對此等器件之說明。在某些實施例中，當在器件之控制端子C處提供位元值L0時，上拉器件220u及230u中之每一者係作用的。在某些實施例中，當在器件之控制端子C處提供位元值L1時，下拉器件240d及存取器件250a各自係作用的。

基於被施加至控制線280、字線282及位元線284之信號，SRAM胞元200u可在一空閒狀態、一讀取狀態或一寫入狀態中操作。在空閒狀態中，節點212處之位元值既不被讀取亦不被寫入，且由鎖存器210穩定地維持。在某些實施例中，藉由(1)在字線282上提供位元值L0，藉此啟動上拉器件230u並撤銷啟動存取器件250a及(2)在控制線280上提供位元值L1，藉此啟動下拉器件240d並撤銷啟動上拉器件220u而將SRAM胞元200u置於空閒狀態中。

在讀取狀態中，節點212處之位元值經由位元線284而被讀出。可(舉例而言)藉由啟動下拉器件240d、撤銷啟動上拉器件220u及230u、初始化位元線284之電壓、將經初始化位元線284置於浮動狀態中且啟動存取器件250a而將SRAM胞元200u置於讀取狀態中。在啟動存取器件250a之前，可將位元線284之電壓初始化至一適合值。在某些實施例中，位元線284之初始電壓係：(1)供應軌270d之電壓Vdd，(2)在表示由供應軌270d之電壓Vdd所表示之位元值(L1)之一電壓範圍內之任何電壓，或(3)位於與位元值L1相關聯之電壓範圍之外達小於一預定裕度之一電壓。

取決於節點212之位元值，在一讀取操作期間兩種情景係可能的。在第一情景中，節點212之位元值係L1。在此情景中，節點212在讀取操作期間浮動。因此，當啟動存取器件250a時，位元線284上之電壓(V_BL )及節點212處之電壓(V_CELL )開始均等化，使得在讀取操作結束時，V_BL 及V_CELL 皆在與位元值L1相關聯之電壓範圍內。在第二情景中，節點212之位元值係L0。在此情景中，鎖存器210將節點212之電壓朝向接地軌272s之電壓Vss下拉。因此，當啟動存取器件250a時，鎖存器亦將位元線284之電壓朝向接地軌272s之電壓下拉，使得在讀取操作結束時，V_BL 及V_CELL 皆在與位元值L0相關聯之電壓範圍內。

在某些實施例中，藉由在字線282上及在控制線280上提供位元值L1而將SRAM胞元200u置於讀取狀態中。在於字線282上提供位元值L1之前，可將位元線284之值初始化且可將該位元線置於浮動狀態中，以避免干擾SRAM胞元之所儲存位元值。

在寫入狀態中，經由位元線284將一新位元值寫入至節點212。寫入狀態可包含兩個連續階段。在第一階段中，可藉由撤銷啟動下拉器件240d及存取器件250a而將節點212自接地軌272s及位元線284解耦，且可經由上拉器件220u將節點212之電壓朝向供應軌270d之電壓Vdd上拉，藉此將節點212之位元值設定為L1。

在第二階段中，可藉由撤銷啟動上拉器件220u及230u而將節點212自供應軌270d解耦，且經由存取器件250a將節點212耦合至位元線284。若位元線284上之位元值係L0，則位元線上之L0值更動控制節點212處之L1值，且鎖存器210經由下拉器件240d將節點212之電壓朝向接地軌272s之電壓拉動。否則，胞元中之所有拉動器件在寫入操作之第二階段期間皆係非作用的，且節點212繼續儲存位元值L1。

在某些實施例中，藉由在字線282上且在控制線280上提供位元值L0而將SRAM胞元200u置於寫入狀態之第一階段中。在某些實施例中，藉由在字線282上且在控制線280上提供位元值L1同時亦將待被寫入至SRAM胞元之位元值B驅動於位元線284上而將SRAM胞元200u置於寫入狀態之第二階段中。

參考圖2C，在SRAM胞元200u之一實施例中，鎖存器210可使用交叉耦合之CMOS反相器205a及205b來實施，上拉器件220u及230u可分別使用p通道MOSFET (pFET) 222u及232u來實施，下拉器件240d可使用一n通道MOSFET (nFET) 242d來實施，且存取器件250a可使用一nFET 252n來實施。下文進一步詳細地闡述圖2C中之器件之配置。

在圖2C之實例中，鎖存器210使用交叉耦合之反相器205a及205b來實施。反相器205a之輸出218a耦合至反相器205b之輸入218b，且反相器205b之輸出219b耦合至反相器205a之輸入219a。鎖存器210之其他實施方案係可能的。

反相器205a包含一pFET 211p及一nFET 213n。pFET 211p及nFET 213n之閘極耦合在一起以形成反相器205a之輸入219a。pFET 211p及nFET 213n之擴散端子(例如，汲極)耦合在一起以形成反相器205a之輸出218a，該輸出亦係其中儲存SRAM胞元200u之位元值B之節點212。pFET 211p及nFET 213n之其他擴散端子(例如，源極)分別耦合至鎖存器210之端子214及216。

同樣，反相器205b包含一pFET 215p及一nFET 217n。pFET 215p及nFET 217n之閘極耦合在一起以形成反相器205b之輸入218b。pFET 215p及nFET 217n之擴散端子(例如，汲極)耦合在一起以形成反相器205b之輸出219b，該輸出亦係其中儲存SRAM胞元200u之位元值B之反轉B’之節點。pFET 215p及nFET 217n之其他擴散端子(例如，源極)分別耦合至供應軌270d及接地軌272s。

在圖2C之實例中，上拉器件220u使用一pFET 222u來實施。特定而言，pFET 222u之一個擴散端子(例如，汲極)耦合至節點212，且pFET 222u之另一擴散端子(例如，源極)耦合至供應軌270d。pFET 222u之閘極耦合至控制線280，使得當控制線280提供位元值L0時，pFET 222u係接通的。上拉器件220u之其他實施方案係可能的。在某些實施例中，上拉器件220u包含兩個或兩個以上pFET之一堆疊，其中該兩個或兩個以上pFET之擴散端子串聯耦合於節點212與供應軌270d之間，且其中該兩個或兩個以上pFET之閘極耦合至控制線280。

在圖2C之實例中，上拉器件230u使用一pFET 232u來實施。特定而言，pFET 232u之一個擴散端子(例如，汲極)耦合至鎖存器端子214，且pFET 232u之另一擴散端子(例如，源極)耦合至供應軌270d。pFET 232u之閘極耦合至字線282，使得當字線282提供位元值L0時，pFET 232u係接通的。上拉器件230u之其他實施方案係可能的。在某些實施例中，上拉器件230u包含兩個或兩個以上pFET之一堆疊，其中該兩個或兩個以上pFET之擴散端子串聯耦合於鎖存器端子214與供應軌270d之間，且其中該兩個或兩個以上pFET之閘極耦合至字線282。

在圖2C之實例中，下拉器件240d使用一nFET 242d來實施。特定而言，nFET 242d之一個擴散端子(例如，汲極)耦合至鎖存器端子216，且nFET 242d之另一擴散端子(例如，源極)耦合至接地軌272s。nFET 242d之閘極耦合至控制線280，使得當控制線280提供位元值L1時，nFET 242d係接通的。下拉器件240d之其他實施方案係可能的。在某些實施例中，下拉器件240d包含兩個或兩個以上nFET之一堆疊，其中該兩個或兩個以上nFET之擴散端子串聯耦合於鎖存器端子216與接地軌272s之間，且其中該兩個或兩個以上nFET之閘極耦合至控制線280。

在圖2C之實例中，存取器件250a使用一nFET 252n來實施。特定而言，nFET 252n之擴散端子分別耦合至SRAM胞元之位元線284及節點212。nFET 252n之閘極耦合至字線282，使得當字線282提供位元值L1時，nFET 252n係接通的。存取器件250a之其他實施方案係可能的。在某些實施例中，存取器件250a使用一傳輸閘來實施，其中傳輸閘之nFET之控制閘極耦合至字線282，傳輸閘之pFET之控制閘極經耦合以接收在字線282上提供之信號之反轉，且傳輸閘之開關端子分別耦合至位元線284及節點212。

圖3A展示一寫入操作之一時序圖，該寫入操作使用SRAM胞元200u來執行，藉此將位元值L0寫入至SRAM胞元。在圖3A之實例中，圖解說明四個時間週期302、304、306及308。第二時間週期304及第三時間週期306分別對應於寫入操作之第一階段及第二階段。第一時間週期302在寫入操作之第一階段之前(例如，緊接在該第一階段之前)發生，且第四時間週期308在寫入操作之第二階段之後(例如，緊接在該第二階段之後)發生。

在第一時間週期302期間，在節點212處儲存於SRAM胞元200u中之位元值(「B」)係L1，字線(「WL」) 282之位元值係L0，控制線280 (「CL」)之位元值係L1，且SRAM胞元200u係處於空閒狀態中。參考圖2B，上拉器件230u係接通的，上拉器件220u係關斷的，且鎖存器210正經由上拉器件230u將節點212上拉至供應軌270d。在圖2C之實例中，pFET 232u係接通的，pFET 222u係關斷的，鎖存器210之反相器205a正輸出L1，且鎖存器210之反相器205b正輸出L0。特定而言，由於節點212之位元值係L1，反相器205b之輸入218b處之值亦係L1，因此nFET 217n係接通的，pFET 215p係關斷的，且反相器205b之輸出219b處之值係L0。因此，節點219a處之值亦係L0，因此nFET 213n係關斷的且pFET 211p係接通的。上拉堆疊(pFET 211p及232u)因此正將節點212之電壓上拉至供應軌270d之電壓Vdd，且下拉堆疊(nFET 213n及242d)係關斷的。另外，存取器件250a係關斷的(nFET 252n係關斷的)，因此位元線284自節點212解耦，且位元線284上之值可為L0或L1。

在第二時間週期304 (圖3A中之寫入操作之第一階段)期間，L1之一位元值儲存於SRAM胞元200u之節點212處。為減少或消除在寫入操作之第一階段期間上拉器件與下拉器件之間的爭用，將字線282及控制線280兩者設定為L0。因此，參考圖2B及圖2C，上拉器件220u (pFET 222u)係接通的，上拉器件230u (pFET 232u)係接通的，且下拉器件240d (nFET 242d)係關斷的。因此，節點212耦合至供應軌270d，且節點212之位元值B因此被上拉至L1。特定而言，反相器205b之輸入218b處之值保持為L1，反相器205b之輸出219b處之值保持為L0，nFET 213n保持關斷，且pFET 211p保持接通。因此，pFET 222u及pFET堆疊211p/232u將節點212之電壓上拉至Vdd，且下拉堆疊(nFET 213n及242d)係關斷的。存取器件250a (nFET 252n)保持關斷，因此位元線284保持自節點212解耦。

在第三時間週期306 (圖3A中之寫入操作之第二階段)期間，將位元值L0寫入至SRAM胞元200u。為減少或消除在寫入操作之第二階段期間上拉器件與下拉器件之間的爭用，將字線282及控制線280兩者設定為L1。因此，參考圖2B及圖2C，上拉器件220u (pFET 222u)係關斷的，上拉器件230u (pFET 232u)係關斷的，且下拉器件240d (nFET 242d)係接通的。鎖存器210因此能夠選擇性地下拉(但不上拉)節點212之電壓。

另外，存取器件250a (nFET 252n)係接通的，因此位元線284耦合至節點212，且經由位元線284將正被寫入至胞元之位元值(L0)驅動至節點212。參考圖2B，在節點212處儲存之電荷之至少一部分因此經由位元線284而放電。在節點212之電壓下降至低於一預定值之後，鎖存器210之某些實施例准許節點212處之電荷之一部分經由下拉器件240d而放電。在圖2C之實例中，當節點212之電壓下降至對應於位元值L0之一值時，反相器205b之輸出219b切換至L1，藉此啟動nFET 213n，且經由nFET 213n及242d將節點212之電壓下拉至接地軌272s之電壓Vss。以此方式，在節點212處儲存之位元值B改變成L0。

在第四時間週期308期間，在節點212處儲存於SRAM胞元200u中之位元值B係L0，字線282之值係L0，控制線280之值係L1，且SRAM胞元200u係處於空閒狀態中。參考圖2B，上拉器件220u係關斷的，下拉器件240d係接通的，且鎖存器210正將節點212下拉至接地軌272s。在圖2C之實例中，pFET 222u係關斷的，nFET 242d係接通的，鎖存器210之反相器205a正輸出L0，且鎖存器210之反相器205b正輸出L1。特定而言，由於節點212之位元值係L0，反相器205b之輸入218b處之值亦係L0，因此nFET 217n係關斷的，pFET 215p係接通的，且反相器205b之輸出219b處之值係L1。因此，節點219a處之值亦係L1，因此nFET 213n係接通的且pFET 211p係關斷的。下拉堆疊(nFET 213n及242d)因此將節點212之電壓下拉至接地軌272s之電壓Vss，且上拉堆疊(pFET 211p及232u)係關斷的。另外，存取器件250a (nFET 252n)係關斷的，因此位元線284自節點212解耦。

因此，使用在圖3A之時序圖之時間週期304及306中所展示之輸入信號之組合及序列，可在不經歷在儲存SRAM胞元200u之位元值之節點212處之上拉器件與下拉器件之間的爭用之情況下將值L0寫入至該胞元中。

在圖3A之實例中，SRAM胞元200u在執行用一L0值覆寫L1值之一寫入操作(在時間週期304及306中)之前儲存位元值L1 (在時間週期302中)。SRAM胞元200u就此而言不受限制。熟習此項技術者將瞭解，在將一L0值寫入至SRAM胞元200u之前，由該胞元儲存之位元值可為L0或L1。

圖3B展示一寫入操作之一時序圖，該寫入操作使用SRAM胞元200u來執行，藉此將位元值L1寫入至SRAM胞元。在圖3B之實例中，圖解說明四個時間週期312、314、316及318。第二時間週期314及第三時間週期316分別對應於寫入操作之第一階段及第二階段。第一時間週期312在寫入操作之第一階段之前(例如，緊接在該第一階段之前)發生，且第四時間週期318在寫入操作之第二階段之後(例如，緊接在該第二階段之後)發生。

在第一時間週期302期間，在節點212處儲存於SRAM胞元200u中之位元值B係L0，字線(WL) 282之位元值係L0，控制線(CL) 280之位元值係L1，且SRAM胞元200u係處於空閒狀態中。因此，SRAM胞元200u之每一組件在時間週期312期間處於與在時間週期308中相同之狀態。

在第二時間週期314 (圖3B中之寫入操作之第一階段)期間，將SRAM胞元200u之位元值上拉至L1。如在圖3A之實例中之第二時間週期304中，將字線282及控制線280兩者設定為L0。因此，參考圖2B及圖2C，上拉器件220u (pFET 222u)係接通的，上拉器件230u (pFET 232u)係接通的，且下拉器件240d (nFET 242d)係關斷的。因此，節點212耦合至供應軌270d，且節點212之位元值B朝向供應軌270d之電壓Vdd被上拉，使得胞元之位元值B自L0改變成L1。

特定而言，參考圖2B，藉由上拉器件220u而將節點212之電壓最初朝向供應軌270d之電壓Vdd上拉。在節點212之電壓上升至高於一預定值之後，鎖存器210之某些實施例准許上拉器件230u幫助上拉節點212之電壓。在圖2C之實例中，當節點212之電壓上升至對應於位元值L1之一值時，反相器205b之輸出219b切換至L0，藉此啟動pFET 211p，且節點212之電壓經由pFET 222u及pFET堆疊211p/232u而被上拉至供應軌270d之電壓Vdd。以此方式，在節點212處儲存之位元值B改變成L1。存取器件250a (nFET 252n)保持關斷，因此位元線284保持自節點212解耦。

在第三時間週期316 (圖3B中之寫入操作之第二階段)期間，SRAM胞元200u之位元值B保持為L1。如在圖3A之實例中之第三時間週期306中，將字線282及控制線280兩者設定為L1。因此，參考圖2B及圖2C，上拉器件220u (pFET 222u)係關斷的，上拉器件230u (pFET 232u)係關斷的，且鎖存器210之反相器205a並未下拉節點212，此乃因下拉堆疊213n/242d之nFET 213n係關斷的。另外，存取器件250a (nFET 252n)係接通的，因此位元線284耦合至節點212，且經由位元線284將正被寫入至胞元之位元值(L1)驅動至節點212。

在上拉器件(220u、230u)關斷且位元值L1正被驅動於位元線284上之情況下，在節點212處儲存之位元值B (L1)不改變。參考圖2B，鎖存器210經組態以維持其位元值，除非彼位元值由一外部器件更動控制。特定而言，參考圖2C，反相器205b之輸入218b處之值保持為L1，反相器205b之輸出219b處之值保持為L0，且nFET 213n保持關斷。因此，節點212之電壓不被下拉，且SRAM胞元200u之位元值保持為L1。

在第四時間週期318期間，字線282上之選擇信號之值係L0，控制線280上之控制信號之值係L1，且在節點212處儲存於SRAM胞元200u中之位元值B係L1。因此，SRAM胞元200u之每一組件在時間週期318期間處於與在時間週期302中相同之狀態。

因此，使用在圖3B之時序圖之時間週期314及316中所展示之輸入信號之組合及序列，可在不經歷在儲存SRAM胞元200u之位元值B之節點212處之上拉器件與下拉器件之間的爭用之情況下將值L1寫入至該SRAM胞元中。

在圖3B之實例中，SRAM胞元200u在執行用一L1值覆寫L0值之一寫入操作(在時間週期314及316中)之前儲存位元值L0 (在時間週期312中)。SRAM胞元200u就此而言不受限制。熟習此項技術者將瞭解，在將一L1值寫入至SRAM胞元200u之前，由該胞元儲存之位元值可為L0或L1。

圖3C展示一讀取操作之一時序圖，該讀取操作使用SRAM胞元200u來執行，藉此自SRAM胞元讀取位元值L0。在圖3C之實例中，圖解說明四個時間週期322、324、326及328。第二時間週期324及第三時間週期326分別對應於讀取操作之第一階段及第二階段。第一時間週期322在讀取操作之第一階段之前(例如，緊接在該第一階段之前)發生，且第四時間週期328在讀取操作之第二階段之後(例如，緊接在該第二階段之後)發生。

在第一時間週期322期間，在節點212處儲存於SRAM胞元200u中之位元值(「B」)係L0，字線(「WL」) 282之位元值係L0，且控制線(「CL」) 280之位元值係L1。因此，如在圖3A及圖3B之實例之時間週期308及312中，上拉器件220u (pFET 222u)係關斷的，下拉器件240d (nFET 242d)係接通的，且鎖存器210正將節點212下拉至接地軌272s。另外，存取器件250a (nFET 252n)係關斷的，因此位元線284自節點212解耦，且位元線284上之值可為L0或L1。

在第二時間週期324 (圖3C中之讀取操作之第一階段)期間，將位元線284之電壓設定(「預充電」)至一預定值且接著將該位元線置於一浮動狀態中。在圖3C之實例中，將位元線284預充電至Vdd，但可使用適合用於讀出SRAM胞元200u之位元值之任何其他電壓(例如，Vdd、Vdd/2、表示位元值L1之任何電壓等)。否則，SRAM胞元200u之狀態可自第一時間週期322至第二時間週期324保持相同。

在第三時間週期326 (圖3C中之讀取操作之第二階段)期間，將SRAM胞元200u之位元值B讀出至位元線284上。為起始讀取操作之第二階段，將字線282及控制線280兩者設定為L1。因此，參考圖2B及圖2C，上拉器件220u (pFET 222u)係關斷的，上拉器件230u (pFET 232u)係關斷的，且下拉器件240d (nFET 242d)係接通的。由於由鎖存器210儲存之位元值B係L0，因此鎖存器210經由下拉器件240d而下拉節點212之電壓。特定而言，鎖存器210之反相器205a經由nFET 213n及242d之下拉堆疊而下拉節點212之電壓。另外，存取器件250a (nFET 252n)係接通的，且位元線284耦合至節點212。因此，位元線284亦經由鎖存器210及下拉器件240d而被下拉，藉此將位元線284之預充電電壓放電且將位元線284之值設定為L0。

在第四時間週期328期間，字線282上之選擇信號之值係L0，控制線280上之控制信號之值係L1，且在節點212處儲存於SRAM胞元200u中之位元值B係L0。因此，SRAM胞元200u之每一組件在時間週期328期間處於與在時間週期322中相同之狀態。在某些實施例中，在字線282之值切換至L0之後，在讀取操作之第二階段期間被驅動至位元線上之位元值保持在該位元線上達至少一預定時間週期329 (「保持時間」)，以給予下游電路充足時間來鎖存位元線284之值。

圖3D展示一讀取操作之一時序圖，該讀取操作使用SRAM胞元200u來執行，藉此自SRAM胞元讀取位元值L1。在圖3D之實例中，圖解說明四個時間週期332、334、336及338。第二時間週期334及第三時間週期336分別對應於讀取操作之第一階段及第二階段。第一時間週期332在讀取操作之第一階段之前(例如，緊接在該第一階段之前)發生，且第四時間週期338在讀取操作之第二階段之後(例如，緊接在該第二階段之後)發生。

在第一時間週期332期間，在節點212處儲存於SRAM胞元200u中之位元值B係L1，字線(WL) 282之位元值係L0，且控制線(CL) 280之位元值係L1。因此，SRAM胞元200u之每一組件在時間週期332期間處於與在圖3A及圖3B之實例之時間週期302及318中相同之狀態。

在第二時間週期334 (圖3D中之讀取操作之第一階段)期間，將位元線284之電壓預充電至一預定值且接著將該位元線置於一浮動狀態中(如參考圖3C所論述)。在圖3D之實例中，將位元線284預充電至Vdd。否則，SRAM胞元200u之狀態可自第一時間週期332至第二時間週期334保持相同。

在第三時間週期336 (圖3D中之讀取操作之第二階段)期間，將SRAM胞元200u之位元值B讀出至位元線284上。為起始讀取操作之第二階段，將字線282及控制線280兩者設定為L1。因此，參考圖2B及圖2C，上拉器件220u (pFET 222u)係關斷的，上拉器件230u (pFET 232u)係關斷的，且下拉器件240d (nFET 242d)係接通的。由於由鎖存器210儲存之位元值B係L1，因此節點212係浮動的。特定而言，反相器205a並不上拉節點212 (此乃因上拉器件230u係關斷的，使得上拉堆疊211p/232u係關斷的)且並不下拉節點212 (此乃因反相器205a之輸入處之位元值係L0，使得nFET 213n係關斷的且下拉堆疊213n/242d係關斷的)。另外，存取器件250a (nFET 252n)係接通的，且位元線284耦合至節點212。

因此，位元線284及節點212之值皆保持處於L1。若在讀取操作之第一階段期間將位元線284預充電至小於Vdd之一電壓，則在讀取操作之第二階段期間，節點212之電荷之一部分放電至位元線284上，從而增加位元線284之電壓且降低節點212之電壓。然而，在讀取操作之第二階段結束時，位元線284及節點212之電壓皆表示位元值L1。

在第四時間週期338期間，字線282上之選擇信號之值係L0，控制線280上之控制信號之值係L1，且在節點212處儲存於SRAM胞元200u中之位元值B係L1。因此，SRAM胞元200u之每一組件在時間週期338期間處於與在時間週期332中相同之狀態。在某些實施例中，在字線282之值切換至L0之後，在讀取操作之第二階段期間被驅動至位元線284上之位元值保持在位元線284上達至少一預定時間週期339 (「保持時間」)，以給予下游電路充足時間來鎖存位元線284之值。

因此，使用在圖3D之時序圖之時間週期334及336中所展示(亦在圖3C之時間週期324及326中所展示)之輸入信號之組合及序列，可將SRAM胞元200u之位元值自SRAM胞元讀取至位元線284上。

在圖2B中所圖解說明之SRAM胞元200u僅係圖2A之SRAM胞元200之一實施方案之一項實例，且在圖2C中所圖解說明之電路僅係SRAM胞元200u之一項實施例。其他實施方案及實施例係可能的。

舉例而言，參考圖2D，圖2A之SRAM胞元200可被實施為一SRAM胞元200d。在某些實施例中，SRAM胞元200d可執行一個兩階段寫入操作，其中在第一階段期間將節點212之位元值設定為L0 (朝向電源供應軌270s之電壓Vss下拉)。在第二階段中，若被寫入至胞元之值係L0，則節點212之位元值保持為L0，或若被寫入至胞元之值係L1，則節點212之位元值切換至L1 (朝向電源供應軌272d之電壓Vdd被上拉)。為易於參考，電源供應軌272d可在本文中稱為「供應軌」272d，且電源供應軌270s可在本文中稱為「接地軌」270s。

SRAM胞元200d包含一鎖存器210、下拉器件220d及230d、一上拉器件240u以及一存取器件250b。鎖存器210在一節點212處儲存一位元B。節點212經由下拉器件220d而耦合至接地軌270s。鎖存器210之一端子214經由下拉器件230d而耦合至接地軌270s，且鎖存器210之一端子216經由上拉器件240u而耦合至供應軌272d。當啟動下拉器件230d (將端子214耦合至接地軌270s)時，鎖存器210可將節點212之電位朝向Vss選擇性地下拉，且當啟動上拉器件240u (將端子216耦合至供應軌272d)時，鎖存器210可將節點212之電位朝向Vdd選擇性地上拉。存取器件250b提供對SRAM胞元之位元B之讀取/寫入存取。

上文分別參考圖2A之鎖存器210、存取器件250及拉動器件(220、230及240)而闡述圖2D之鎖存器210、存取器件250b及拉動器件(220d、230d、240u)之某些實施例。為簡潔起見，此處不再重複對此等器件之說明。在某些實施例中，當在器件之控制端子C處提供位元值L1時，下拉器件220d及230d中之每一者係作用的。在某些實施例中，當在器件之控制端子C處提供位元值L0時，上拉器件240u及存取器件250b各自係作用的。

基於被施加至控制線280、字線282及位元線284之信號，SRAM胞元200d可在一空閒狀態、一讀取狀態或一寫入狀態中操作。在空閒狀態中，節點212處之位元值既不被讀取亦不被寫入，且由鎖存器210穩定地維持。在某些實施例中，藉由(1)在字線282上提供位元值L1，藉此啟動下拉器件230d並撤銷啟動存取器件250b及(2)在控制線280上提供位元值L0，藉此啟動上拉器件240u並撤銷啟動下拉器件220d而將SRAM胞元200d置於空閒狀態中。

在讀取狀態中，節點212處之位元值經由位元線284而被讀出。可(舉例而言)藉由啟動上拉器件240u、撤銷啟動下拉器件220d及230d、初始化位元線284之電壓、將經初始化位元線284置於浮動狀態中且啟動存取器件250b而將SRAM胞元200d置於讀取狀態中。在啟動存取器件250b之前，可將位元線284之電壓初始化至一適合值。在某些實施例中，位元線284之初始電壓係：(1)接地軌270s之電壓Vss，(2)在表示由接地軌270s之電壓Vss所表示之位元值(L0)之一電壓範圍內之任何電壓，或(3)位於與位元值L0相關聯之電壓範圍之外達小於一預定裕度之一電壓。

取決於節點212之位元值，在一讀取操作期間兩種情景係可能的。在第一情景中，節點212之位元值係L0。在此情景中，節點212在讀取操作期間浮動。因此，當啟動存取器件250b時，位元線284上之電壓(V_BL )及節點212處之電壓(V_CELL )開始均等化，使得在讀取操作結束時，V_BL 及V_CELL 皆在與位元值L0相關聯之電壓範圍內。在第二情景中，節點212之位元值係L1。在此情景中，鎖存器210將節點212之電壓朝向供應軌272d之電壓Vdd上拉。因此，當啟動存取器件250b時，鎖存器亦將位元線284之電壓朝向供應軌272d之電壓上拉，使得在讀取操作結束時，V_BL 及V_CELL 皆在與位元值L1相關聯之電壓範圍內。

在某些實施例中，藉由在字線282上及在控制線280上提供位元值L0而將SRAM胞元200d置於讀取狀態中。在於字線282上提供位元值L0之前，可將位元線284之值初始化且可將該位元線置於浮動狀態中，以避免干擾SRAM胞元之所儲存位元值。

在寫入狀態中，經由位元線284將一新位元值寫入至節點212。寫入狀態可包含兩個連續階段。在第一階段中，可藉由撤銷啟動上拉器件240u及存取器件250b而將節點212自供應軌272d及位元線284解耦，且可經由下拉器件220d將節點212之電壓朝向接地軌270s之電壓Vss下拉，藉此將節點212之位元值設定為L0。

在第二階段中，可藉由撤銷啟動下拉器件220d及230d而將節點212自接地軌270s解耦，且經由存取器件250b將節點212耦合至位元線284。若位元線284上之位元值係L1，則位元線上之L1值更動控制節點212處之L0值，且鎖存器210經由上拉器件240u將節點212之電壓朝向供應軌272d之電壓拉動。否則，胞元中之所有拉動器件在寫入操作之第二階段期間皆係非作用的，且節點212繼續儲存位元值L0。

在某些實施例中，藉由在字線282上且在控制線280上提供位元值L1而將SRAM胞元200d置於寫入狀態之第一階段中。在某些實施例中，藉由在字線282上且在控制線280上提供位元值L0同時亦將待被寫入至SRAM胞元之位元值B驅動於位元線284上而將SRAM胞元200d置於寫入狀態之第二階段中。

參考圖2E，在SRAM胞元200d之一實施例中，鎖存器210可使用交叉耦合之CMOS反相器205a及205b來實施，下拉器件220d及230d可分別使用nFET 222d及232d來實施，上拉器件240u可使用一pFET 242u來實施，且存取器件250b可使用一pFET 252p來實施。下文進一步詳細地闡述圖2E中之器件之配置。

在圖2E之實例中，鎖存器210使用交叉耦合之反相器205a及205b來實施。反相器205a包含一nFET 211n及一pFET 213p。nFET 211n及pFET 213p之閘極耦合在一起以形成反相器205a之輸入219a。nFET 211n及pFET 213p之擴散端子(例如，汲極)耦合在一起以形成反相器205a之輸出218a，該輸出亦係其中儲存SRAM胞元200d之位元值B之節點212。nFET 211n及pFET 213p之另一擴散端子(例如，源極)分別耦合至鎖存器210之端子214及216。

同樣，反相器205b包含一nFET 215n及一pFET 217p。nFET 215n及pFET 217p之閘極耦合在一起以形成反相器205b之輸入218b。nFET 215n及pFET 217p之擴散端子(例如，汲極)耦合在一起以形成反相器205b之輸出219b，該輸出亦係其中儲存SRAM胞元200d之位元值B之反轉B’之節點。nFET 215n及pFET 217p之其他擴散端子(例如，源極)分別耦合至接地軌270s及供應軌272d。

在圖2E之實例中，下拉器件220d使用一nFET 222d來實施。特定而言，nFET 222d之一個擴散端子(例如，汲極)耦合至節點212，且nFET 222d之另一擴散端子(例如，源極)耦合至接地軌270s。nFET 222d之閘極耦合至控制線280，使得當控制線280提供位元值L1時，nFET 222d係接通的。下拉器件220d之其他實施方案係可能的。在某些實施例中，下拉器件220d包含兩個或兩個以上nFET之一堆疊，其中該兩個或兩個以上nFET之擴散端子串聯耦合於節點212與接地軌270s之間，且其中該兩個或兩個以上nFET之閘極耦合至控制線280。

在圖2E之實例中，下拉器件230d使用一nFET 232d來實施。特定而言，nFET 232d之一個擴散端子(例如，汲極)耦合至鎖存器端子214，且nFET 232d之另一擴散端子(例如，源極)耦合至接地軌270s。nFET 232d之閘極耦合至字線282，使得當字線282提供位元值L1時，nFET 232d係接通的。下拉器件230d之其他實施方案係可能的。在某些實施例中，下拉器件230d包含兩個或兩個以上nFET之一堆疊，其中該兩個或兩個以上nFET之擴散端子串聯耦合於鎖存器端子214與接地軌270s之間，且其中該兩個或兩個以上nFET之閘極耦合至字線282。

在圖2E之實例中，上拉器件240u使用一pFET 242u來實施。特定而言，pFET 242u之一個擴散端子(例如，汲極)耦合至鎖存器端子216，且pFET 242u之另一擴散端子(例如，源極)耦合至供應軌272d。pFET 242u之閘極耦合至控制線280，使得當控制線280提供位元值L0時，pFET 242u係接通的。上拉器件240u之其他實施方案係可能的。在某些實施例中，上拉器件240u包含兩個或兩個以上pFET之一堆疊，其中該兩個或兩個以上pFET之擴散端子串聯耦合於鎖存器端子216與供應軌272d之間，且其中該兩個或兩個以上pFET之閘極耦合至控制線280。

在圖2E之實例中，存取器件250b使用一pFET 252p來實施。特定而言，pFET 252p之擴散端子分別耦合至SRAM胞元之位元線284及節點212。pFET 252p之閘極耦合至字線282，使得當字線282提供位元值L0時，pFET 252p係接通的。存取器件250b之其他實施方案係可能的。在某些實施例中，存取器件250b使用一傳輸閘來實施，其中傳輸閘之pFET之控制閘極耦合至字線282，傳輸閘之nFET之控制閘極經耦合以接收在字線282上提供之信號之反轉，且傳輸閘之開關端子分別耦合至位元線284及節點212。

圖4A展示一寫入操作之一時序圖，該寫入操作使用SRAM胞元200d來執行，藉此將位元值L1寫入至SRAM胞元。在圖4A之實例中，圖解說明四個時間週期402、404、406及408。第二時間週期404及第三時間週期406分別對應於寫入操作之第一階段及第二階段。第一時間週期402在寫入操作之第一階段之前(例如，緊接在該第一階段之前)發生，且第四時間週期408在寫入操作之第二階段之後(例如，緊接在該第二階段之後)發生。

在第一時間週期402期間，在節點212處儲存於SRAM胞元200d中之位元值(「B」)係L0，字線(「WL」) 282之位元值係L1，控制線280 (「CL」)之位元值係L0，且SRAM胞元200d係處於空閒狀態中。參考圖2D，下拉器件230d係接通的，下拉器件220d係關斷的，且鎖存器210正經由下拉器件230d將節點212下拉至接地軌270s。在圖2E之實例中，nFET 232d係接通的，nFET 222d係關斷的，鎖存器210之反相器205a正輸出L0，且鎖存器210之反相器205b正輸出L1。特定而言，由於節點212之位元值係L0，反相器205b之輸入218b處之值亦係L0，因此pFET 217p係接通的，nFET 215n係關斷的，且反相器205b之輸出219b處之值係L1。因此，節點219a處之值亦係L1，因此pFET 213p係關斷的且nFET 211n係接通的。下拉堆疊(nFET 211n及232d)因此正將節點212之電壓下拉至接地軌270s之電壓Vss，且上拉堆疊(pFET 213p及242u)係關斷的。另外，存取器件250b係關斷的(pFET 252p係關斷的)，因此位元線284自節點212解耦，且位元線284上之值可為L0或L1。

在第二時間週期404 (圖4A中之寫入操作之第一階段)期間，L0之一位元值儲存於SRAM胞元200d之節點212處。為減少或消除在寫入操作之第一階段期間上拉器件與下拉器件之間的爭用，將字線282及控制線280兩者設定為L1。因此，參考圖2D及圖2E，下拉器件220d (nFET 222d)係接通的，下拉器件230d (nFET 232d)係接通的，且上拉器件240u (pFET 242u)係關斷的。因此，節點212耦合至接地軌270s，且節點212之位元值B因此被下拉至L0。特定而言，反相器205b之輸入218b處之值保持為L0，反相器205b之輸出219b處之值保持為L1，pFET 213p保持關斷，且nFET 211n保持接通。因此，nFET 222d及nFET堆疊211n/232d將節點212之電壓下拉至Vss，且上拉堆疊(pFET 213p及242u)係關斷的。存取器件250b (pFET 252p)保持關斷，因此位元線284保持自節點212解耦。

在第三時間週期406 (圖4A中之寫入操作之第二階段)期間，將位元值L1寫入至SRAM胞元200d。為減少或消除在寫入操作之第二階段期間上拉器件與下拉器件之間的爭用，將字線282及控制線280兩者設定為L0。因此，參考圖2D及圖2E，下拉器件220d (nFET 222d)係關斷的，下拉器件230d (nFET 232d)係關斷的，且上拉器件240u (pFET 242u)係接通的。鎖存器210因此能夠選擇性地上拉(但不下拉)節點212之電壓。

另外，存取器件250b (pFET 252p)係接通的，因此位元線284耦合至節點212，且經由位元線284將正被寫入至胞元之位元值(L1)驅動至節點212。參考圖2D，位元線284將節點212至少部分地充電。在節點212之電壓上升至高於一預定值之後，鎖存器210之某些實施例准許上拉器件240u幫助進行節點212之充電。在圖2E之實例中，當節點212之電壓上升至對應於位元值L1之一值時，反相器205b之輸出219b切換至L0，藉此啟動pFET 213p，且節點212之電壓經由pFET 213p及242u而被上拉至供應軌272d之電壓Vdd。以此方式，在節點212處儲存之位元值B改變成L1。

在第四時間週期408期間，在節點212處儲存於SRAM胞元200d中之位元值B係L1，字線282之值係L1，控制線280之值係L0，且SRAM胞元200d係處於空閒狀態中。參考圖2D，下拉器件220d係關斷的，上拉器件240u係接通的，且鎖存器210正將節點212上拉至供應軌272d。在圖2E之實例中，nFET 222d係關斷的，pFET 242u係接通的，鎖存器210之反相器205a正輸出L1，且鎖存器210之反相器205b正輸出L0。特定而言，由於節點212之位元值係L1，反相器205b之輸入218b處之值亦係L1，因此pFET 217p係關斷的，nFET 215n係接通的，且反相器205b之輸出219b處之值係L0。因此，節點219a處之值亦係L0，因此pFET 213p係接通的且nFET 211n係關斷的。上拉堆疊(pFET 213p及242u)因此正將節點212之電壓上拉至供應軌272d之電壓Vdd，且下拉堆疊(nFET 211n及232d)係關斷的。另外，存取器件250b (pFET 252p)係關斷的，因此位元線284自節點212解耦。

因此，使用在圖4A之時序圖之時間週期404及406中所展示之輸入信號之組合及序列，可在不經歷在儲存SRAM胞元200d之位元值之節點212處之上拉器件與下拉器件之間的爭用之情況下將值L1寫入至該胞元中。

在圖4A之實例中，SRAM胞元200d在執行用一L1值覆寫L0值之一寫入操作(在時間週期404及406中)之前儲存位元值L0 (在時間週期402中)。SRAM胞元200d就此而言不受限制。熟習此項技術者將瞭解，在將一L1值寫入至SRAM胞元200d之前，由該胞元儲存之位元值可為L0或L1。

圖4B展示一寫入操作之一時序圖，該寫入操作使用SRAM胞元200d來執行，藉此將位元值L0寫入至SRAM胞元。在圖4B之實例中，圖解說明四個時間週期412、414、416及418。第二時間週期414及第三時間週期416分別對應於寫入操作之第一階段及第二階段。第一時間週期412在寫入操作之第一階段之前(例如，緊接在該第一階段之前)發生，且第四時間週期418在寫入操作之第二階段之後(例如，緊接在該第二階段之後)發生。

在第一時間週期402期間，在節點212處儲存於SRAM胞元200d中之位元值B係L1，字線(WL) 282之位元值係L1，控制線(CL) 280之位元值係L0，且SRAM胞元200d係處於空閒狀態中。因此，SRAM胞元200d之每一組件在時間週期412期間處於與在時間週期408中相同之狀態。

在第二時間週期414 (圖4B中之寫入操作之第一階段)期間，將SRAM胞元200d之位元值下拉至L0。如在圖4A之實例中之第二時間週期404中，將字線282及控制線280兩者設定為L1。因此，參考圖2D及圖2E，下拉器件220d (nFET 222d)係接通的，下拉器件230d (nFET 232d)係接通的，且上拉器件240u (pFET 242u)係關斷的。因此，節點212耦合至接地軌270s，且節點212之位元值B朝向接地軌270s之電壓Vss被下拉，使得胞元之位元值B自L1改變成L0。

特定而言，參考圖2D，藉由下拉器件220d而將節點212之電壓最初朝向朝向接地軌270s之電壓Vss下拉。在節點212之電壓下降至低於一預定值之後，鎖存器210之某些實施例准許下拉器件230d幫助下拉節點212之電壓。在圖2E之實例中，當節點212之電壓下降至對應於位元值L0之一值時，反相器205b之輸出219b切換至L1，藉此啟動nFET 213n，且節點212之電壓經由nFET 222d及nFET堆疊211n/232d而被下拉至接地軌272d之電壓Vss。以此方式，在節點212處儲存之位元值B改變成L0。存取器件250b (pFET 252p)保持關斷，因此位元線284保持自節點212解耦。

在第三時間週期416 (圖4B中之寫入操作之第二階段)期間，SRAM胞元200d之位元值B保持為L0。如在圖4A之實例中之第三時間週期406中，將字線282及控制線280兩者設定為L0。因此，參考圖2D及圖2E，下拉器件220d (nFET 222d)係關斷的，下拉器件230d (nFET 232d)係關斷的，且鎖存器210之反相器205a並未上拉節點212，此乃因上拉堆疊213p/242u之pFET 213p係關斷的。另外，存取器件250b (pFET 252p)係接通的，因此位元線284耦合至節點212，且經由位元線284將正被寫入至胞元之位元值(L0)驅動至節點212。

在下拉器件(220d、230d)關斷且位元值L0正被驅動於位元線284上之情況下，在節點212處儲存之位元值B (L0)不改變。參考圖2D，鎖存器210經組態以維持其位元值，除非彼位元值由一外部器件更動控制。特定而言，參考圖2E，反相器205b之輸入218b處之值保持為L0，反相器205b之輸出219b處之值保持為L1，且pFET 213p保持關斷。因此，節點212之電壓不被上拉，且SRAM胞元200d之位元值保持為L0。

在第四時間週期418期間，字線282上之選擇信號之值係L1，控制線280上之控制信號之值係L0，且在節點212處儲存於SRAM胞元200d中之位元值B係L0。因此，SRAM胞元200d之每一組件在時間週期418期間處於與在時間週期402中相同之狀態。

因此，使用在圖4B之時序圖之時間週期414及416中所展示之輸入信號之組合及序列，可在不經歷在儲存SRAM胞元200d之位元值B之節點212處之上拉器件與下拉器件之間的爭用之情況下將值L0寫入至該SRAM胞元中。

在圖4B之實例中，SRAM胞元200d在執行用一L0值覆寫L1值之一寫入操作(在時間週期414及416中)之前儲存位元值L1 (在時間週期412中)。SRAM胞元200d就此而言不受限制。熟習此項技術者將瞭解，在將一L0值寫入至SRAM胞元200d之前，由該胞元儲存之位元值可為L0或L1。

圖4C展示一讀取操作之一時序圖，該讀取操作使用SRAM胞元200d來執行，藉此自SRAM胞元讀取位元值L1。在圖4C之實例中，圖解說明四個時間週期422、424、426及428。第二時間週期424及第三時間週期426分別對應於讀取操作之第一階段及第二階段。第一時間週期422在讀取操作之第一階段之前(例如，緊接在該第一階段之前)發生，且第四時間週期428在讀取操作之第二階段之後(例如，緊接在該第二階段之後)發生。

在第一時間週期422期間，在節點212處儲存於SRAM胞元200d中之位元值(「B」)係L1，字線(「WL」) 282之位元值係L1，且控制線(「CL」) 280之位元值係L0。因此，如在圖4A及圖4B之實例之時間週期408及412中，下拉器件220d (nFET 222d)係關斷的，上拉器件240u (pFET 242u)係接通的，且鎖存器210正將節點212上拉至供應軌272d。另外，存取器件250b (pFET 252p)係關斷的，因此位元線284自節點212解耦，且位元線284上之值可為L0或L1。

在第二時間週期424 (圖4C中之讀取操作之第一階段)期間，將位元線284之電壓設定(「預放電」)至一預定值且接著將該位元線置於一浮動狀態中。在圖4C之實例中，將位元線284預放電至Vss，但可使用適合用於讀出SRAM胞元200d之位元值之任何其他電壓(例如，Vss、表示位元值L0之任何電壓等)。否則，SRAM胞元200d之狀態可自第一時間週期422至第二時間週期424保持相同。

在第三時間週期426 (圖4C中之讀取操作之第二階段)期間，將SRAM胞元200d之位元值B讀出至位元線284上。為起始讀取操作之第二階段，將字線282及控制線280兩者設定為L0。因此，參考圖2D及圖2E，下拉器件220d (nFET 222d)係關斷的，下拉器件230d (nFET 232d)係關斷的，且上拉器件240u (pFET 242u)係接通的。由於由鎖存器210儲存之位元值B係L1，因此鎖存器210經由上拉器件240u而上拉節點212之電壓。特定而言，鎖存器210之反相器205a經由pFET 213p及242u之上拉堆疊而上拉節點212之電壓。另外，存取器件250b (pFET 252p)係接通的，且位元線284耦合至節點212。因此，位元線284亦經由鎖存器210及上拉器件240u而被上拉，藉此將位元線284之預放電電壓充電且將位元線284之值設定為L1。

在第四時間週期428期間，字線282上之選擇信號之值係L1，控制線280上之控制信號之值係L0，且在節點212處儲存於SRAM胞元200d中之位元值B係L1。因此，SRAM胞元200d之每一組件在時間週期428期間處於與在時間週期422中相同之狀態。在某些實施例中，在字線282之值切換至L1之後，在讀取操作之第二階段期間被驅動至位元線上之位元值保持在該位元線上達至少一預定時間週期429 (「保持時間」)，以給予下游電路充足時間來鎖存位元線284之值。

圖4D展示一讀取操作之一時序圖，該讀取操作使用SRAM胞元200d來執行，藉此自SRAM胞元讀取位元值L0。在圖4D之實例中，圖解說明四個時間週期432、434、436及438。第二時間週期434及第三時間週期436分別對應於讀取操作之第一階段及第二階段。第一時間週期432在讀取操作之第一階段之前(例如，緊接在該第一階段之前)發生，且第四時間週期438在讀取操作之第二階段之後(例如，緊接在該第二階段之後)發生。

在第一時間週期432期間，在節點212處儲存於SRAM胞元200d中之位元值B係L0，字線(WL) 282之位元值係L1，且控制線(CL) 280之位元值係L0。因此，SRAM胞元200d之每一組件在時間週期432期間處於與在圖4A及圖4B之實例之時間週期402及418中相同之狀態。

在第二時間週期434 (圖4D中之讀取操作之第一階段)期間，將位元線284之電壓預放電至一預定值且接著將該位元線置於一浮動狀態中(如參考圖4C所論述)。在圖4D之實例中，將位元線284預放電至Vss。否則，SRAM胞元200d之狀態可自第一時間週期432至第二時間週期434保持相同。

在第三時間週期436 (圖4D中之讀取操作之第二階段)期間，將SRAM胞元200d之位元值B讀出至位元線284上。為起始讀取操作之第二階段，將字線282及控制線280兩者設定為L0。因此，參考圖2D及圖2E，下拉器件220d (nFET 222d)係關斷的，下拉器件230d (nFET 232d)係關斷的，且上拉器件240u (pFET 242u)係接通的。由於由鎖存器210儲存之位元值B係L0，因此節點212係浮動的。特定而言，反相器205a並不下拉節點212 (此乃因下拉器件230d係關斷的，使得下拉堆疊211n/232d係關斷的)且並不上拉節點212 (此乃因反相器205a之輸入處之位元值係L1，使得pFET 213p係關斷的且上拉堆疊213p/242u係關斷的)。另外，存取器件250b (pFET 252p)係接通的，且位元線284耦合至節點212。

因此，位元線284及節點212之值皆保持處於L0。若在讀取操作之第一階段期間將位元線284預放電至大於Vss之一電壓，則在讀取操作之第二階段期間，位元線284之電荷之一部分放電至節點212上，從而降低位元線284之電壓且增加節點212之電壓。然而，在讀取操作之第二階段結束時，位元線284及節點212之電壓皆表示位元值L0。

在第四時間週期438期間，字線282上之選擇信號之值係L1，控制線280上之控制信號之值係L0，且在節點212處儲存於SRAM胞元200d中之位元值B係L0。因此，SRAM胞元200d之每一組件在時間週期438期間處於與在時間週期432中相同之狀態。在某些實施例中，在字線282之值切換至L1之後，在讀取操作之第二階段期間被驅動至位元線284上之位元值保持在位元線284上達至少一預定時間週期439 (「保持時間」)，以給予下游電路充足時間來鎖存位元線284之值。

因此，使用在圖4D之時序圖之時間週期434及436中所展示(亦在圖4C之時間週期424及426中所展示)之輸入信號之組合及序列，可將SRAM胞元200d之位元值自SRAM胞元讀取至位元線284上。

現在參考圖5，一SRAM陣列500包含配置於列510及行520中之複數個SRAM胞元200。上文闡述SRAM胞元200之某些實施例。在圖5之實例中，SRAM胞元由參考編號200後續接著皆位於括號中之一列索引及一行索引來指示。

SRAM陣列亦包含列線560、行線550及寫入線570。列線及寫入線中之每一者由對應參考編號(560或570)後續接著一加括號列索引來指示，且每一行線由對應參考編號(550)及一加括號行索引來指示。列線、寫入線及行線可(舉例而言)由一記憶體控制器控制，如上文參考圖6所闡述。每一SRAM胞元200[w][c]之字線、控制線及位元線分別耦合至與SRAM胞元之列[w]及行[c]對應之列線560[w]、寫入線570[w]及行線550[c]。

在某些實施例中，SRAM陣列500可包含2^M 個列及N個行。一列中所含有之一組N個位元可在本文中稱為一記憶體「字組」。在某些實施例中，一記憶體字組之位元可被並行存取(例如，讀取及/或寫入)。

舉例而言，在SRAM胞元200u之一陣列500中，可藉由以下操作而並行寫入一記憶體字組200[w][1…N]之位元：(1)在一第一時間週期中將列線560[w]之位元值設定為L0且在一第二時間週期中將該位元值設定為L1 (舉例而言，如在圖3A中之時間週期304及306中之字線(WL) 282上所展示)，(2)在第一時間週期中將寫入線570[w]之位元值設定為L0且在第二時間週期中將該位元值設定為L1 (舉例而言，如在圖3A中之時間週期304及306中之控制線(CL) 280上所展示)，及(3)在第三時間週期期間將行線550[1…N]之位元值設定為待被寫入至所選擇記憶體字組中之位元值(舉例而言，如針對一個行線在圖3A中之時間週期306中之位元線(BL) 284上所展示)。

同樣，在SRAM胞元200u之一陣列500中，可藉由以下操作而並行讀取一記憶體字組200[w][1…N]之位元：(1)在一第一時間週期中將列線560[w]之位元值設定為L0且在一第二時間週期中將該位元值設定為L1 (舉例而言，如在圖3C中之時間週期324及326中之字線(WL) 282上所展示)，(2)在第一及第二時間週期中將寫入線570[w]之位元值設定為L1 (舉例而言，如在圖3C中之時間週期324及326中之控制線(CL) 280上所展示)，(3)在第二時間週期期間將行線550之位元值預充電至適合值(例如，Vdd) (舉例而言，如在圖3C中之時間週期324中之位元線(BL) 284上所展示)，及(4)在第三時間週期期間將行線550置於一浮動狀態中。可接著在第三時間週期期間將所選擇字組200[w][1…N]之位元值讀出至行線550上(舉例而言，如針對一個行線在圖3C中之時間週期326中之位元線(BL) 284上所展示)。

熟習此項技術者將瞭解，可藉由將列線560[w]之位元值設定為L0且將寫入線570[w]之位元值設定為L1而將一記憶體字組200[w]之SRAM胞元200u置於空閒狀態中。

作為另一實例，在SRAM胞元200d之一陣列500中，可藉由以下操作而並行寫入一記憶體字組200[w][1…N]之位元：(1)在一第一時間週期中將列線560[w]之位元值設定為L1且在一第二時間週期中將該位元值設定為L0 (舉例而言，如在圖4A中之時間週期404及406中之字線(WL) 282上所展示)，(2)在第一時間週期中將寫入線570[w]之位元值設定為L1且在第二時間週期中將該位元值設定為L0 (舉例而言，如針對一個行線在圖4A中之時間週期404及406中之控制線(CL) 280上所展示)，及(3)在第三時間週期期間將行線550[1…N]之位元值設定為待被寫入至所選擇記憶體字組中之位元值(舉例而言，如針對一個行線在圖4A中之時間週期406中之位元線(BL) 284上所展示)。

同樣，在SRAM胞元200d之一陣列500中，可藉由以下操作而並行讀取一記憶體字組200[w][1…N]之位元：(1)在一第一時間週期中將列線560[w]之位元值設定為L1且在一第二時間週期中將該位元值設定為L0 (舉例而言，如在圖4C中之時間週期424及426中之字線(WL) 282上所展示)，(2)在第一及第二時間週期中將寫入線570[w]之位元值設定為L0 (舉例而言，如在圖4C中之時間週期424及426中之控制線(CL) 280上所展示)，(3)在第二時間週期期間將行線550之位元值預充電至適合值(例如，Vss) (舉例而言，如針對一個行線在圖4C中之時間週期424中之位元線(BL) 284上所展示)，及(4)在第三時間週期期間將行線550置於一浮動狀態中。可接著在第三時間週期期間將所選擇字組200[w][1…N]之位元值讀出至行線550上(舉例而言，如針對一個行線在圖4C中之時間週期426中之位元線(BL) 284上所展示)。

熟習此項技術者將瞭解，可藉由將列線560[w]之位元值設定為L1且將寫入線570[w]之位元值設定為L0而將一記憶體字組200[w]之SRAM胞元200d置於空閒狀態中。

現在參考圖6，一SRAM系統600可包含一SRAM陣列500、一記憶體控制器610、一列解碼器620及一輸入/輸出(I/O)單元630。為自SRAM陣列500中之一特定字組讀取資料，記憶體控制器610經由位址匯流排611將該字組之位址提供至列解碼器620，且分別經由控制線612及616將適合控制信號提供至列解碼器620及I/O單元630。I/O單元630接著經由資料匯流排614將所選擇字組之位元提供至記憶體控制器610。為將資料寫入至SRAM陣列500中之一特定字組，記憶體控制器610經由位址匯流排611將該字組之位址提供至列解碼器620、經由資料匯流排614將待被寫入至該字組之位元提供至I/O單元630且分別經由控制線612及616將適合控制信號提供至列解碼器620及I/O單元630。

在某些實施例中，位址係一M位元位址，SRAM陣列500中之字組之數目係2^M 個，且列線560之數目係2^M 個，其中每一列線對應於SRAM陣列中之一唯一位址及一唯一字組。在某些實施例中，控制信號係讀取/寫入信號，使得一特定位元值(例如，L0)表示一讀取操作，且互補位元值(例如，L1)表示一寫入操作。

列解碼器620將經由位址匯流排611而接收之位址位元解碼、判定SRAM陣列之經定址字組200[w]且控制對應列線560[w]及寫入線570[w]以對經定址字組200[w]起始一寫入或讀取操作。在某些實施方案中，SRAM陣列500係SRAM胞元200u之一陣列。在此等實施方案中，列解碼器可藉由在一第一時間週期(寫入操作之第一階段)中將列線560[w]及寫入線570[w]之位元值設定為L0且在一第二後續時間週期(寫入操作之第二階段)中將該等位元值設定為L1而起始一寫入操作。在此等實施方案中，列解碼器可藉由以下操作而起始一讀取操作：(1)在一第一時間週期(讀取操作之第一階段)中將列線560[w]及寫入線570[w]之位元值分別設定為L0及L1，及(2)在一第二後續時間週期(讀取操作之第二階段)中將列線560[w]及寫入線570[w]之位元值設定為L1。

在某些實施方案中，SRAM陣列500係SRAM胞元200d之一陣列。在此等實施方案中，列解碼器可藉由在一第一時間週期(寫入操作之第一階段)中將列線560[w]及寫入線570[w]之位元值設定為L1且在一第二後續時間週期(寫入操作之第二階段)中將該等位元值設定為L0而起始一寫入操作。在此等實施方案中，列解碼器可藉由以下操作而起始一讀取操作：(1)在一第一時間週期(讀取操作之第一階段)中將列線560[w]及寫入線570[w]之位元值分別設定為L1及L0，及(2)在一第二後續時間週期(讀取操作之第二階段)中將列線560[w]及寫入線570[w]之位元值設定為L0。

I/O單元630在一寫入操作期間將一經定址字組之位元提供至SRAM陣列500，且在一讀取操作期間自SRAM陣列500獲得一經定址字組之位元。在某些實施例中，I/O單元630在寫入操作之第二階段期間經由行線550將一經定址字組之位元提供至SRAM陣列。

在某些實施方案中，SRAM陣列500係SRAM胞元200u之一陣列。在此等實施方案中，I/O單元630可在讀取操作之第一階段期間將行線550預充電至一適合電壓，且在讀取操作之第二階段期間經由行線550而讀出經定址字組之位元。在某些實施方案中，SRAM陣列500係SRAM胞元200d之一陣列。在此等實施方案中，I/O單元630可在讀取操作之第一階段期間將行線550預放電至一適合電壓，且在讀取操作之第二階段期間經由行線550而讀出經定址字組之位元。

已闡述某些實施例，其中一SRAM胞元200不同步地操作。SRAM胞元200之某些實施例可同步地操作，使得去往SRAM胞元200之輸入信號與一共同時脈同步。舉例而言，在圖3A至圖3D及圖4A至圖4D之時序圖中，字線282、控制線280及位元線284上之信號可與一時脈同步。一寫入操作之第一階段(例如，圖3A及圖3B中之時間週期304及314，或圖4A及圖4B中之時間週期404及414)可(舉例而言)對應於一時脈週期之前一半，且寫入操作之第二階段(例如，圖3A及圖3B中之時間週期306及316，或圖4A及圖4B中之時間週期406及416)可(舉例而言)對應於一時脈週期之後一半。同樣，一讀取操作之第一階段(例如，圖3C及圖3D中之時間週期324及334，或圖4C及圖4D中之時間週期424及434)可(舉例而言)對應於一時脈週期之前一半，且讀取操作之第二階段(例如，圖3C及圖3D中之時間週期326及336，或圖4C及圖4D中之時間週期426及436)可(舉例而言)對應於一時脈週期之後一半。

已闡述某些實施例，其中在一讀取操作之第一階段期間將一SRAM胞元200之位元線預充電或預放電，且在一讀取操作之第二階段期間，一SRAM胞元200之一拉動器件230係關斷的，使得在讀取操作之第二階段期間，鎖存器210並不將節點212朝向電源供應軌270拉動。在某些實施例中，可將額外電路或一額外控制信號添加至SRAM胞元200，使得可在無需對位元線進行預充電或預放電之情況下在一單個階段中執行讀取操作。舉例而言，額外電路或額外控制信號可在讀取操作期間啟動拉動器件230，使得鎖存器210可在讀取操作期間將節點212朝向電源供應軌270拉動。在此等實施例中，可在無需首先對位元線284進行預充電或預放電之情況下藉由啟動存取器件250且將位元線284置於一浮動狀態中而將SRAM胞元之值讀出至位元線上。鎖存器210可接著將位元線284之電壓朝向節點212之電壓拉動，藉此在不干擾胞元之位元值之情況下將胞元之位元值讀出至位元線上，即使在起始讀取操作之前未對位元線284進行預充電或預放電。

本文中所使用之措辭及術語係出於說明目的且不應被視為限制性的。

如熟習此項技術者將理解，一電路或電子器件之彼此耦合之組件可被直接連接(例如，經由一導線)及/或被間接連接(例如，經由一或多個介入組件)。彼此電耦合之組件一般經由至少一個非寄生電路路徑(例如，穿過一或多個非寄生組件(例如，導線、電阻器、電容器、電感器、一電晶體之汲極-源極端子等)之一電路路徑)而耦合。為消除疑問，穿過一電晶體之一寄生閘極-汲極電容或寄生閘極-源極電容及諸如此類之路徑一般係寄生電路路徑。

如在本說明書及申請專利範圍中所使用之術語「大約」、片語「大約等於」及其他類似片語(例如，「X具有大約Y之一值」或「X大約等於Y」)應被理解為意指一個值(X)係處於另一值(Y)之一預定範圍內。除非另有指示，否則該預定範圍可為加上或減去20％、10％、5％、3％、1％、0.1％或小於0.1％。

除非明確指示為相反，否則如本說明書及申請專利範圍中所使用之不定冠詞「一(a及an)」應被理解為意指「至少一個」。如本說明書及申請專利範圍中所使用之片語「及/或」應被理解為意指如此結合之元件中之「任一者或兩者」，亦即，在一些情形中以結合方式存在且在其他情形中以分離方式存在之元件。以「及/或」列示之多個元件應以相同方式(亦即，如此結合之元件中之「一或多者」)來解釋。可視情況存在除由「及/或」從句具體識別之元件以外的其他元件，無論與具體識別之彼等元件相關還是不相關。因此，作為一非限制性實例，當結合諸如「包括」之開放式語言使用時，對「A及/或B」之一提及在一項實施例中可係指僅A (視情況包含除B以外的元件)；在另一實施例中，係指僅B (視情況包含除A以外的元件)；在又一實施例中，係指A及B兩者(視情況包含其他元件)；等等。

如本說明書及申請專利範圍中所使用，「或」應被理解為具有與如上文所定義之「及/或」相同之含義。舉例而言，在分離一清單中之物項時，「或」或者「及/或」應被闡釋為係包含性的，亦即，包含若干元件或元件清單中之至少一者(但亦包含一個以上)且視情況包含額外未列示物項。明確指示相反情形之術語「僅(only)」，諸如「……中之僅一者」或「……中之恰好一者」或「由……組成」(當在申請專利範圍中使用時)將係指包含若干元件或元件清單中之恰好一個元件。一般而言，如所使用之術語「或」在前面有排他性術語(諸如「或者」、「……中之一者」、「……中之僅一者」或「……中之恰好一者」)時應僅將其解釋為指示排他性選擇(亦即，「一者或另一者而非兩者」)。當在申請專利範圍中使用時，「基本上由……組成」應具有如其用於專利法律領域中之普通含義。

如本說明書中及申請專利範圍中所使用，關於一或多個要素之清單之片語「至少一個」應理解為意指至少一個選自要素清單中之任一或多個要素之要素，但未必包括要素清單內特定列出之各自及每一要素中之至少一者，且不排除要素清單中要素之任何組合。此定義亦容許可視情況存在除片語「至少一」所指之要素清單內特定識別之要素之外之要素，無論與特定識別之彼等要素相關還是不相關。因此，作為一非限制性實例，在一項實施例中，「A及B中之至少一者」(或等效地，「A或B中之至少一者」，或等效地，「A及/或B中之至少一者」)可係指至少一個(視情況包含一個以上) A，而不存在B (且視情況包含除B以外的元件)；在另一實施例中，係指至少一個(視情況包含一個以上) B，而不存在A (且視情況包含除A以外的元件)；在又一實施例中，係指至少一個(視情況包含一個以上) A及至少一個(視情況包含一個以上) B (且視情況包含其他元件)；等等。

對「包含」、「包括」、「具有」、「含有」|、「涉及」及其變化形式之使用意指囊括在其後列示之物項及額外物項。

在申請專利範圍中對用以修飾一請求項元件之諸如「第一」、「第二」、「第三」等序數詞之使用本身並不暗示任何優先級、優先性或一個請求項元件之次序優於另一請求項元件或者執行一方法之動作之時間次序。序數詞僅用作用以區分具有一特定名稱之一個請求項元件與具有一相同名稱(但使用了序數詞)之另一元件之標籤，以區分請求項元件。

在因此已闡述本發明之至少一項實施例之若干態樣後，應瞭解，熟習此項技術者將易於想出各種更改、修改及改良。此等更改、修改及改良意欲作為本發明之一部分且意欲屬於本發明之精神及範疇內。因此，前述說明及圖式係僅藉由實例之方式。

100:五電晶體靜態隨機存取記憶體胞元/胞元 110:雙穩態鎖存器/鎖存器 112:第一電源供應軌 114:第二電源供應軌 120:CMOS反相器/第一反相器/第一CMOS反相器/反相器 122:p通道金屬氧化物半導體場效應電晶體/p通道場效應電晶體 124:n通道金屬氧化物半導體場效應電晶體/n通道場效應電晶體 126:輸出/節點 128:輸入 130:CMOS反相器/第二反相器/第二CMOS反相器 132:p通道場效應電晶體 134:n通道場效應電晶體 136:輸出 138:輸入 140:存取場效應電晶體/存取電晶體 150:位元線 160:字線 200:靜態隨機存取記憶體胞元 200[w][c]:靜態隨機存取記憶體胞元 200d:靜態隨機存取記憶體胞元 200u:靜態隨機存取記憶體胞元 205a:第一器件/CMOS反相器/反相器 205b:第二器件/CMOS反相器 210:鎖存器 211n:n通道場效應電晶體/n通道場效應電晶體堆疊/下拉堆疊 211p:p通道場效應電晶體/上拉堆疊/p通道場效應電晶體堆疊 212:第一節點/節點 213n:n通道場效應電晶體/下拉堆疊/ 213p:p通道場效應電晶體/上拉堆疊 214:第一電壓參考節點/端子/鎖存器端子 215n:n通道場效應電晶體 215p:p通道場效應電晶體 216:第二電壓參考節點/端子/鎖存器端子 217n:n通道場效應電晶體 217p:p通道場效應電晶體 218a:輸出 218b:輸入 219a:輸入/節點 219b:輸出 220:第二拉動器件/拉動器件 220d:第二拉動器件/下拉器件/拉動器件 220u:第二拉動器件/上拉器件/拉動器件 222d:n通道場效應電晶體 222u:p通道場效應電晶體/p通道場效應電晶體 230:拉動器件/上拉器件 230d:第三拉動器件/下拉器件/拉動器件 230u:第三拉動器件/上拉器件/拉動器件 232d:n通道場效應電晶體/n通道場效應電晶體堆疊/下拉堆疊 232u:p通道場效應電晶體/p通道金屬氧化物半導體場效應電晶體/ p通道場效應電晶體堆疊/上拉堆疊 240:第一拉動器件/拉動器件 240d:第一拉動器件/下拉器件/拉動器件 240u:第一拉動器件/上拉器件/拉動器件 242d:n通道場效應電晶體/n通道金屬氧化物半導體場效應電晶體/下拉堆疊 242u:p通道場效應電晶體/上拉堆疊 250:開關/存取器件 250a:開關/存取器件 250b:開關/存取器件 252n:n通道場效應電晶體 252p:p通道場效應電晶體 270:第一電源供應軌/電源供應軌/供應軌 270d:第一電源供應軌/電源供應軌/供應軌 270s:第一電源供應軌/電源供應軌/接地軌 272:第二電源供應軌/電源供應軌/供應軌 272d:第二電源供應軌/電源供應軌/供應軌 272s:第二電源供應軌/電源供應軌/接地軌 280:控制線 282:字線 284:位元線 302:時間週期/第一時間週期 304:時間週期/第二時間週期 306:時間週期/第三時間週期 308:時間週期/第四時間週期 312:時間週期/第一時間週期 314:時間週期/第二時間週期 316:時間週期/第三時間週期 318:時間週期/第四時間週期 322:時間週期/第一時間週期 324:時間週期/第二時間週期 326:時間週期/第三時間週期 328:時間週期/第四時間週期 329:預定時間週期 332:時間週期/第一時間週期 334:時間週期/第二時間週期 336:時間週期/第三時間週期 338:時間週期/第四時間週期 339:預定時間週期 402:時間週期/第一時間週期 404:時間週期/第二時間週期 406:時間週期/第三時間週期 408:時間週期/第四時間週期 412:時間週期/第一時間週期 414:時間週期/第二時間週期 416:時間週期/第三時間週期 418:時間週期/第四時間週期 422:時間週期/第一時間週期 424:時間週期/第二時間週期 426:時間週期/第三時間週期 428:時間週期/第四時間週期 429:預定時間週期 432:時間週期/第一時間週期 434:時間週期/第二時間週期 436:時間週期/第三時間週期 438:時間週期/第四時間週期 439:預定時間週期 500:陣列/靜態隨機存取記憶體陣列 550[1]:行線 550[2]:行線 550[c]:行線 560[w]:列線 570[w]:寫入線 610:記憶體控制器 611:位址匯流排 612:控制線 614:資料匯流排 616:控制線 620:列解碼器 630:輸入/輸出單元 C:控制端子 T1:端子 T2:端子 Vdd:電源供應電壓/供應電壓/電壓 Vss:接地電壓/電壓

可藉由參考連同隨附圖式一起進行之以下說明而理解某些實施例之特定優點。在圖式中，貫穿不同視圖，相似參考字符一般係指相同部件。而且，圖式未必符合比例，而重點一般在於圖解說明本發明之某些實施例之原理。圖1係一個五電晶體(5T) SRAM胞元之一示意圖；圖2A係根據某些實施例之一SRAM胞元之一方塊圖；圖2B係圖2A之SRAM胞元之一實施例之一方塊圖；圖2C係根據某些實施例之圖2B之SRAM胞元之一示意圖；圖2D係圖2A之SRAM胞元之另一實施例之一方塊圖；圖2E係根據某些實施例之圖2D之SRAM胞元之一示意圖；圖3A係根據某些實施例之將一邏輯0值寫入至圖2B及圖2C之SRAM胞元中之一操作的一時序圖；圖3B係根據某些實施例之將一邏輯1值寫入至圖2B及圖2C之SRAM胞元中之一操作的一時序圖；圖3C係根據某些實施例之自圖2B及圖2C之SRAM胞元讀取一邏輯0值之一操作的一時序圖；圖3D係根據某些實施例之自圖2B及圖2C之SRAM胞元讀取一邏輯1值之一操作的一時序圖；圖4A係根據某些實施例之將一邏輯1值寫入至圖2D及圖2E之SRAM胞元中之一操作的一時序圖；圖4B係根據某些實施例之將一邏輯0值寫入至圖2D及圖2E之SRAM胞元中之一操作的一時序圖；圖4C係根據某些實施例之自圖2D及圖2E之SRAM胞元讀取一邏輯1值之一操作的一時序圖；圖4D係根據某些實施例之自圖2D及圖2E之SRAM胞元讀取一邏輯0值之一操作的一時序圖；圖5係根據某些實施例之SRAM胞元之一陣列之一方塊圖；且圖6係根據某些實施例之一SRAM系統之一方塊圖。

200:靜態隨機存取記憶體胞元

210:鎖存器

212:第一節點/節點

214:第一電壓參考節點/端子/鎖存器端子

216:第二電壓參考節點/端子/鎖存器端子

220:第二拉動器件/拉動器件

230:拉動器件/上拉器件

240:第一拉動器件/拉動器件

250:開關/存取器件

270:第一電源供應軌/電源供應軌/供應軌

272:第二電源供應軌/電源供應軌/供應軌

280:控制線

282:字線

284:位元線

C:控制端子

T1:端子

T2:端子

Claims

一種靜態隨機存取記憶體(SRAM)胞元，其包括：一鎖存器，其可操作以在一第一節點處儲存一位元值，該鎖存器包含第一器件及第二器件，該第一器件及該第二器件各自具有耦合至一第一電源供應軌之一第一電壓參考節點及耦合至一第二電源供應軌之一第二電壓參考節點；一開關，其耦合至該第一節點，其中該SRAM胞元之一位元線透過該開關之第一端子及第二端子而耦合至該第一節點，且該SRAM胞元之一字線耦合至該開關之一控制端子；一第一類型之一第一拉動器件，其中該鎖存器之該第一器件之該第二電壓參考節點經由該第一拉動器件之第一端子及第二端子而耦合至該第二電源供應軌；及一第二類型之一第二拉動器件，其中該第一節點經由該第二拉動器件之第一端子及第二端子而耦合至該第一電源供應軌，其中一控制線耦合至該第一拉動器件及該第二拉動器件之各別控制端子。
如請求項1之SRAM胞元，其中該第二拉動器件可操作以將該第一節點之一電壓朝向該第一電源供應軌之一電壓選擇性地拉動。
如請求項1之SRAM胞元，其中該第一拉動器件可操作以將該鎖存器之該第一器件之該第二電壓參考節點之一電壓朝向該第二電源供應軌之一電壓選擇性地拉動。
如請求項1之SRAM胞元，其進一步包括該第二類型之一第三拉動器件，其中該鎖存器之該第一器件之該第一電壓參考節點經由該第三拉動器件之第一端子及第二端子而耦合至該第一電源供應軌。
如請求項4之SRAM胞元，其中該第三拉動器件可操作以將該鎖存器之該第一器件之該第一電壓參考節點之一電壓朝向該第一電源供應軌之一電壓選擇性地拉動。
如請求項4之SRAM胞元，其中該第一電源供應軌之一電位與該第二電源供應軌之一電位之間的一差比選自由以下各項組成之群組之至少一個器件之一臨限電壓小：該開關、該第一拉動器件、該第二拉動器件及該第三拉動器件。
如請求項1之SRAM胞元，其中該鎖存器包含複數個電晶體，且其中該第一電源供應軌之該電位與該第二電源供應軌之該電位之間的差比包含於該複數個電晶體中之至少一個電晶體之一臨限電壓小。
如請求項1之SRAM胞元，其中拉動器件之該第一類型係一下拉類型且拉動器件之該第二類型係一上拉類型。
如請求項8之SRAM胞元，其中該第二拉動器件包括一p通道場效應電晶體(pFET)，其中該第一節點經由該pFET之一源極及一汲極而耦合至該第一電源供應軌，且其中該控制線耦合至該pFET之一閘極。
如請求項9之SRAM胞元，其中該pFET可操作以將該第一節點之一電壓朝向該第一電源供應軌之一電壓選擇性地上拉。
如請求項8之SRAM胞元，其中該第一拉動器件包括一n通道場效應電晶體(nFET)，其中該鎖存器之該第一器件之該第二電壓參考節點經由該nFET之一源極及一汲極而耦合至該第二電源供應軌，且其中該控制線耦合至該nFET之一閘極。
如請求項11之SRAM胞元，其中該nFET可操作以將該鎖存器之該第一器件之該第二電壓參考節點之一電壓朝向該第二電源供應軌之一電壓選擇性地下拉。
如請求項8之SRAM胞元，其進一步包括該第二類型之一第三拉動器件，其中該第三拉動器件包括一pFET，且其中該鎖存器之該第一器件之該第一電壓參考節點經由該pFET之一源極及一汲極而耦合至該第一電源供應軌。
如請求項13之SRAM胞元，其中該字線耦合至該pFET之閘極。
如請求項14之SRAM胞元，其中該pFET可操作以將該鎖存器之該第一器件之該第一電壓參考節點之一電壓朝向該第一電源供應軌之一電壓選擇性地上拉。
如請求項8之SRAM胞元，其中該開關包括一nFET，其中該位元線經由該nFET之一源極及一汲極而耦合至該第一節點，且其中該字線耦合至該nFET之一閘極。
如請求項8之SRAM胞元，其中該第一電源供應軌之該電壓表示邏輯1之一位元值，且其中該第二電源供應軌之該電壓表示邏輯0之一位元值。
如請求項1之SRAM胞元，其中拉動器件之該第一類型係一上拉類型且拉動器件之該第二類型係一下拉類型。
如請求項18之SRAM胞元，其中該第二拉動器件包括一n通道場效應電晶體(nFET)，其中該第一節點經由該nFET之一源極及一汲極而耦合至該第一電源供應軌，且其中該控制線耦合至該nFET之一閘極。
如請求項19之SRAM胞元，其中該nFET可操作以將該第一節點之一電壓朝向該第一電源供應軌之一電壓選擇性地下拉。
如請求項18之SRAM胞元，其中該第一拉動器件包括一p通道場效應電晶體(pFET)，其中該鎖存器之該第一器件之該第二電壓參考節點經由該pFET之一源極及一汲極而耦合至該第二電源供應軌，且其中該控制線耦合至該pFET之一閘極。
如請求項21之SRAM胞元，其中該pFET可操作以將該鎖存器之該第一器件之該第二電壓參考節點之一電壓朝向該第二電源供應軌之一電壓選擇性地上拉。
如請求項18之SRAM胞元，其進一步包括該第二類型之一第三拉動器件，其中該第三拉動器件包括一nFET，且其中該鎖存器之該第一器件之該第一電壓參考節點經由該nFET之一源極及一汲極而耦合至該第一電源供應軌。
如請求項23之SRAM胞元，其中該字線耦合至該nFET之閘極。
如請求項24之SRAM胞元，其中該nFET可操作以將該鎖存器之該第一器件之該第一電壓參考節點之一電壓朝向該第一電源供應軌之一電壓選擇性地下拉。
如請求項18之SRAM胞元，其中該開關包括一pFET，其中該位元線經由該pFET之一源極及一汲極而耦合至該第一節點，且其中該字線耦合至該pFET之一閘極。
如請求項18之SRAM胞元，其中該第一電源供應軌之該電壓表示邏輯0之一位元值，且其中該第二電源供應軌之該電壓表示邏輯1之一位元值。
如請求項1之SRAM胞元，其中該鎖存器係雙穩態的。
如請求項1之SRAM胞元，其中該第一器件包括一第一反相器且該第二器件包括一第二反相器，且該第一反相器與該第二反相器係交叉耦合的。
如請求項29之SRAM胞元，其中該第一反相器之一輸出在該第一節點處耦合至該第二反相器之一輸入，且該第二反相器之一輸出在一第二節點處耦合至該第一反相器之一輸入。
一種靜態隨機存取記憶體(SRAM)胞元，其包括：一第一類型之第一複數個場效應電晶體(FET)，其包含第一FET、第二FET、第三FET及第四FET；及一第二類型之第二複數個場效應電晶體(FET)，其包含第五FET、第六FET、第七FET及第八FET，其中該第五FET之一第一擴散端子、第二擴散端子及閘極分別耦合至一第一電源供應軌、該第六FET之一第一擴散端子及一字線，其中該第六FET之一第二擴散端子及閘極分別耦合至一第一節點及一第二節點，其中該第一FET之一第一擴散端子、第二擴散端子及閘極分別耦合至該第一節點、該第二FET之一第一擴散端子及該第二節點，其中該第二FET之一第二擴散端子及閘極分別耦合至一第二電源供應軌及一控制線，其中該第三FET之一第一擴散端子、第二擴散端子及閘極分別耦合至一位元線、該第一節點及該字線，其中該第七FET之一第一擴散端子、第二擴散端子及閘極分別耦合至該第一電源供應軌、該第一節點及該控制線，其中該第八FET之一第一擴散端子、第二擴散端子及閘極分別耦合至該第一電源供應軌、該第二節點及該第一節點，且其中該第四FET之一第一擴散端子、第二擴散端子及閘極分別耦合至該第二節點、該第二電源供應軌及該第一節點。
如請求項31之SRAM胞元，其中該第一電源供應軌之一電位與該第二電源供應軌之一電位之間的一差比選自由以下各項組成之群組之至少一個FET之一臨限電壓小：該第一複數個FET及該第二複數個FET。
如請求項31之SRAM胞元，其中該第一類型之FET係一n通道FET (nFET)且該第二類型之FET係一p通道FET (pFET)。
如請求項33之SRAM胞元，其中該第一電源供應軌之一電壓表示邏輯1之一位元值，且其中該第二電源供應軌之一電壓表示邏輯0之一位元值。
如請求項33之SRAM胞元，其中該第一複數個FET及該第二複數個FET可操作以回應於接收到一控制信號序列而在該第一節點處儲存一位元值，其中接收該控制信號序列包含： (a)在一第一時間週期期間於該控制線及該字線上接收邏輯0值，及 (b)在步驟(a)之後，在一第二時間週期期間於該控制線及該字線上接收邏輯1值，且在該第二時間週期期間於該位元線上接收該位元值。
如請求項35之SRAM胞元，其中接收該控制信號序列進一步包含：在步驟(a)之前，在一第三時間週期期間於該控制線上接收一邏輯1值並於該字線上接收一邏輯0值。
如請求項31之SRAM胞元，其中該第一類型之FET係一p通道FET (pFET)且該第二類型之FET係一n通道FET (nFET)。
如請求項37之SRAM胞元，其中該第一電源供應軌之一電壓表示邏輯0之一位元值，且其中該第二電源供應軌之一電壓表示邏輯1之一位元值。
如請求項37之SRAM胞元，其中該第一複數個FET及該第二複數個FET可操作以回應於接收到一控制信號序列而在該第一節點處儲存一位元值，其中接收該控制信號序列包含： (a)在一第一時間週期期間於該控制線及該字線上接收邏輯1值，及 (b)在步驟(a)之後，在一第二時間週期期間於該控制線及該字線上接收邏輯0值，且在該第二時間週期期間於該位元線上接收該位元值。
如請求項39之SRAM胞元，其中接收該控制信號序列進一步包含：在步驟(a)之前，在一第三時間週期期間於該控制線上接收一邏輯0值並於該字線上接收一邏輯1值。
一種將一位元值儲存於一靜態隨機存取記憶體(SRAM)胞元中之方法，該SRAM胞元包含一鎖存器及一開關，該鎖存器可操作以在一第一節點處儲存該位元值，該鎖存器包含第一器件及第二器件，該第一器件及該第二器件各自具有耦合至一第一電源供應軌之一第一電壓參考節點及耦合至一第二電源供應軌之一第二電壓參考節點，該SRAM胞元之一位元線透過該開關之第一端子及第二端子而耦合至該第一節點，該SRAM胞元之一字線耦合至該開關之一控制端子，該方法包括： (a1)將該第一器件之該第二電壓參考節點自該第二電源供應軌解耦； (a2)將該第一節點之一電壓朝向該第一電源供應軌之一電壓拉動； (b1)將該第一器件之該第二電壓參考節點耦合至該第二電源供應軌； (b2)將該第一器件之該第一電壓參考節點自該第一電源供應軌解耦；及 (b3)將該位元線耦合至該第一節點，其中該位元線之一電壓表示該位元值，其中至少部分地並行執行步驟a1及a2，其中至少部分地並行執行步驟b1、b2及b3，且其中在步驟b1、b2及b3之前執行步驟a1及a2。
如請求項41之方法，其中在介於大約167 ps與大約200 ps之間的一時間週期中共同地執行步驟a1、a2、b1、b2及b3。
如請求項41之方法，其中將該第一節點之該電壓朝向該第一電源供應軌之該電壓拉動包括上拉該第一節點之該電壓。
如請求項43之方法，其中該第一電源供應軌之該電壓表示邏輯1之一位元值且該第二電源供應軌之一電壓表示邏輯0之一位元值。
如請求項43之方法，其中該位元值係一邏輯0值，且其中該方法進一步包括：在將該位元線耦合至該第一節點之後，將該第一節點之該電壓下拉至一邏輯0值。
如請求項43之方法，其中將該第一節點之該電壓朝向該第一電源供應軌之該電壓上拉包括將該第一節點之該電壓上拉至表示一邏輯1值之一電壓。
如請求項46之方法，其中該位元值係一邏輯1值，且其中該方法進一步包括：在將該位元線耦合至該第一節點之後，將該第一節點之該電壓維持處於表示一邏輯1值之一電壓。
如請求項43之方法，其中該位元值係一邏輯1值，且其中該方法進一步包括：在將該位元線耦合至該第一節點之後，將該第一節點之該電壓上拉至表示一邏輯1值之一電壓。
如請求項41之方法，其中：該SRAM胞元進一步包含一第一類型之一第一拉動器件及一第二類型之一第二拉動器件，該鎖存器之該第一器件之該第二電壓參考節點經由該第一拉動器件之第一端子及第二端子而耦合至該第二電源供應軌，該第一節點經由該第二拉動器件之第一端子及第二端子而耦合至該第一電源供應軌，一控制線耦合至該第一拉動器件及該第二拉動器件之各別控制端子，且回應於在一第一時間週期期間於該控制線上接收到一邏輯0值並於該字線上接收到一邏輯0值而執行步驟a1及a2。
如請求項49之方法，其中回應於在該第一時間週期之後的一第二時間週期期間於該控制線上接收到一邏輯1值並於該字線上接收到一邏輯1值而執行步驟b1、b2及b3。
如請求項41之方法，其中將該第一節點之該電壓朝向該第一電源供應軌之該電壓拉動包括下拉該第一節點之該電壓。
如請求項51之方法，其中該第一電源供應軌之該電壓表示邏輯0之一位元值且該第二電源供應軌之一電壓表示邏輯1之一位元值。
如請求項51之方法，其中該位元值係一邏輯1值，且其中該方法進一步包括：在將該位元線耦合至該第一節點之後，將該第一節點之該電壓上拉至一邏輯1值。
如請求項51之方法，其中將該第一節點之該電壓朝向該第一電源供應軌之該電壓下拉包括將該第一節點之該電壓下拉至表示一邏輯0值之一電壓。
如請求項54之方法，其中該位元值係一邏輯0值，且其中該方法進一步包括：在將該位元線耦合至該第一節點之後，將該第一節點之該電壓維持處於表示一邏輯0值之一電壓。
如請求項51之方法，其中該位元值係一邏輯0值，且其中該方法進一步包括：在將該位元線耦合至該第一節點之後，將該第一節點之該電壓下拉至表示一邏輯0值之一電壓。
如請求項41之方法，其中：該SRAM胞元進一步包含一第一類型之一第一拉動器件及一第二類型之一第二拉動器件，該鎖存器之該第一器件之該第二電壓參考節點經由該第一拉動器件之第一端子及第二端子而耦合至該第二電源供應軌，該第一節點經由該第二拉動器件之第一端子及第二端子而耦合至該第一電源供應軌，一控制線耦合至該第一拉動器件及該第二拉動器件之各別控制端子，且回應於在一第一時間週期期間於該控制線上接收到一邏輯1值並於該字線上接收到一邏輯1值而執行步驟a1及a2。
如請求項57之方法，其中回應於在該第一時間週期之後的一第二時間週期期間於該控制線上接收到一邏輯0值並於該字線上接收到一邏輯0值而執行步驟b1、b2及b3。
一種靜態隨機存取記憶體(SRAM)器件，其包括：組織成列及行之SRAM胞元之一陣列，其中該等SRAM胞元中之每一者包括：一鎖存器，其可操作以在一第一節點處儲存一位元值，該鎖存器包含第一器件及第二器件，該第一器件及該第二器件各自具有耦合至一第一電源供應軌之一第一電壓參考節點及耦合至一第二電源供應軌之一第二電壓參考節點，一開關，其耦合至該第一節點，一位元線，其透過該開關之第一端子及第二端子而耦合至該第一節點，一字線，其耦合至該開關之一控制端子，一第一類型之一第一拉動器件，其中該鎖存器之該第一器件之該第二電壓參考節點經由該第一拉動器件之第一端子及第二端子而耦合至該第二電源供應軌，一第二類型之一第二拉動器件，其中該第一節點經由該第二拉動器件之第一端子及第二端子而耦合至該第一電源供應軌，及一控制線，其耦合至該第一拉動器件及該第二拉動器件之各別控制端子；複數個行線，每一行線對應於該等SRAM胞元之一各別行且耦合至該各別行中之該等SRAM胞元之該等位元線；複數個列線，每一列線對應於該等SRAM胞元之一各別列且耦合至該各別列中之該等SRAM胞元之該等字線；複數個寫入線，每一寫入線對應於該等SRAM胞元之一各別列且耦合至該各別列中之該等SRAM胞元之該等控制線；及一記憶體控制器，其經由該等行線、列線及寫入線而耦合至該SRAM陣列。
如請求項59之SRAM器件，其中該等SRAM胞元包含一第一SRAM胞元，該第一SRAM胞元經由該等行線中之一第一行線、該等列線中之一第一列線及該等寫入線中之一第一寫入線而耦合至該記憶體控制器，且其中該記憶體控制器可操作以藉由以下操作而將一位元值儲存於該第一SRAM胞元中： (a)在一第一時間週期內將第一字線及該第一寫入線之位元值設定為一第一值，及 (b)在步驟(a)之後，在一第二時間週期內將該第一字線及該第一寫入線之位元值設定為不同於該第一值之一第二值，其中在步驟(b)期間，該位元值存在於該第一行線上。