TW202005047A - 堆疊晶圓積體電路 - Google Patents

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Abstract

一種用於製造一堆疊晶圓積體電路(IC)裝置之方法。該方法係藉由以下進行：在一第一IC晶圓之頂表面上製造第一電路及在該第一電路間通過該第一IC晶圓之深度沉積一或多個電絕緣體，使得該一或多個電絕緣體未暴露在該第一IC晶圓之底表面上。接著自該第一IC晶圓之底表面移除半導體基板層，直到該一或多個電絕緣體變得暴露在該第一IC晶圓之底表面上。

Description

堆疊晶圓積體電路 【相關申請案之交叉參考】
本申請案根據35 USC § 119(e)主張2018年6月1日申請之美國臨時專利申請案第62/679,677號之優先權及利益，其全文以引用方式併入本文中。
本實施例一般而言係關於積體電路(IC)裝置，且特定而言係關於堆疊晶圓IC裝置。
半導體裝置可大致分類成兩種類型：數位及類比。類比裝置可直接測量及/或操縱真實世界訊號之精確電性質(例如：電壓)。例如，一觸控感測器可基於在該輸入表面處量測之感測訊號(或電場)中之變化來偵測與一輸入表面接觸及/或接近之物體。該感測器可量測該感測訊號之精確振幅以測定該物體對該輸入表面之接近度。相比之下，數位裝置僅關注於一訊號之存在或不存在，而非該訊號之精確振幅。例如，一顯示驅動器可處理影像資料以測定一對應顯示平台之哪一個像素應「開啟」，哪一個像素應「關閉」。
積體電路(IC)裝置之製造涉及一晶圓製造程序，其中電路組件(例如：電阻、二極體、電晶體等等)及其互連係在一單一矽晶圓(或其它 半導體基板)上形成。可在一單一矽晶圓上製造之該電路組件之尺寸及數目係由在該製造程序期間所用之程序節點決定。例如，一較小程序節點可製造較小電路組件，其較快且較高能效。由於類比裝置具有較大精確度及靈敏度需求，其電路組件傾向於較用在數位裝置中之類似電路更大且消耗更多能源。因此，用於製造該晶圓之程序節點可針對裝置類型最佳化。例如，較大程序節點可用來製造類比裝置，而較小程序節點可用來製造數位裝置。
提供本發明內容以簡化形式介紹一系列概念，其進一步在以下描述於實施方式中。本發明內容未意欲識別本專利標的之主要特徵或基本特徵，也未意欲限制本專利標的之範疇。
一種用於製造一堆疊晶圓積體電路(IC)裝置之方法。該方法係藉由以下進行：在一第一IC晶圓之頂表面上製造第一電路及在該第一電路間通過該第一IC晶圓之深度放置一或多個電絕緣體，使得該一或多個電絕緣體未暴露在該第一IC晶圓之底表面上。接著自該第一IC晶圓之底表面移除半導體基板層，直到該一或多個電絕緣體變得暴露在該第一IC晶圓之底表面上。
在一些實施例中，以一堆疊形態將該第一IC晶圓與一第二IC晶圓對準，使得該第一IC晶圓之頂表面面對該第二IC晶圓之一頂表面。接著以該堆疊形態將該第一IC晶圓與該第二IC晶圓接合，使得佈置在該第一IC晶圓之頂表面上之該第一電路與佈置在該第二IC晶圓之頂表面上之第二電路電偶合。在一些態樣中，由於該接合，該第一IC晶圓之底表面形成該IC裝置之一頂表面且該第二IC晶圓之底表面形成該IC裝置之一底表面。
在一些實施中，該第一電路可使用第一程序節點在該第一IC晶圓上形成且該第二電路可使用與該第一程序節點不同之一第二程序節 點在該第二IC晶圓上形成。例如，在一些態樣中，該第一程序節點可小於該第二程序節點。在一些實施中，該第一電路可對應於數位電路且該第二電路可對應於類比電路。在一些態樣中，該數位電路可使用一低功耗(LP)或嵌入式快閃(EF)程序在該第一IC晶圓上形成。在一些其它態樣中，該類比電路可使用一高壓(HV)程序在該第二IC晶圓上形成。
該等半導體基板層可使用背磨或化學機械拋光(CMP)技術移除。在移除該等半導體基板層之前，該第一IC晶圓或該第二IC晶圓之至少一者之底表面可包含無暴露電路之半導體基板。在一些實施中，可移除該等半導體基板層直到呈該堆疊形態之該第一IC晶圓及該第二IC晶圓之組合厚度少於或等於一臨限厚度。例如，該臨限厚度可對應於在移除該等半導體基板層之前之該第一IC晶圓或該第二IC晶圓之一厚度。
在一些其它實施中，可實行移除該等半導體基板層之步驟直至結果一或多個電路組件在該第一IC晶圓或該第二IC晶圓上變得電隔離。在一些其它態樣中，由於移除該等半導體襯底層，可在該第一IC晶圓或該第二IC晶圓上製造一或多個電路組件。
100‧‧‧程序
110A‧‧‧半導體晶圓
110B‧‧‧半導體晶圓
120A‧‧‧數位晶圓
120B‧‧‧類比晶圓
121‧‧‧半導體基板
122‧‧‧數位電路
123‧‧‧半導體基板
124‧‧‧類比電路
130‧‧‧堆疊晶圓
140‧‧‧混合訊號積體電路IC
200‧‧‧半導體晶圓
201‧‧‧P型金屬氧化物半導體(PMOS)電晶體
202‧‧‧PMOS電晶體
300‧‧‧半導體晶圓
301‧‧‧PMOS電晶體
302‧‧‧PMOS電晶體
310‧‧‧電絕緣體
410‧‧‧半導體晶圓
401‧‧‧電絕緣體
403‧‧‧氧化物層
404‧‧‧P型區域
405‧‧‧N型區域
406‧‧‧中間氧化物層
407‧‧‧接觸
500‧‧‧混合訊號IC裝置
510‧‧‧第一晶圓
520‧‧‧第二晶圓
600‧‧‧半導體晶圓
601‧‧‧第一中間氧化物層
602‧‧‧第二中間氧化物層
610‧‧‧垂直二極體
620‧‧‧通孔
630‧‧‧水平二極體
640‧‧‧靜電放電(ESD)二極體
642‧‧‧電連接
644‧‧‧電連接
650‧‧‧垂直橫向雙擴散金屬氧化物半導體(LDMOS)
660‧‧‧肖特基二極體
700‧‧‧半導體晶圓
701‧‧‧第一中間氧化物層
702‧‧‧第二中間氧化物層
710‧‧‧垂直二極體
720‧‧‧通孔
730‧‧‧雙極接面(PNP)電晶體
本實施例藉由實例說明且未意欲受到隨附圖式之圖限制。
圖1顯示根據某些實施例製造一混合訊號積體電路(IC)裝置之一實例程序。
圖2顯示一半導體晶圓之一截面圖，其中使用接面隔離技術將相鄰電路分開。
圖3顯示根據某些實施例之一半導體晶圓之一截面圖，其中相鄰電路使用一電絕緣體。
圖4A-4F顯示根據某些實施例之在各種製造程序階段之一半導體晶圓之截面圖。
圖5顯示根據某些實施例之一實例混合訊號IC裝置之一截面圖。
圖6顯示一半導體晶圓，其描述可使用本文所述之實施例形成之附加電路組件。
圖7顯示另一半導體晶圓700，其描述可使用本文所述之實施例形成之附加電路組件。
圖8為一說明性流程圖，其描述根據某些實施例製造一IC裝置之一實例操作。
在以下實施方式中，提出數種特定細節，諸如特定組件、電路及程序之實例以提供對本揭露之徹底了解。如本文所用之術語「偶合」意指直接連接或經由一或多個中介組件或電路連接。術語「電子系統」及「電子裝置」可交替地使用以指稱任何可電子處理資訊的系統。並且，在以下實施方式中及為說明之目的，提出特定命名以提供對本揭露之態樣之徹底了解。然而，熟習本技術者應知曉實施該實例可能不需此等特定細節。在其它情況下，熟知電路及裝置以方塊圖形式顯示來避免模糊本揭露。以下詳細實施方式中有某些部份是以電腦記憶體內之資料位元上之程序、邏輯區塊、操作之處理及其它符號表示來呈現。
該等描述及表示為熟習資料處理技術者所使用之工具以最有效率地向熟習本技術之其他者傳達其工作之實質。在本揭露中，一程序、邏輯區塊、方法或諸如此類係視為達到所需結果之一自洽(self-consistent)序列之步驟或指令。該步驟為需要實體量實體操作之步驟。通常，儘管並非必要，此等量採用可在一電腦系統中經儲存、轉移、結合、比較、或者操作之電或磁訊號之形式。然而應記住，所有該等及類似術語係與適當物理量相關，且僅為應用於此等量之便利標示。
除非特別指明，否則由以下討論顯而易見，應了解在整個申請書中，使用以下諸如「存取」、「接收」、「寄送」、「使用」、「選擇」、「測定」、「標準化」、「乘以」、「平均」、「監測」、「比較」、「應用」、「更新」、「測量」、「推導」或諸如此類之術語的討論係指一電腦系統或類似電子計算裝置之動作及程序，其將表示為在該電腦系統暫存器及記憶體內之物理(電子)量之資料操縱及轉換成類似地表示為在該電腦系統記憶體或暫存器或其它此種資料儲存、傳輸或顯示裝置內之物理量的其它資料。
在該等圖示中，一單一區塊可描述為進行一或多個功能；然而，在實際實施中，由該區塊進行之該(等)功能可在一單一組件中或跨多個組件進行，及/或可使用硬體，使用軟體，或使用硬體與軟體之組合進行。為清楚說明此硬體及軟體之互換性，以下通常就其功能而言描述各種說明性組件、區塊、模組、電路、及步驟。此種功能實施為硬體或軟體係取決於對整個系統施加之特定應用及設計限制而定。熟習技術者可以各種方式針對每一特定應用實施所述功能，但此種實施決定不應解釋為導致背離本發明之範疇。此外，該實例輸入裝置可包括除已顯示外之組件，包括熟知組件，諸如：處理器、記憶體及諸如此類。
本文所述之技術可在硬體、軟體、韌體、或其任何組合中實施，除非另外明確描述為以特定方式實施。任何描述為模組或組件之特徵亦可在一積體邏輯裝置中一起實施或以離散但互可操作之邏輯裝置分開地實施。若在軟體中實施，該技術可至少部份地藉由一非暫態處理器-可讀取儲存媒體實行，該非暫態處理器-可讀取儲存媒體包含在實行時執行上述之一或多個方法之指令。該非暫態處理器-可讀取資料儲存媒體可形成一電腦程式產品之部份，其可包括封裝材料。
該非暫態處理器-可讀取儲存媒體可包含隨機存取記憶體(RAM)，諸如同步動態隨機存取記憶體(SDRAM)、唯讀記憶體(ROM)、非揮發性隨機存取記憶體(NVRAM)、電可抹除式可編程唯讀記憶體 (EEPROM)、快閃記憶體、其它已知儲存媒體，及諸如此類。該技術另外或可替代地可至少部份地藉由一處理器-可讀取通訊媒體實行，其攜載或通訊呈指令或資料結構形式之程式碼，且其可藉由一電腦或其它處理器存取、讀取、及/或執行。
連結本文揭示之實施例所描述之各種說明性邏輯區塊、模組、電路及指令可藉由一或多個處理器執行。該術語「處理器」(如本文所用)可指稱可執行儲存在記憶體中之一或多個軟體程式之指令碼或指令的任何通用之處理器、習知處理器、控制器、微控制器、及/或狀態機。該術語「電壓源」(如本文所用)可指稱一直流(DC)電壓源、一交流(AC)電壓源，或任何產生一電位(諸如接地)之任何其它工具。
如上所述，在一矽晶圓上之該電路組件各使用相同程序節點來製造。然而，某些IC裝置涉及類比及數位電路兩者之混合(例如：「混合訊號」裝置)。例如，執行一觸碰感測器及一顯示驅動器之功能之一積體控制器可需要用來感測之類比電路及用於顯示之數位電路。使用針對數位電路最佳化之一程序節點來製造類比電路可明顯導致更高之製造成本。另一方面，使用針對類比電路最佳化之一程序節點來製造數位電路可導致較大且較低效之數位電路組件。因此需要開發一混合訊號裝置，其可以針對數位及類比應用最佳化之電路製造，而不會導致不必要的高製造成本。
圖1顯示根據某些實施例製造一混合訊號積體電路(IC)140之一實例程序100。該程序以兩個不同之半導體晶圓110A及110B開始。例如，該晶圓110A及110B可由矽或任何其它合適之半導體材料(例如：砷化鎵)形成。在圖1之實例中，該混合訊號IC 140係由兩個半導體晶圓形成。然而，在實際實施中，一混合訊號IC裝置可使用任何數目之半導體晶圓形成。
將數位電路122添加至該第一晶圓110A之頂表面以製造一所得之「數位」晶圓120A。在一些態樣中，該數位晶圓120A可包括一積 體顯示驅動器之數位邏輯及高速串聯器/解串器介面。例如，該數位電路122可包括可用在數位應用中之電阻、電晶體、二極體、及/或其它電路組件。在一些實施例中，所有用於該混合訊號IC 140之數位電路可提供在該數位晶圓120A上。因此，在一些態樣中，該數位晶圓120A可使用針對製造數位組件最佳化之一程序節點製造。例如，該數位電路122可具有相對低功率需求(例如：1V電晶體)。因此，在一些實施例中，可使用一小型(例如：28、40、或55nm)低功耗(LP)或嵌入式閃存(EF)程序來製造在該數位晶圓120A上之數位電路122。如圖1所示，該數位晶圓120A之頂表面包括該數位電路122，而該數位晶圓120A之底表面可包含不具暴露電路之一半導體基板121。
將類比電路124添加至該第二晶圓110B之頂表面以製造一所得之「類比」晶圓120B。在一些態樣中，該類比晶圓120B可包括該積體顯示驅動器之電源供應器、源極驅動器、及閘極驅動器。例如，該類比電路124可包括用在類比應用中之各種電路組件。在一些實施例中，所有用於該混合訊號IC 140之類比電路可提供在該類比晶圓120B上。因此，在一些態樣中，該類比晶圓120B可使用針對製造類比組件最佳化之一程序節點製造。例如，該類比電路124可具有相對高功率需求(例如：6V或32V電晶體)。因此，在一些實施例中，可使用一較大(例如：8μm)高壓(HV)程序來製造在該類比晶圓120B上之該類比電路124。如圖1所示，該類比晶圓120B之頂表面包括該類比電路，而該數位晶圓120B之底表面可包含不具暴露電路之半導體基板123。
接著將該數位晶圓120A接合至該類比晶圓120B以製造一堆疊晶圓130。例如，該晶圓120A及120B可垂直地(例如：呈一堆疊形態)對準，該數位晶圓120A之頂表面面對該類比晶圓120B之頂表面(例如：該數位電路122面對該類比電路124)。接著使用已知晶圓接合技術將該等晶圓120A及120B面對面地接合。在該接合程序期間，該數位電路122可使 用接合墊、路由跡線、穿透-矽通孔(TSV)、及/或各種其它互連偶合至該類比電路124。
應注意接合該等晶圓120A及120B將該數位及類比電路122及124面對面地密封在該堆疊晶圓130內側。例如，如圖1所示，該數位晶圓120A之底表面(例如：基板121)可形成該堆疊晶圓130之頂表面且該類比晶圓120B之底表面(例如：基板123)可形成該堆疊晶圓130之底表面。因此，該數位及類比電路122及124完全包含於該等基板層121及123之間。由於在該堆疊晶圓130內之電路未暴露(例如：非可見)於該堆疊晶圓130之頂表面或底表面上，圖1之該堆疊晶圓130實施例可對含於其內之該數位及類比電路122及124提供較大的保護。
最後，可薄化該堆疊晶圓130以產生該混合訊號IC 140。例如，可將該堆疊晶圓130薄化至一所需厚度，諸如單一半導體晶圓(例如：晶圓110A或110B)之厚度。在該晶圓薄化程序期間，可使用已知背磨或化學機械抛光(CMP)技術自該堆疊晶圓130之暴露側移除材料或基板。在一些實施例中，可使用該晶圓薄化程序來產生(或完成製造)該混合訊號IC 140之一或多個電路組件。如以下更加詳細描述，該晶圓薄化程序可將該基板121(例如：其上形成該數位電路122)及/或基板123(例如：其上形成該類比電路124)分離成離散之部份，藉此將個別電路組件彼此隔離。
在圖1之實例中，在晶圓接合之後進行晶圓薄化。然而，在實際實施中，可在接合之前薄化該類比晶圓120B及/或該數位晶圓120A。在一些實施例中，可先薄化該堆疊晶圓130之類比側(例如：對應於類比晶圓120B)以完成該一或多個類比電路組件之製造，接著可將該堆疊晶圓130之數位側(例如：對應於數位晶圓120A)薄化成該混合訊號IC 140之所需總厚度。在其它實施例中，可先薄化該堆疊晶圓130之數位側以完成該一或多數位電路組件之製造，接著可將該堆疊晶圓130之類比側薄化成該混合訊號IC 140之所需總厚度。
該混合訊號IC 140提供優於習知(例如：單片)混合訊號裝置之數個優點。如上所述，用來製造一單片晶圓之該程序節點可由該晶圓上之電子組件之尺寸及/或數目決定。由於使用相同程序節點製造類比及數位電路，可使用小於必要(例如：導致高製造成本)之程序節點製造該類比電路，或可使用大於必要(例如：產生較大及較低效電路)之程序節點製造該數位電路。由本揭露之態樣得知，藉由在多個半導體晶圓(例如：晶圓110A及110B)上製造該混合訊號IC 140，可使用不同程序節點製造該數位電路122及類比電路124。更特定而言，可使用針對數位電路組件(例如：28/40/55 LP/EF)最佳化之程序製造該數位電路122，且可使用針對類比電路組件(例如：80 HV)最佳化之程序製造該類比電路124。此可明顯地減少製造成本，同時確保該混合訊號IC 140之最佳化性能。
除其它優點外，藉由將該數位電路122及類比電路124囊封在該IC 140內側(例如：未暴露部份)，該混合訊號IC 140亦保護其中之電路。進一步地，藉由移除互連該等組件之該基板之至少一部份，該晶圓薄化程序可電隔離該混合訊號IC 140之電路組件。這可允許在該混合訊號IC 140上更密集地封裝類比電路124及/或數位電路122，其可允許自該混合訊號IC 140切出更大數目之晶片或晶粒。結果，該程序100可進一步減少個別混合訊號IC晶片之製造成本。
圖2顯示一半導體晶圓200之一截面圖，其中使用接面隔離技術將相鄰電路分開。該半導體晶圓200可為圖1之數位晶圓120A或類比晶圓120B之一實例實施例。因此，在一些實施例中，該半導體晶圓200可包括一混合訊號IC之數位電路組件(例如：對應於數位電路122)。在其它實施例中，該半導體晶圓200可包括一混合訊號IC之類比電路組件(例如：對應於類比電路124)。
該半導體晶圓200由一N型(負摻雜)半導體基板形成。兩個P型(正摻雜)半導體區域沉積在基板之任一側上以形成各別之P型金屬氧化 物半導體(PMOS)電晶體201及202。在一些實施例中，該P型區域各可係一重摻雜P型半導體(P+)區域。更特定而言，P型區域各可形成該對應PMOS電晶體201或202之一源極或汲極。在圖2之實例中，各PMOS電晶體201及202之最左P型區域為該電晶體之源極末端(PS)，各PMOS電晶體201及202之最右P型區域為該電晶體之汲極末端(PD)。該N型基板在各PMOS電晶體201及202之P型區域之間形成通道，且一氧化物層提供在該通道之表面上以形成該電晶體之閘極。
各P-N接面(例如：P型區域及N型基板之相交)作用為一二極體，並因此當在該P型區域及該N型基板間施加電壓時促進自一區域至另一區域之電荷流。相應地，當將該對應之電晶體適當地偏壓時該N型基板促進在各PMOS電晶體201及202之源極及汲極(例如：P型區域)間之電荷流。然而，若該PMOS電晶體201及202太靠近彼此，則當偏壓一特定路線時，該N型基板亦促進自一PMOS電晶體之源極至一相鄰PMOS電晶體之汲極(例如：自PMOS 201之PS至PMOS 202之PD)的電荷流。
為避免此種不想要之該PMOS電晶體201及202間之偶合，可藉由至少一臨限距離(本文稱為「接面隔離距離」)分離該等電晶體。例如，該接面隔離距離可為避免一PMOS電晶體之P-N接面重疊或者形成與一相鄰PMOS電晶體之P-N接面之一通道所需的最小分離距離。在圖2之實例，該接面隔離距離可為將該第一PMOS電晶體201之汲極PD與該第二PMOS電晶體202之源極PS分離所需之最小距離，以確保該等電晶體201及202彼此電隔離。
應注意，儘管在圖2之實例中描述兩個PMOS電晶體201及202，但可將該接面隔離距離應用在佈置於相同基板上之任何積體電路組件上(例如：PMOS電晶體、NMOS電晶體、二極體等等)。結果，可在一半導體晶圓或晶粒上形成之該電路組件數目可受分離該等電路組件各者所需之接面隔離距離限制。此問題在類比電路中更為明顯(例如：與數位電路相 比)，因為與較小電路組件相比，較大電路組件可需要較大的接面隔離距離。
由本揭露之態樣得知，與一半導體(諸如該N型基板)相比，一電絕緣體(諸如一氧化物材料)可較佳地隔離相鄰電路組件(諸如PMOS電晶體201及202)。此外，一絕緣體之厚度可實質上少於提供相同電隔離度所需之半導體之厚度。因此，在一些實施例中，可使用一絕緣體材料(例如：二氧化矽或其它氧化物材料)替代接面隔離技術將一混合訊號裝置之該電路組件電隔離。
圖3顯示根據某些實施例一半導體晶圓300之一截面圖，其中相鄰電路使用一電絕緣體分離。該半導體晶圓300可為圖1之數位晶圓120A或類比晶圓120B之一實例實施例。因此，在一些實施例中，該半導體晶圓300可包括一混合訊號IC之數位電路組件(例如：對應於數位電路122)。在其它實施例中，該半導體晶圓300可包括一混合訊號IC之類比電路組件(例如：對應於類比電路124)。
該半導體晶圓300由一N型(負摻雜)半導體基板形成。兩個P型(正摻雜)半導體區域沉積在基板之任一側上以形成各別之PMOS電晶體301及302。在一些實施例中，該P型區域各可係一重摻雜P型半導體(P+)區域。更特定而言，P型區域各可形成該對應PMOS電晶體301或302之一源極或汲極。在圖3之實例中，各PMOS電晶體301及302之最左P型區域為該電晶體之源極末端(PS)，且各PMOS電晶體301及302之最右P型區域為該電晶體之汲極末端(PD)。該N型基板在各PMOS電晶體301及302之P型區域之間形成通道，且一氧化物層提供在該通道之表面上以形成該電晶體之閘極。
在一些實施例中，一電絕緣體310(例如：一氧化物材料)沉積在該PMOS電晶體301及302之間。更特定而言，該電絕緣體310可提供在該第一PMOS電晶體301之汲極PD及該第二PMOS電晶體302之源極PS之間。該絕緣體310可在該等相鄰PMOS電晶體301及302之間形成一 電阻障，防止電荷自該等電晶體之一者流動至另一電晶體(例如：自PMOS 301之PS流至PMOS 302之PD)。在一些實施例中，可將該絕緣體310開槽通過該基板之整個厚度以將該第一PMOS電晶體301與該第二PMOS電晶體302完全隔離或隔開。例如，該電絕緣體310可暴露在該晶圓300之任一側上，導致該N型基板分岔成與各別之PMOS電晶體301及302重合之單獨且不同的區域。由於此「溝槽隔離」，該N型基板無法在該等PMOS電晶體301及302之間形成一通道。
應注意與接面隔離技術相較(例如：如圖2所示)，該電絕緣體310可以一明顯較小之該等電晶體間之分開度，將該第一PMOS電晶體301與該第二PMOS電晶體302有效地隔離。與使用接面隔離技術可能情形相比，此可容許於該半導體晶圓300上形成較大數目及/或密度之電路組件。例如，使用本文所述之溝槽隔離技術，在6V電晶體(例如：類比電路)間之間隔可由10μm(例如：該接面隔離距離)減少至0.5μm。儘管在圖3實例中描述兩個PMOS電晶體301及302，可將該溝槽隔離技術應用在佈置在相同基板上之任何積體電路組件(例如：PMOS電晶體、NMOS電晶體、二極體等等)。
如上所述，為達成該溝槽隔離之最大好處，應將該電絕緣體310開溝通過該基板之整個厚度。然而，沉積該電絕緣體310通過一習知半導體晶圓(諸如圖1之晶圓110A或110B)之深度可能不可行或不具成本效益。例如，該電絕緣體310可藉由將一溝槽蝕刻至該半導體晶圓內並以一氧化物材料(諸如二氧化矽)填充該溝槽來形成。然而，將一溝槽蝕刻通過一半導體晶圓之總厚度可損害該晶圓之結構完整性(例如：導致該晶圓之部份分開或破裂)。此外，一旦完全蝕刻通過該晶圓之頂表面及底表面時，以氧化物材料填充該溝槽可能是困難的。因此，在一些實施例中，該電絕緣體310可藉由將一溝槽蝕刻通過該半導體晶圓之頂表面(例如：未穿過該晶圓之底表面)、以一氧化物材料填充該溝槽、及自該底表面移除基板層直到該 氧化物溝槽暴露在該半導體晶圓之底表面上來形成。在一些態樣中，該基板層可使用一背磨技術來移除。
圖4A-4F顯示根據某些實施例之在各種製造程序階段之一半導體晶圓410之截面圖400A-400F。該半導體晶圓410可為圖1之數位晶圓120A或類比晶圓120B之一實例實施例。因此，在一些實施例中，該半導體晶圓410可包括該數位電路組件(例如：對應於數位電路122)。在其它實施例中，該半導體晶圓410可包括該類比電路組件(例如：對應於類比電路124)。
如圖4A所示，該半導體晶圓410可包含在一重摻雜N型半導體基板(N+)之頂部上形成之一輕摻雜N型半導體區域(N)。例如，該晶圓410可由一半導體材料(諸如矽)形成。該N及N+半導體區域可使用摻雜劑氣體、離子植入、或任何其它適合之摻雜技術形成。儘管該半導體晶圓410顯示為包括在一N+基板頂部上形成之一N型半導體區域，亦可對圖4A-4F之程序稍微修改或不修改而實施其它摻雜形態。例如，在一些實施例中，該半導體晶圓410可包含在一重摻雜P型半導體基板(P+)之頂部上形成之一輕摻雜P型半導體區域(P)。
如圖4B中所示，電絕緣體401沉積在該半導體晶圓410中。在一些實施例中，該電絕緣體401可藉由將各別之溝槽蝕刻至該半導體晶圓410內(例如：在該絕緣體401之位置處)並以一氧化物材料(諸如二氧化矽)填充該溝槽來形成。在一些態樣中，可將該溝槽蝕刻至低於該N型半導體區域之一深度且蝕刻進該N+半導體基板之至少一部份內。然而，可不將該溝槽蝕刻通過該半導體晶圓410之整個厚度(例如：溝槽可不穿透該晶圓410之底表面)。如上所述，該電絕緣體401可用於電隔離該半導體晶圓410之各種電路組件。因此，該電絕緣體401之數目及形態可取決於待形成於該半導體晶圓410上之該電路組件之數目及形態。
如圖4C所示，將一P型半導體區域植入該晶圓410之右側 部份中。該P型半導體區域可使用摻雜劑氣體、離子植入、或任何合適之摻雜技術形成。在圖4C之實例中，該P型半導體區域可沉積在一組電絕緣體401之間。因此，至少一個該等電絕緣體401可將該N型半導體區域(在左側)與該P型半導體區域(在右側)分開。更特定而言，該電絕緣體401可防止一P-N接面在該N型半導體區域及該P型半導體區域之交界處形成。在一些實施例中，該N型半導體區域可形成一N型井(例如：用於PMOS電晶體)及該P型半導體區域可形成一P型井(例如：用於NMOS電晶體)。
如圖4D所示，一PMOS電晶體於該晶圓410之左側部份中形成且一NMOS電晶體於該晶圓410之右側部份上形成。例如，該PMOS電晶體可藉由將兩個重摻雜P型(P+)半導體區域404植入於該N型井中以形成各別之源極及汲極末端來形成，其中該N型井在該PMOS電晶體之源極及汲極之間形成一通道。該NMOS電晶體可藉由將兩個重摻雜N型(N+)半導體區域405植入於該P型井以形成各別之源極及汲極末端來形成，其中該P型井在該NMOS電晶體之源極及汲極之間形成一通道。一氧化物層403(諸如二氧化矽)在該晶圓410之表面上生長以形成該PMOS電晶體及NMOS電晶體之各別之閘極末端。例如，在於該晶圓410表面上生長該氧化物層403之後，可將該氧化物403之部份蝕刻掉，將該等閘極留在在該P型區域404及N型區域405之間之各別之通道上。在一些實施例中，一聚合矽層(為簡化而未顯示)可在每一該等閘極上形成以形成各別之閘極接觸。
如圖4E所示，一中間氧化物層406可在該晶圓410之表面上形成。該中間氧化物層406可用來密封該半導體晶圓410之頂表面，例如，保護其上放置之該等電路組件以免短路及/或形成不想要之與其它電路的連接。複數個接觸407在該中間氧化物層406中形成以在該晶圓之該等電路組件(例如：PMOS電晶體及NMOS電晶體)之間形成與外部電路之電連接。例如，該等接觸407各可藉由蝕刻該氧化物層406之各別部份及沉積金屬在該氧化物層406之經蝕刻部份內來形成(或藉由業界熟知之用於製 造對矽之接觸的任何其它方法)。在圖4E之實例中，各別之接觸407偶合至該N型井、該P型井、該P型區域、該N型區域、及該氧化物閘極中之每一者。在一些實施例中，重摻雜N型(N+)及P型(P+)區域可分別植入於該N型井及P型井中，以形成與一或多個該等接觸407之歐姆接觸。在一些實施例中，該中間氧化物層406可另外作用為該半導體晶圓410及待堆疊及接合至該晶圓410頂部上之另一半導體晶圓(為簡化而未示出)之間之介面。
如圖4F所示，可將一或多層半導體材料(例如：對應於該N+基板)自該晶圓410之底表面移除。例如，該等半導體材料層可藉由背磨該晶圓410之底表面移除至一所需深度或厚度。應注意，在移除任何半導體材料層之前，該晶圓410之底表面可包含整體為均勻的一半導體基板(例如：無暴露之電路)。在一些實施例中，該晶圓410之底表面經研磨至至少該電絕緣體401之深度(例如：使得該電絕緣體401暴露於該晶圓410之底表面上)。
本揭露之態樣指出與該半導體基板相較，該電絕緣體401之氧化物材料可能較難研磨。因此，在一些態樣中，該電絕緣體401之深度可用來控制該背磨之深度。例如，一旦該電絕緣體401變得暴露於該晶圓410之底表面上時，可停止該背磨程序。由於該背磨程序，該N+基板可在含有該PMOS電晶體之區域及含有該NMOS電晶體之區域之間分岔。因此，該N+基板不能在該PMOS電晶體(在該晶圓410之左側)及該NMOS電晶體(該晶圓410之右側)之間形成一通道。
應注意，儘管在圖4A-4F之實例中描述單一PMOS電晶體及NMOS電晶體，上述之程序可用來製造各種任何數目之NMOS及/或PMOS電晶體，包括各種其它積體電路組件(例如：如以下更加詳細地描述)。此外，圖4A-4F之程序使得一半導體晶圓之該等電路組件可使用溝槽隔離技術電隔離(例如：如關於圖3描述)。因此，與使用習知IC製造技術(例 如：其仰賴接面隔離)相較，較大數目及/或密度之電路組件可使用圖4A-4F之程序在單一半導體晶圓上形成。
圖5顯示根據某些實施例之一實例混合訊號IC裝置500之一截面圖。該混合訊號IC裝置500包括堆疊在第二晶圓520之頂部上且接合至其之第一晶圓510。該混合訊號IC裝置500可為圖1之該混合訊號IC 140之一實例實施例。因此，該第一晶圓510可為該數位晶圓120A之一實例實施例且該第二晶圓520可為該類比晶圓120B之一實例實施例。
該第一晶圓510(以下稱為「數位晶圓」)可包括該混合訊號IC裝置500之任何數位電路。在一些實施例中，該第一晶圓510可使用針對製造數位電路組件最佳化之一程序節點(諸如：28、40、或55nm LP或EF程序)製造。在圖5之實例中，該數位晶圓510顯示為包括一些PMOS電晶體(例如：藉由在各N型井中沉積之一對P型區域形成)及一些NMOS電晶體(例如：藉由在各P型井中沉積之一對N型區域形成)。然而，在實際實施中，除了或替代圖5所示之該等電路組件，該數位晶圓510可包括各種其它電路組件(為簡化而未示出)。
該第二晶圓520(以下稱為「類比晶圓」)可包括該混合訊號IC裝置500之任何類比電路。在一些實施例中，該第二晶圓520可使用針對製造類比電路組件最佳化之一程序節點(諸如一80μm HV程序)製造。在圖5之實例中，該類比晶圓520顯示為包括一PMOS電晶體(例如：藉由在該N型井中沉積之一對P型區域形成)及一NMOS電晶體(例如：藉由在該P型井中沉積之一對N型區域形成)。然而，在實際實施中，除了或替代圖5中所示之該等電路組件，該類比晶圓520可包括各種其它電路組件(為簡化而未示出)。在一些態樣中，該類比晶圓520可為圖4A-4F之該半導體晶圓410之一實例實施例。因此，佈置在該類比晶圓520上之該等電路組件可使用溝槽隔離技術電隔離(例如：如關於圖3描述)。
如圖5所示，該等晶圓510及520經堆疊且面對面地接合。 例如，該等晶圓510及520可使用已知晶圓接合技術接合。在該接合程序期間，該數位晶圓510之一或多個電路組件(例如：電晶體)可偶合至該類比晶圓520之一或多個電路組件(例如：電晶體)。例如，在該數位晶圓510及類比晶圓520之間之該接面或介面可包括一或多個接合墊、路由跡線、TSV、及/或各種其它用於將該數位晶圓510之電路偶合至該類比晶圓520之電路的互連。在圖5之實例中，接合該等晶圓510及520使得各晶圓之該等電路組件完全包含在該混合訊號IC裝置500之內側。例如，如圖5所示，該數位晶圓510之電晶體或該類比晶圓520之電晶體皆不暴露在該混合訊號IC裝置500之頂表面或底表面上。
在一些實施例中，將該類比晶圓520薄化至一所需深度或厚度(例如：藉由自該類比晶圓520之底表面移除一或多個基板層)。在一些態樣中，將該類比晶圓520之底表面背磨至沉積在該晶圓520中之至少該等電絕緣體之深度(例如：在電路組件間形成該溝槽隔離)。在其它實施例中，該數位晶圓510亦可薄化至一所需深度或厚度(例如：藉由移除一或多個基板層)。例如，可將該數位晶圓510背磨以達到該混合訊號IC裝置500之一所需總厚度。在一些態樣中，該混合訊號IC裝置500之所需總厚度可實質上類似於單一半導體晶圓之厚度。
該混合訊號IC裝置500提供優於習知(例如：單片)混合訊號裝置之數個優點。例如，藉由自多個半導體晶圓510及520形成該混合訊號IC裝置500，該等晶圓510及520各可使用不同程序節點製造。更特定而言，可使用針對數位電路組件(例如：28/40/55 LP/EF)最佳化之程序製造該數位晶圓510之電路組件，而可使用針對類比電路組件(例如：80 HV)最佳化之程序製造該類比電路520之電路組件。此可明顯地減少製造成本，同時確保該混合訊號IC裝置500之最佳性能。
除其它優點外，該混合訊號IC裝置500也藉由囊封該數位晶圓510之電路組件及該類比晶圓520之電路組件在該IC裝置500之該內 側(例如：未暴露)部份上以保護其內之電路。進一步地，薄化該類比晶圓520(及/或該數位晶圓510)可經由溝槽隔離電隔離在其上提供之電路組件。此可容許將較大數目或密度之電路組件封裝在該類比晶圓520(及/或數位晶圓510)上。
圖6顯示半導體晶圓600，其描述可使用本文所述之實施例形成之附加電路組件。該半導體晶圓600可為圖1之數位晶圓120A或類比晶圓120B之一實例實施例。因此，在一些實施例中，該半導體晶圓600可包括一混合訊號IC之數位電路組件(例如：對應於數位電路122)。在其它實施例中，該半導體晶圓600可包括一混合訊號IC之類比電路組件(例如：對應於類比電路124)。應注意圖6所示之該實例電路組件僅為說明性目的而描述。在實際實施中，該半導體晶圓600可包括比圖6中所述者較少或較多之電路組件(包括其它未在圖6之實例中所示之電路組件)。
在圖6之實例中，該半導體晶圓600顯示為包括一垂直二極體610、一通孔620，一水平二極體630、一靜電放電(ESD)二極體640、一垂直橫向雙擴散金屬氧化物半導體(LDMOS)650、及一肖特基二極體660。參照圖4A-4B之實例，可使用溝槽隔離程序以在該半導體晶圓600上製造該等電路組件610-660之每一者。更特定而言，該等電路組件610-660各可藉由一或多個電絕緣體(諸如圖4B之電絕緣體401)電隔離。該半導體晶圓600一開始可包含在重摻雜N型半導體(N+)基板(諸如圖4A中所示之該半導體晶圓410)之頂部上形成之一輕摻雜N型半導體區域(N)。中間氧化物層601及602(諸如圖4E之氧化物層406)可在該半導體晶圓600之頂表面及底表面兩者上形成(例如：在晶圓薄化後)以保護其中之電路。
該垂直二極體610可藉由植入一P型半導體區域形成於該半導體晶圓600之輕摻雜N型區域之至少一部份中。因此，在該垂直P-N接面處在該P型區域及該N型區域及/或該N+基板之間形成一二極體。一電接觸(諸如圖E之接觸407)可沉積在該第一中間氧化物層601中以提供該 二極體610之第一末端(例如：該P型區域)之一接觸點。在一些實施例中，重摻雜P型(P+)子區域可植入在該P型半導體區域中以在該二極體610之第一末端處形成與該電接觸之一歐姆接觸。另一電接觸可沉積在該第二中間氧化物層602中以提供該二極體610之第二末端(例如：該N型區域)之一接觸點。
該通孔620可藉由隔離在二或多個電絕緣體之間之該半導體晶圓600之一區段來形成。例如，該半導體晶圓600之隔離區段(例如：包括該N型區域及N+基板之一部份)可形成自該晶圓600之頂表面至該晶圓600之底表面之一導電路徑。因此，該通孔620可實行及/或作用為一TSV。一電接觸可沉積在該第一中間氧化物層601中以提供該通孔620之第一末端之一接觸點。在一些實施例中，可將一重摻雜N型(N+)子區域植入該N型區域中以在該通孔620之第一末端處形成與該電接觸之一歐姆接觸。另一電接觸可沉積在該第二中間氧化物層602中以提供該通孔620之第二末端之一接觸點。
該水平二極體630可藉由以下形成：將一P型半導體區域植入於該半導體晶圓600之該輕摻雜N型區域之至少一部份中，並使用一淺氧化物溝槽來將該P型區域與該N型區域之其餘部份隔離開。在圖6之實例中，將該淺氧化物溝槽形成至該P型區域之右側並延伸至較該P型區域之深度深之該N型區域內。因此在該P型區域及該N型區域及/或該N+基板之間之該垂直P-N接面處形成一二極體。一第一電接觸可沉積在該第一中間氧化物層601中以提供該二極體630之第一末端(例如：該P型區域)之一接觸點。在一些實施例中，可將重摻雜P型(P+)子區域植入該P型區域中以在該二極體630之第一末端處形成與該電接觸之一歐姆接觸。一第二電接觸可沉積在該第二中間氧化物層602中以提供該二極體630之第二末端(例如：該N型區域)之一接觸點。在一些實施例中，可將一重摻雜N型(N+)子區域植入於該N型區域中以在該二極體630之第二末端處形成與 該電接觸之一歐姆接觸。
該ESD二極體640可藉由串聯地偶合在該半導體晶圓600上形成之任何二極體對來形成。在圖6之實例中，藉由將該垂直二極體610與該水平二極體630串聯地偶合來形成該ESD二極體640。例如，可藉由將該垂直二極體610之該第二末端(例如：該N型區域)偶合至該水平二極體630之該第一末端(例如：該P型區域)來將該垂直二極體610偶合至該水平二極體630。注意該垂直二極體610之第二末端及該水平二極體630之第一末端係在該半導體晶圓600之相對表面上。因此，在某些實施例中，可使用一通孔(諸如通孔620)來便利該等二極體610及630之間的偶合。如圖6所示，該垂直二極體610之第二末端可偶合(例如：經由一導電跡線、電線、或其它電連接642)至該通孔620之第二末端，且該通孔620之第一末端可偶合(例如：經由一導電跡線、電線、或其它電連接644)至該水平二極體630之第一末端。注意在其它實施中，可藉由彼此串聯地偶合兩個垂直二極體或兩個水平二極體來形成一ESD二極體。
該垂直LDMOS 650可藉由在該半導體晶圓600之N型區域中植入一P型井及在該P型井內植入一重摻雜N型(N+)區域來形成。一對氧化物閘極可在植入其中之該N型區域之任一側上，在該P型井頂部上生長。在圖6之實例中，圍繞該P型井之該N型區域可作用為該垂直LDMOS 650之該汲極(例如：N+基板)之漂移區域。一電接觸可沉積在該第一中間氧化物層601中以提供該LDMOS 650之一第一末端(例如：在該P型井內之該N型區域)之一接觸點。另一電接觸可沉積在該第一中間氧化物層601中以提供該LDMOS 650之該等閘極之各別接觸點。另一電接觸可沉積在該第二中間氧化物層602以提供該LDMOS 650之第二末端(例如：該N+基板)之一接觸點。
該肖特基二極體660可藉由以下形成：蝕刻掉在二或多個電絕緣體間之該N+基板且跨該N型區域之底部沉積一層金屬(例如：其中移 除該N+基板)。因此在該N型半導體及該金屬層之間之該垂直接面處形成肖特基阻障。一電接觸可沉積在該第一中間氧化物層601中以提供該肖特基二極體660之第一末端(例如：該N型半導體)之一接觸點。在一些實施例中，可將重摻雜N型(N+)子區域植入在該N型區域中以在該肖特基二極體660之第一末端處形成與該電接觸之一歐姆接觸。另一電接觸可沉積在該第二中間氧化物層602中以提供該肖特基二極體660之第二末端(例如：該金屬層)之一接觸點。
圖7顯示另一半導體晶圓700，其描述可使用本文所述之實施例形成之附加電路組件。該半導體晶圓700可為圖1之數位晶圓120A或類比晶圓120B之一實例實施例。因此，在一些實施例中，該半導體晶圓700可包括一混合訊號IC之數位電路組件(例如：對應於數位電路122)。在其它實施例中，該半導體晶圓600可包括一混合訊號IC之類比電路組件(例如：對應於類比電路124)。應注意圖7所示之該實例電路組件僅為說明性目的而描述。在實際實施中，該半導體晶圓700可包括比圖7中所述者較少或較多之電路組件(包括其它未在圖7之實例中所示之電路組件)。
在圖7之實例中，顯示該半導體晶圓700以包括一垂直二極體710、一通孔720、及一雙極接面(PNP)電晶體730。參照圖4A-4B之實例，可使用一溝槽隔離程序來在該半導體晶圓700上製造該等電路組件710-730之每一者。更特定而言，該電路組件710-730中之每一者可藉由一或多個電絕緣體(諸如圖4B之該等電絕緣體401)電隔離。該半導體晶圓700一開始可包含在重摻雜P型半導體(P+)基板(諸如圖4A中顯示之該半導體晶圓410)之頂部上形成之一輕摻雜P型半導體區域。中間氧化物層701及702(諸如圖4E之氧化物層406)可在該晶圓700之頂表面及底表面兩者上形成(例如：在晶圓薄化後)以保護其中之電路。
該垂直二極體710可藉由將一N型半導體區域植入於該半導體晶圓700之輕摻雜P型區域之至少一部份中來形成。因此，在該N型 區域及該P型區域及/或該P+基板之間之該垂直P-N接面處形成一二極體。一電接觸(諸如圖E之接觸407)可沉積在該第一中間氧化物層701中以提供該二極體710之第一末端(例如：該N型區域)之一接觸點。在一些實施例中，一重摻雜N型(N+)子區域可植入在該N型半導體區域中以在該二極體710之第一末端處形成與該電接觸之一歐姆接觸。另一電接觸可沉積在該第二中間氧化物層702中以提供該二極體710之第二末端(例如：該P型區域)之一接觸點。
該通孔720可藉由隔離在二或多個電絕緣體之間之該半導體晶圓700之區段來形成。例如，該半導體晶圓700之該隔離區段(例如：包括該P型區域及P+基板之一部份)可形成自該晶圓700之頂表面至該晶圓700之底表面之一導電路徑。因此，該通孔720可實行及/或作用為一TSV。一電接觸可沉積在該第一中間氧化物層701中以提供該通孔720之第一末端之一接觸點。在一些實施例中，一重摻雜P型(P+)子區域可植入該P型區域中以在該通孔720之第一末端處形成與該電接觸之一歐姆接觸。另一電接觸可沉積在該第二中間氧化物層702中以提供該通孔720之第二末端之一接觸點。
該PNP電晶體730可藉由在該半導體晶圓700之P型區域中植入一N型井及在該N型井內植入一重摻雜P型(P+)區域來形成。一垂直雙極接面電晶體(BJT)因此在該晶圓700之頂表面及該晶圓700之底表面之間形成。一電接觸可沉積在該第一中間氧化物層701中以提供該PNP電晶體730之第一末端(例如：該P+區域)之一接觸點。另一電接觸可沉積在該第一中間氧化物層701中以提供該PNP電晶體730之該基底(例如：該N型井)之一接觸點。在一些實施例中，一重摻雜N型(N+)子區域可植入於該N型井中以在該PNP電晶體730之基底處與該電接觸形成一歐姆接觸。一第三電接觸可沉積在該第二中間氧化物層702中以提供該PNP電晶體730之一第二末端(例如：該P+基板)之一接觸點。
圖8為一說明性流程圖，其描述根據某些實施例製造一IC裝置之一實例操作800。在一些實施例中，該IC裝置可為包括數位電路及類比電路之一堆疊晶圓IC裝置(例如：一混合訊號IC裝置)。參照圖4A-4F之實例，根據所述各種階段400A-400F，該實例操作800可用來製造該半導體晶圓。
在一IC晶圓(810)之頂表面上製造第一電路。在一些實施例中，該IC晶圓之頂表面可包括數位電路，其使用一第一程序節點在該IC晶圓上形成。在某些其它實施例中，該第二IC晶圓之頂表面可包括類比電路，其使用一類比程序節點在該IC晶圓上形成。例如，該數位程序節點可為較該類比程序節點小或較低功率。
一或多個電絕緣體通過該IC晶圓(820)之深度沉積在該第一電路之間。例如，該等電絕緣體可藉由將各別之溝槽蝕刻至該IC晶圓內並以一氧化物材料(諸如二氧化矽)填充該等溝槽來形成。在圖4B之實例中，可將該等溝槽蝕刻至低於該N型半導體區域之一深度且蝕刻進該N+半導體基板之至少一部份內。然而，可不將該等溝槽蝕刻通過該IC晶圓之整個厚度(例如：溝槽可不穿透該晶圓之底表面)。因此，該一或多個電絕緣體可不暴露在該IC晶圓之底表面上。
然後自該IC晶圓之底表面移除半導體材料層直到該等一或多個電絕緣體變得暴露於該IC晶圓之底表面上(830)。例如，可使用已知背磨或化學機械抛光(CMP)技術自該IC晶圓之底表面移除材料或基板。該等電絕緣體一旦暴露，其可電隔離該IC晶圓之各種電路組件。因此，在一些實施例中，自該IC晶圓之底表面移除半導體材料可用來產生(或完成該製造)該IC裝置之一或多個電路組件(例如：如上關於圖4A-4F所述)。在某些其它實施例，自該IC晶圓之底表面移除半導體材料可用來將個別電路組件彼此隔離(例如：如上關於圖4F所述)。
熟習本技術者將了解資訊及訊號可使用各種不同技術及技 藝中任一者表示。例如，以上整體所描述之資料、指令、命令、資訊、訊號、位元、符號、及晶片可用電壓、電流、電磁波、磁場或粒子、光場或粒子、或其任何組合來表示。
進一步，熟習本技術者將了解連結本文揭示之態樣描述之各種說明性邏輯區塊、模組、電路及演算步驟可實施為電子硬體、電腦軟體、或兩者之組合。為清楚說明此硬體及軟體之互換性，以上通常就其功能而言描述各種說明性組件、區塊、模組、電路、及步驟。此種功能實施為硬體或軟體係取決於對整個系統施加之特定應用及設計限制而定。熟習技術者可以各種方式針對每一特定應用實施所述功能，但此種實施決定不應解釋為導致背離本揭露之範疇。
連結本文揭示之態樣之該等方法、順序或演算法可直接體現為硬體、以一處理器執行之軟體模組、或該等兩者之組合。一軟體模組可存在於RAM記憶體、快閃記憶體、ROM記憶體、EPROM記憶體、EEPROM記憶體、暫存體、硬碟、可移除磁碟、CD-ROM、或本文已知之任何其它形式之儲存媒體。一示例性儲存媒體偶合至該處理器，使得該處理器可自該儲存媒體讀取資訊及將資料寫入。或者，該儲存媒體可整合至該處理器中。
在前述說明書中，已參照其特定實例描述實施例。然而，顯然可在不背離隨附申請專利範圍中所提出之本揭露之較廣範疇下對其進行各種修改及變化。本說明書及圖式因而視為說明性而非限制性。

Claims (20)

  1. 製造一積體電路(IC)裝置之方法，其包含：在一第一IC晶圓之一頂表面上製造第一電路；在該第一電路間通過該第一IC晶圓之深度沉積一或多個電絕緣體，使得該一或多個電絕緣體未暴露在該第一IC晶圓之底表面上；及自該第一IC晶圓之底表面移除半導體基板層，直到該一或多個電絕緣體變得暴露在該第一IC晶圓之底表面上。
  2. 如申請專利範圍第1項之方法，其中該等半導體基板層係使用背磨或化學機械拋光(CMP)技術移除。
  3. 如申請專利範圍第1項之方法，其中一或多個電路組件由於移除該等半導體基板層而在該第一IC晶圓上形成。
  4. 如申請專利範圍第1項之方法，其中一或多個電路組件由於移除該等半導體基板層而在該第一IC晶圓上電隔離。
  5. 如申請專利範圍第1項之方法，其進一步包含：以一堆疊形態將該第一IC晶圓與一第二IC晶圓對準，使得該第一IC晶圓之頂表面面對該第二IC晶圓之一頂表面；及以該堆疊形態將該第一IC晶圓與該第二IC晶圓接合，使得佈置在該第一IC晶圓之頂表面上之第一電路與佈置在該第二IC晶圓之頂表面上之第二電路電偶合。
  6. 如申請專利範圍第5項之方法，其中由於該接合，該第一IC晶圓之底表面形成該IC裝置之一頂表面且該第二IC晶圓之底表面形成該IC裝 置之一底表面。
  7. 如申請專利範圍第5項之方法，其中該第一電路係使用第一程序節點在該第一IC晶圓上形成，且其中該第二電路係使用與該第一程序節點不同之第二程序節點在該第二IC晶圓上形成。
  8. 如申請專利範圍第7項之方法，其中該第一程序節點小於該第二程序節點。
  9. 如申請專利範圍第5項之方法，其中該第一電路對應於數位電路且該第二電路對應於類比電路。
  10. 如申請專利範圍第9項之方法，其中使用一低功耗(LP)或嵌入式快閃(EF)程序將該數位電路形成於該第一IC晶圓上，且其中使用一高壓(HV)程序將該類比電路形成於該第二IC晶圓上。
  11. 如申請專利範圍第2項之方法，其中該移除包含：移除該等半導體基板層直到呈該堆疊形態之該第一IC晶圓及該第二IC晶圓之組合厚度少於或等於一臨限厚度。
  12. 如申請專利範圍第11項之方法，其中在移除該等半導體基板層之前該臨限厚度對應於該第一IC晶圓之一厚度。
  13. 一積體電路(IC)裝置，其包含：一第一電路組件，其佈置於一IC晶圓之一第一區域中；一第二電路組件，其佈置於該IC晶圓之一第二區域中；及 一電絕緣體，其沉積於該第一區域及該第二區域之間，該電絕緣體自該IC晶圓之頂表面延伸至該IC晶圓之底表面，且將該第一電路組件與該第二電路組件電隔離。
  14. 如申請專利範圍第13項之IC裝置，其中該等第一或第二電路組件中之至少一者包含具有在該IC晶圓之頂表面上提供之第一末端及在該IC晶圓之底表面上提供之第二末端之一垂直二極體。
  15. 如申請專利範圍第13項之IC裝置，其中該等第一或第二電路組件中之至少一者包含具有在該IC晶圓之頂表面上提供之第一末端及在該IC晶圓之底表面上提供之第二末端之一通孔。
  16. 如申請專利範圍第13項之IC裝置，其中該等第一或第二電路組件中之至少一者包含具有在該IC晶圓之頂表面上提供之第一及第二末端之一水平二極體。
  17. 如申請專利範圍第13項之IC裝置，其中該等第一或第二電路組件中之至少一者包含具有在該IC晶圓之頂表面上提供之第一末端及在該IC晶圓之底表面上提供之第二末端之一垂直橫向雙擴散金屬氧化物半導體(LDMOS)。
  18. 如申請專利範圍第13項之IC裝置，其中該等第一或第二電路組件中之至少一者包含具有在該IC晶圓之頂表面上提供之第一末端及在該IC晶圓之底表面上提供之第二末端之肖特基(Schottky)二極體。
  19. 如申請專利範圍第13項之IC裝置，其中該等第一或第二電路組件中 之至少一者包含具有在該IC晶圓之頂表面上提供之第一末端及在該IC晶圓之底表面上提供之第二末端之一雙極接面電晶體。
  20. 如申請專利範圍第13項之IC裝置，其中該第一電路組件包含一第一二極體且該第二電路組件包含一第二二極體，其中該第一二極體與該第二二極體跨該IC晶圓之頂表面或底表面串聯偶合以形成一靜電放電(ESD)二極體。
TW108117694A 2018-06-01 2019-05-22 堆疊晶圓積體電路 TW202005047A (zh)

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