TW201921253A - 單級晶胞快取管理 - Google Patents

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奇修爾 估瑪 穆榭爾拉
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嘉明 黃
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Abstract

在某些實例中揭示特徵為可定製單級晶胞(SLC)及多級晶胞(MLC)組態之記憶體裝置。SLC記憶體晶胞充當提供SLC層級效能以及擁有MLC記憶體晶胞之一記憶體裝置之儲存容量之一高速快取。組態為MLC之晶胞之比例相對組態為SLC儲存器之晶胞之比例可係可組態的，且在某些實例中，該比例在使用期間可基於基於記憶體裝置度量之可組態規則而改變。在某些實例中，當裝置活動低於一活動臨限值時，記憶體裝置可跳過SLC快取並將資料直接放置至MLC儲存器中以減少電力消耗。

Description

單級晶胞快取管理
本申請案係關於記憶體裝置，且更特定而言係關於特徵為可定製單級晶胞(SLC)及多級晶胞(MLC)組態之記憶體裝置。
記憶體裝置通常經提供作為電腦或其他電子裝置中之內部半導體積體電路。存在包含揮發性及非揮發性記憶體之諸多不同類型之記憶體。
揮發性記憶體需要電力來維持其資料，且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)或同步動態隨機存取記憶體(SDRAM)以及其他記憶體。
非揮發性記憶體可在不供電時保留所儲存資料，且包含快閃記憶體、唯讀記憶體(ROM)、電可抹除可程式化ROM (EEPROM)、靜態RAM (SRAM)、可抹除可程式化ROM (EPROM)、電阻可變記憶體(諸如，相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)、磁阻式隨機存取記憶體(MRAM)或3D XPoint™記憶體)以及其他記憶體。
快閃記憶體用作用於各種各樣之電子應用之非揮發性記憶體。快閃記憶體裝置通常包含允許高記憶體密度、高可靠性及低電力消耗之一或多個單電晶體浮動閘極或電荷陷阱記憶體晶胞群組。
兩種常見類型之快閃記憶體陣列架構包含以配置每一架構之基本記憶體晶胞組態之邏輯形式命名之NAND及NOR架構。記憶體陣列之記憶體晶胞通常配置成一矩陣。在一實例中，陣列之一列中之每一浮動閘極記憶體晶胞之閘極耦合至一存取線(例如，一字線)。在一NOR架構中，陣列之一行中之每一記憶體晶胞之汲極耦合至一資料線(例如，一位元線)。在一NAND架構中，陣列之一串中之每一記憶體晶胞之汲極一起串聯(源極-汲極)耦合於一源極線與一位元線之間。
NOR及NAND架構半導體記憶體陣列兩者皆透過解碼器而存取，該等解碼器藉由選擇耦合至特定記憶體晶胞之閘極之字線而啟動該等特定記憶體晶胞。在一NOR架構半導體記憶體陣列中，一旦被啟動，選定記憶體晶胞便將其資料值置於位元線上，從而取決於一特定晶胞被程式化之狀態而致使不同電流流動。在一NAND架構半導體記憶體陣列中，將一高偏壓電壓施加至一汲極側選擇閘極(SGD)線。以一指定通過電壓(例如，Vpass)驅動耦合至每一群組之未選定記憶體晶胞之閘極之字線，以將每一群組之未選定記憶體晶胞操作為傳遞電晶體(例如，以不受其所儲存資料值限制之一方式傳遞電流)。然後，電流穿過每一串聯耦合之群組自源極線流動至位元線，此僅受每一群組之選定記憶體晶胞限制，從而將選定記憶體晶胞之當前經編碼資料值置於位元線上。
一NOR或NAND架構半導體記憶體陣列中之每一快閃記憶體晶胞可個別地或共同地程式化至一種或若干種經程式化狀態。舉例而言，一單級晶胞(SLC)可表示兩種經程式化狀態中之一者(例如，1或0)，從而表示一個資料位元。
然而，快閃記憶體晶胞亦可表示多於兩種經程式化狀態中之一者，從而允許在不增大記憶體晶胞之數目之情況下製造更高密度記憶體，此乃因每一晶胞可表示一個以上二進制數(例如，一個以上位元)。此等晶胞可稱為多狀態記憶體晶胞、多數位晶胞或多級晶胞(MLC)。在某些實例中，MLC可係指每晶胞可儲存兩個資料位元(例如，四種經程式化狀態中之一者)之一記憶體晶胞，一個三級晶胞(TLC)可係指每晶胞可儲存三個資料位元(例如，八種經程式化狀態中之一者)之一記憶體晶胞，且一個四級晶胞(QLC)每晶胞可儲存四個資料位元。本文中在其寬廣內容脈絡中使用MLC來指代每晶胞可儲存一個以上資料位元(亦即，可表示多於兩種經程式化狀態)之任何記憶體晶胞。
傳統記憶體陣列係配置於一半導體基板之一表面上之二維(2D)結構。為增大一既定面積之記憶體容量且為減小成本，已減小個別記憶體晶胞之大小。然而，關於個別記憶體晶胞之大小之減小且因此關於2D記憶體陣列之記憶體密度存在一技術限制。作為回應，正開發三維(3D)記憶體結構(諸如，3D NAND架構半導體記憶體裝置)以進一步增大記憶體密度及降低記憶體成本。
此等3D NAND裝置通常包含串聯(例如，汲極-源極)耦合於接近一源極之一或多個源極側選擇閘極(SGS)與接近一位元線之一或多個汲極側選擇閘極(SGD)之間的儲存晶胞串。在一實例中，SGS或SGD可包含一或多個場效電晶體(FET)或金屬氧化物半導體(MOS)結構裝置等。在某些實例中，該等串將垂直延伸穿過含有各別字線之多個垂直間隔開之階層。一半導體結構(例如，一多晶矽結構)可毗鄰一儲存晶胞串而延伸以形成用於該串之儲存晶胞之一通道。在一垂直串之實例中，多晶矽結構可呈一垂直延伸柱之形式。在某些實例中，該串可「摺疊」且因此相對於一U形柱而配置。在其他實例中，多個垂直結構可彼此上下堆疊以形成經堆疊儲存晶胞串陣列。
記憶體陣列或裝置可被組合在一起以形成一記憶體系統之一儲存卷，諸如一固態磁碟機(SSD)、一通用快閃儲存(UFS™)裝置、一多媒體卡(MMC)固態儲存裝置、一嵌入式MMC裝置(eMMC™)等。除其他之外，一SSD可用作一電腦之主儲存裝置，從而在(舉例而言)效能、大小、重量、耐用性、操作溫度範圍及電力消耗方面具有優於擁有移動部分之傳統硬碟機之優點。舉例而言，SSD可具有減少之搜尋時間、延時或與磁碟機(例如，機電式等)相關聯之其他延遲。SSD使用非揮發性記憶體晶胞(諸如，快閃記憶體晶胞)來避免內部電池供應要求，從而允許磁碟機具更多功能且更緊湊。
一SSD可包含包含若干晶粒或邏輯單元(例如，邏輯單元號或LUN)之若干記憶體裝置，且可包含執行操作記憶體裝置或與外部系統介接所需之邏輯功能之一或多個處理器或其他控制器。此等SSD可包含一或多個快閃記憶體晶粒，快閃記憶體晶粒上包含若干記憶體陣列及周邊電路系統。快閃記憶體陣列可包含組織成若干實體頁之若干記憶體晶胞區塊。在諸多實例中，SSD亦將包含DRAM或SRAM (或其他形式之記憶體晶粒或其他記憶體結構)。SSD可與記憶體操作相關聯地自一主機接收命令，該等記憶體操作諸如用以在記憶體裝置與主機之間傳送資料(例如，使用者資料及相關聯完整性資料，諸如錯誤資料及位址資料等)之讀取或寫入操作或者用以自記憶體裝置抹除資料之抹除操作。
在一項實施例中，一種記憶體裝置包括：一記憶體晶胞陣列，該陣列中之該等記憶體晶胞可組態為一多級晶胞(MLC)組態或一單級晶胞(SLC)組；一控制器，該控制器執行韌體指令，該等韌體指令致使該控制器執行以下操作，該等操作包括：經由一通信介面接收用於該記憶體裝置之一SLC快取之一行為規範，該行為規範描述一SLC快取分配；基於該行為規範將該陣列之記憶體晶胞組態為屬於一SLC快取集區或一MLC儲存集區；接收用以將資料寫入至該記憶體裝置之一寫入命令；將該資料寫入至該SLC快取集區；及在將該資料寫入至該SLC快取集區之後，將該資料傳送至該MLC儲存集區。
在另一實施例中，一種方法包括：在包括一記憶體晶胞陣列之一記憶體裝置處，該陣列中之該等記憶體晶胞可組態為一多級晶胞(MLC)組態或一單級晶胞(SLC)組態，使用一控制器執行以下操作，該等操作包括：經由一通信介面接收用於該記憶體裝置之一SLC快取之一行為規範，該行為規範描述一SLC快取分配；基於該行為規範將該陣列之記憶體晶胞組態為屬於一SLC快取集區或一MLC儲存集區；接收用以將資料寫入至該記憶體裝置之一寫入命令；將該資料寫入至該SLC快取集區；及在將該資料寫入至該SLC快取集區之後，將該資料傳送至該MLC儲存集區。
在又一實施例中，一種機器可讀媒體包括在由一機器執行時致使該機器執行以下操作之指令，該等操作包括：經由一通信介面接收用於一記憶體裝置之一SLC快取之一行為規範，該行為規範描述一SLC快取分配；基於該行為規範將一記憶體晶胞陣列之記憶體晶胞組態為屬於一SLC快取集區或一MLC儲存集區；接收用以將資料寫入至該記憶體裝置之一寫入命令；將該資料寫入至該SLC快取集區；及在將該資料寫入至該SLC快取集區之後，將該資料傳送至該MLC儲存集區。
在某些實例中揭示特徵為可定製單級晶胞(SLC)及多級晶胞(MLC)組態之記憶體裝置。SLC記憶體晶胞充當提供SLC層級效能以及擁有MLC記憶體晶胞之一記憶體裝置之儲存容量之一高速快取。組態為MLC之晶胞之比例相對組態為SLC儲存器之晶胞之比例可係可組態的，且在某些實例中，該比例在使用期間可基於基於記憶體裝置度量之可組態規則而改變。在某些實例中，當裝置活動低於一活動臨限值時，記憶體裝置可跳過SLC快取並將資料直接放置至MLC儲存器中以減少電力消耗。
取決於(除其他之外)電子裝置之類型、使用環境、效能期望等，電子裝置(諸如，行動電子裝置(例如，智慧電話、平板電腦等)、供在汽車應用中使用之電子裝置(例如，汽車感測器、控制單元、驅動器輔助系統、乘客安全或舒適系統等)以及連接網際網路之器具或裝置(例如，物聯網(IoT)裝置等))具有變化之儲存需求。
電子裝置可分解為數個主組件：一處理器(例如，一中央處理單元(CPU)或其他主處理器)；記憶體(例如，一或多個揮發性或非揮發性隨機存取記憶體(RAM)記憶體裝置，諸如動態RAM (DRAM)、行動或低功率雙倍資料速率同步DRAM (DDR SDRAM)等)；及一儲存裝置(例如，非揮發性記憶體(NVM)裝置，諸如快閃記憶體、唯讀記憶體(ROM)、一SSD、一MMC或其他記憶體卡結構或總成等)。在某些實例中，電子裝置可包含一使用者介面(例如，一顯示器、觸控螢幕、鍵盤、一或多個按鍵等)、一圖形處理單元(GPU)、一電力管理電路、一基頻處理器或一或多個收發器電路等。
圖1圖解說明一環境100之一實例，環境100包含經組態以經由一通信介面而通信的一主機裝置105及一記憶體裝置110。主機裝置105或記憶體裝置110可包含於多種產品150中，諸如物聯網(IoT)裝置(例如，一冰箱或其他器具、感測器、馬達或致動器、行動通信裝置、汽車、無人飛機等)，以支援產品150之處理、通信或控制。
記憶體裝置110包含一記憶體控制器115及一記憶體陣列120，該記憶體陣列包含(舉例而言)若干個別記憶體晶粒(例如，三維(3D) NAND 晶粒之一堆疊)。在3D架構半導體記憶體技術中，堆疊為垂直結構，從而增大階層數目、實體頁及相應地一記憶體裝置(例如，一儲存裝置)之密度。在一實例中，記憶體裝置110可係主機裝置105之一離散記憶體或儲存裝置組件。在其他實例中，記憶體裝置110可係與主機裝置105之一或多個其他組件堆疊或以其他方式包含在主機裝置105之一或多個其他組件內之一積體電路(例如，系統單晶片(SOC)等)之一部分。
在記憶體裝置110與主機裝置105之一或多個其他組件之間可使用一或多個通信介面來傳送資料，諸如一串列進階技術附接(SATA)介面、一高速周邊組件互連(PCIe)介面、一通用串列匯流排(USB)介面、一通用快閃儲存(UFS)介面、一eMMC™介面或者一或多個其他連接器或介面。主機裝置105可包含一主機系統、一電子裝置、一處理器、一記憶體讀卡器或記憶體裝置110外部之一或多個其他電子裝置。在某些實例中，主機裝置105可係具有關於圖7之機器700所論述之組件之某一部分或全部之一機器。
記憶體控制器115可自主機裝置105接收指令，且可與記憶體陣列通信，(諸如)以將資料傳送至記憶體陣列之記憶體晶胞、平面、子區塊、區塊或頁中之一或多者(例如，寫入或抹除)或自記憶體陣列之記憶體晶胞、平面、子區塊、區塊或頁中之一或多者傳送資料(例如，讀取)。除其他之外，記憶體控制器115可包含電路系統或韌體，包含一或多個組件或積體電路。舉例而言，記憶體控制器115可包含經組態以控制跨越記憶體陣列120之存取且提供主機裝置105與記憶體裝置110之間的一轉換層的一或多個記憶體控制單元、電路或組件。記憶體控制器115可包含一或多個輸入/輸出(I/O)電路、線或介面以將資料傳送至記憶體陣列120或自記憶體陣列120傳送資料。記憶體控制器115可包含一記憶體管理器125及一陣列控制器135。
除其他之外，記憶體管理器125可包含電路系統或韌體，諸如與各種記憶體管理功能相關聯之若干組件或積體電路。出於本說明之目的，在NAND記憶體之內容脈絡中將闡述實例性記憶體操作及管理功能。熟習此項技術者將認識到，其他形式之非揮發性記憶體可具有類似記憶體操作或管理功能。此等NAND管理功能包含平均抹寫(例如，廢棄項目收集或回收)、錯誤偵測或校正、區塊汰除或者一或多個其他記憶體管理功能。記憶體管理器125可將主機命令(例如，自一主機接收之命令)剖析或格式化為裝置命令(例如，與一記憶體陣列之操作相關聯之命令等)，或產生用於陣列控制器135或記憶體裝置110之一或多個其他組件之裝置命令(例如，以完成各種記憶體管理功能)。
記憶體管理器125可包含經組態以維持與記憶體裝置110之一或多個組件相關聯之各種資訊(例如，與耦合至記憶體控制器115之一記憶體陣列或一或多個記憶體晶胞相關聯之各種資訊)之一組管理表130。舉例而言，管理表130可包含關於耦合至記憶體控制器115之一或多個記憶體晶胞區塊之區塊年限、區塊抹除計數、錯誤歷史或者一或多個錯誤計數(例如，一寫入操作錯誤計數、一讀取位元錯誤計數、一讀取操作錯誤計數、一抹除錯誤計數等)之資訊。在某些實例中，若針對錯誤計數中之一或多者之所偵測錯誤之數目高於一臨限值，則位元錯誤可稱為一不可校正位元錯誤。除其他之外，管理表130可維持可校正或不可校正位元錯誤之一計數。
除其他之外，陣列控制器135可包含經組態以控制與將資料寫入至耦合至記憶體控制器115之記憶體裝置110之一或多個記憶體晶胞、自該一或多個記憶體晶胞讀取資料或抹除該一或多個記憶體晶胞相關聯之記憶體操作的電路系統或組件。舉例而言，該等記憶體操作可係基於自主機裝置105接收或由記憶體管理器125 (例如，與平均抹寫、錯誤偵測或校正等相關聯地)在內部產生之主機命令。
陣列控制器135可包含一錯誤校正碼(ECC)組件140，除其他之外，該ECC組件可包含經組態以偵測或校正與將資料寫入至耦合至記憶體控制器115之記憶體裝置110之一或多個記憶體晶胞或者自該一或多個記憶體晶胞讀取資料相關聯之錯誤的一ECC引擎或其他電路系統。記憶體控制器115可經組態以在維持主機裝置105與記憶體裝置110之間所傳送之資料之完整性或維持所儲存資料之完整性(例如，使用冗餘RAID儲存器等)之同時主動地偵測及復原與各種操作或資料儲存相關聯之錯誤發生(例如，位元錯誤、操作錯誤等)，且可移除(例如，汰除)故障之記憶體資源(例如，記憶體晶胞、記憶體陣列、頁、區塊等)以防止未來錯誤。
記憶體陣列120可包含配置成(舉例而言)若干裝置、平面、子區塊、區塊或頁之數個記憶體晶胞。作為一項實例，一48 GB TLC NAND記憶體裝置可包含每頁18,592個資料位元組(B) (16,384 + 2208個位元組)、每區塊1536頁、每平面548個區塊及每裝置4個或多於4個平面。作為另一實例，一32 GB MLC記憶體裝置(每晶胞儲存兩個資料位元(亦即，4種可程式化狀態))可包含每頁18,592個資料位元組(B) (16,384 + 2208個位元組)、每區塊1024頁、每平面548個區塊及每裝置4個平面，但具有一對應TLC記憶體裝置一半之所需寫入時間及兩倍之程式化/抹除(P/E)循環。其他實例可包含其他數目或配置。在某些實例中，一記憶體裝置或其一部分可選擇性地以SLC模式或以一所要MLC模式(諸如TLC、QLC等)操作。
在操作中，資料通常以頁形式寫入至NAND記憶體裝置110或自NAND記憶體裝置110讀取，並以區塊形式抹除。然而，可視需要對更大或更小記憶體晶胞群組執行一或多個記憶體操作(例如，讀取、寫入、抹除等)。一NAND記憶體裝置110之資料傳送大小通常稱為一頁，而一主機之資料傳送大小通常稱為一扇區。
儘管一資料頁可包含若干使用者資料位元組(例如，包含若干資料扇區之一資料有效負載)及其對應後設資料，但頁之大小通常僅係指用於儲存使用者資料之位元組之數目。作為一實例，具有4 KB之一頁大小之一資料頁可包含4 KB之使用者資料(例如，採用512 B之一扇區大小之8個扇區)以及對應於使用者資料之若干後設資料位元組(例如，32 B、54 B、224 B等)，諸如完整性資料(例如，錯誤偵測或校正碼資料)、位址資料(例如，邏輯位址資料等)或與使用者資料相關聯之其他後設資料。
不同類型之記憶體晶胞或記憶體陣列120可提供不同頁大小，或可需要與其相關聯之不同量之後設資料。舉例而言，不同記憶體裝置類型可具有不同位元錯誤率，此可導致需要不同量之後設資料來確保資料頁之完整性(例如，與具有一較低位元錯誤率之一記憶體裝置相比，具有一較高位元錯誤率之一記憶體裝置可需要更多之錯誤校正碼資料位元組)。作為一實例，一多級晶胞(MLC) NAND快閃裝置可具有比一對應單級晶胞(SLC) NAND快閃裝置高之一位元錯誤率。因此，MLC裝置可需要比對應SLC裝置更多之用於錯誤資料之後設資料位元組。
圖2圖解說明一3D NAND架構半導體記憶體陣列200之一實例性示意圖，該3D NAND架構半導體記憶體陣列包含組織成區塊(例如，區塊A 201A、區塊B 201B等)及子區塊(例如，子區塊A0 201A0 、子區塊An 201An 、子區塊B0 201B0 、子區塊Bn 201Bn 等)之若干記憶體晶胞串(例如，第一-第三A0 記憶體串205A0 -207A0 、第一-第三An 記憶體串205An -207An 、第一-第三B0 記憶體串205B0 -207B0 、第一-第三Bn 記憶體串205Bn -207Bn 等)。記憶體陣列200表示一區塊、裝置或一記憶體裝置之其他單元中通常可見之較大數目個類似結構之一部分。
每一記憶體晶胞串包含沿Z方向(源極-汲極)堆疊於一源極線(SRC) 235或一源極側選擇閘極(SGS) (例如，第一-第三A0 SGS 231A0 -233A0 、第一-第三An SGS 231An -233An 、第一-第三B0 SGS 231B0 -233B0 、第一-第三Bn SGS 231Bn -233Bn 等)與一汲極側選擇閘極(SGD) (例如，第一-第三A0 SGD 226A0 -228A0 、第一-第三An SGD 226An -228An 、第一-第三B0 SGD 226B0 -228B0 、第一-第三Bn SGD 226Bn -228Bn 等)之間的若干電荷儲存電晶體(例如，浮動閘極電晶體、電荷陷獲結構等)階層。3D記憶體陣列中之每一記憶體晶胞串可沿著X方向配置為資料線(例如，位元線(BL) BL0-BL2 220-222)且沿著Y方向配置為實體頁。
在一實體頁內，每一階層表示記憶體晶胞之一列，且每一記憶體晶胞串表示一行。一子區塊可包含一或多個實體頁。一區塊可包含若干子區塊(或實體頁) (例如，128個、256個、384個等)。儘管本文中圖解說明為具有兩個區塊，每一區塊具有兩個子區塊，每一子區塊具有一單個實體頁，每一實體頁具有三個記憶體晶胞串，且每一串具有記憶體晶胞之8個階層，但在其他實例中，記憶體陣列200可包含更多或更少區塊、子區塊、實體頁、記憶體晶胞串、記憶體晶胞或階層。舉例而言，每一記憶體晶胞串可視需要包含更多或更少階層(例如，16個、32個、64個、128個等)以及電荷儲存電晶體(例如，選擇閘極、資料線等)上方或下方之一或多個額外半導體材料階層。作為一實例，一48 GB TLC NAND記憶體裝置可包含每頁18,592個資料位元組(B) (16,384 + 2208個位元組)、每區塊1536頁、每平面548個區塊及每裝置4個或多於4個平面。
記憶體陣列200中之每一記憶體晶胞包含耦合至(例如，電連接至或以其他方式操作地連接至)一存取線(例如，字線(WL) WL00 -WL70 210A-217A、WL01 -WL71 210B-217B等)之一控制閘極(CG)，該存取線視需要跨越一特定階層或一階層之一部分共同地耦合控制閘極(CG)。3D記憶體陣列中之特定階層及相應地一串中之特定記憶體晶胞可使用各別存取線來存取或控制。選擇閘極之群組可使用各種選擇線來存取。舉例而言，第一-第三A0 SGD 226A0 -228A0 可使用一A0 SGD線SGDA0 225A0 來存取，第一-第三An SGD 226An -228An 可使用一An SGD線SGDAn 225An 來存取，第一-第三B0 SGD 226B0 -228B0 可使用一B0 SGD線SGDB0 225B0 來存取，且第一-第三Bn SGD 226Bn -228Bn 可使用一Bn SGD線SGDBn 225Bn 來存取。第一-第三A0 SGS 231A0 -233A0 及第一-第三An SGS 231An -233An 可使用一閘極選擇線SGS0 230A來存取，且第一-第三B0 SGS 231B0 -233B0 及第一-第三Bn SGS 231Bn -233Bn 可使用一閘極選擇線SGS1 230B來存取。
在一實例中，記憶體陣列200可包含經組態以耦合每一記憶體晶胞之控制閘極(CG)或陣列之一各別階層之選擇閘極(或者CG或選擇閘極之一部分)之若干半導體材料(例如，多晶矽等)層級。陣列中之特定記憶體晶胞串可使用位元線(BL)與選擇閘極之一組合等來存取、選擇或控制，且特定串中之一或多個階層處之特定記憶體晶胞可使用一或多個存取線(例如，字線)來存取、選擇或控制。
圖3圖解說明一NAND架構半導體記憶體陣列300之一部分之一實例性示意圖，該NAND架構半導體記憶體陣列包含配置成串(例如，第一-第三串305-307)與階層(例如，圖解說明為各別字線(WL) WL0-WL7 310-317、一汲極側選擇閘極(SGD)線325、一源極側選擇閘極(SGS)線330等)之一個二維陣列之複數個記憶體晶胞302以及感測放大器或裝置360。舉例而言，記憶體陣列300可圖解說明諸如圖2中所圖解說明之一3D NAND架構半導體記憶體裝置之記憶體晶胞之一個實體頁之一部分之一實例性示意圖。
每一記憶體晶胞串使用一各別源極側選擇閘極(SGS) (例如，第一-第三SGS 331-333)耦合至一源極線(SRC)335且使用一各別汲極側選擇閘極(SGD) (例如，第一-第三SGD 326-328)耦合至一各別資料線(例如，第一-第三位元線(BL) BL0-BL2 320-322)。儘管在圖3之實例中圖解說明為具有8個階層(例如，使用字線(WL) WL0-WL7 310-317)及三個資料線(BL0-BL2 326-328)，但其他實例可視需要包含具有更多或更少階層或資料線之記憶體晶胞串。
在一NAND架構半導體記憶體陣列(諸如實例性記憶體陣列300)中，一選定記憶體晶胞302之狀態可藉由感測與含有選定記憶體晶胞之一特定資料線相關聯之一電流或電壓變化而存取。記憶體陣列300可使用一或多個驅動器來存取(例如，藉由一控制電路、一或多個處理器、數位邏輯等)。在一實例中，取決於期望對一特定記憶體晶胞或記憶體晶胞組執行之操作之類型，一或多個驅動器可藉由將一特定電位驅動至一或多個資料線(例如，位元線BL0-BL2)、存取線(例如，字線WL0-WL7)或選擇閘極而啟動該特定記憶體晶胞或記憶體晶胞組。
為將資料程式化或寫入至一記憶體晶胞，可將一程式化電壓(Vpgm) (例如，一或多個程式化脈衝等)施加至選定字線(例如，WL4)及因此施加至耦合至選定字線之每一記憶體晶胞之一控制閘極(例如，耦合至WL4之記憶體晶胞之第一-第三控制閘極(CG) 341-343)。程式化脈衝可(舉例而言)以15 V或接近15 V而開始，且在某些實例中，可在每一程式化脈衝施加期間增大量值。在將程式化電壓施加至選定字線時，可將諸如一接地電位(例如，Vss)之一電位施加至目標為程式化之記憶體晶胞之資料線(例如，位元線)及基板(及因此源極與汲極之間的通道)，從而產生自通道至目標記憶體晶胞之浮動閘極之一電荷轉移(例如，直接注入或富爾諾罕(FN)隧道式技術等)。
相比而言，可將一通過電壓(Vpass)施加至具有目標並非程式化之記憶體晶胞之一或多個字線，或可將一抑制電壓(例如，Vcc)施加至具有目標並非程式化之記憶體晶胞之資料線(例如，位元線)，(舉例而言)以抑制電荷被自通道轉移至此等非目標記憶體晶胞之浮動閘極。通過電壓可係取決於(舉例而言)所施加通過電壓與目標為程式化之一字線之接近度而可變的。抑制電壓可包含相對於一接地電位(例如，Vss)之一供應電壓(Vcc)，諸如來自一外部源或供應器(例如，一電池、一AC轉DC轉換器等)之一電壓。
作為一實例，若將一程式化電壓(例如，15 V或15 V以上)施加至一特定字線(諸如WL4)，則可將10 V之一通過電壓施加至一或多個其他字線(諸如WL3、WL5等)，以抑制非目標記憶體晶胞之程式化，或保留目標並非程式化之此等記憶體晶胞上所儲存之值。當一所施加程式化電壓與非目標記憶體晶胞之間的距離增大時，避免程式化非目標記憶體晶胞所需之通過電壓可減小。舉例而言，在將15 V之一程式化電壓施加至WL4之情況下，可將10 V之一通過電壓施加至WL3及WL5，可將8 V之一通過電壓施加至WL2及WL6，可將7 V之一通過電壓施加至WL1及WL7等。在其他實例中，通過電壓或字線數目等可更高或更低或者更多或更少。
耦合至資料線(例如，第一、第二或第三位元線(BL0-BL2) 320-322)中之一或多者之感測放大器360可藉由感測一特定資料線上之一電壓或電流而偵測各別資料線中之每一記憶體晶胞之狀態。
在一或多個程式化脈衝(例如，Vpgm)之施加之間，可執行一驗證操作以判定一選定記憶體晶胞是否已達到其所意欲經程式化狀態。若選定記憶體晶胞已達到其所意欲經程式化狀態，則可抑制其被進一步程式化。若選定記憶體晶胞尚未達到其所意欲經程式化狀態，則可施加額外程式化脈衝。若選定記憶體晶胞在特定數目個程式化脈衝(例如，一最大數目)之後尚未達到其所意欲經程式化狀態，則選定記憶體晶胞或與此選定記憶體晶胞相關聯之一串、區塊或頁可標記為有缺陷的。
為抹除一記憶體晶胞或一記憶體晶胞群組(例如，通常以區塊或子區塊形式執行抹除)，可將一抹除電壓(Vers) (例如，通常Vpgm)施加至目標為抹除(例如，使用一或多個位元線、選擇閘極等)之記憶體晶胞之基板(及因此源極與汲極之間的通道)，同時使目標記憶體晶胞之字線保持處於諸如一接地電位(例如，Vss)之一電位，從而產生自目標記憶體晶胞之浮動閘極至通道之一電荷轉移(例如，直接注入或富爾諾罕(FN)隧道式技術等)。
圖4圖解說明一記憶體裝置400之一實例性方塊圖，該記憶體裝置包含具有複數個記憶體晶胞404之一記憶體陣列402以及用以提供與記憶體陣列402之通信或對記憶體陣列402執行一或多個記憶體操作之一或多個電路或組件。記憶體裝置400可包含一列解碼器412、一行解碼器414、感測放大器420、一頁緩衝器422、一選擇器424、一輸入/輸出(I/O)電路426及一記憶體控制單元430。
記憶體陣列402之記憶體晶胞404可配置成區塊，諸如第一區塊402A及第二區塊402B。每一區塊可包含多個子區塊。舉例而言，第一區塊402A可包含第一子區塊402A0 及第二子區塊402An ，且第二區塊402B可包含第一子區塊402B0 及第二子區塊402Bn 。每一子區塊可包含若干實體頁，每一頁包含若干記憶體晶胞404。儘管本文中圖解說明為具有兩個區塊，每一區塊具有兩個子區塊，且每一子區塊具有若干記憶體晶胞404，但在其他實例中，記憶體陣列402可包含更多或更少區塊、子區塊、記憶體晶胞等。在其他實例中，記憶體晶胞404可配置成若干列、行、頁、子區塊、區塊等，且使用(舉例而言)存取線406、第一資料線410或者一或多個選擇閘極、源極線等而存取。
記憶體控制單元430可根據控制線432上所接收之一或多個信號或指令(舉例而言，包含指示一所要操作(例如，寫入、讀取、抹除等)之一或多個時脈信號或控制信號)或一或多個位址線416上所接收之位址信號(A0-AX)而控制記憶體裝置400之記憶體操作。記憶體裝置400外部之一或多個裝置可控制控制線432上之控制信號或位址線416上之位址信號之值。記憶體裝置400外部之裝置之實例可包含但不限於一主機、一記憶體控制器、一處理器或者圖4中未圖解說明之一或多個電路或組件。
記憶體裝置400可使用存取線406及第一資料線410來將資料傳送(例如，寫入或抹除)至記憶體晶胞404中之一或多者或自記憶體晶胞404中之一或多者傳送(例如，讀取)資料。列解碼器412及行解碼器414可接收並解碼來自位址線416之位址信號(A0-AX)、可判定將存取記憶體晶胞404中之哪些記憶體晶胞，且可將信號提供至存取線406中之一或多者(例如，複數個字線(WL0-WLm)中之一或多者)或者第一資料線410中之一或多者(例如，複數個位元線(BL0-BLn)中之一或多者)，諸如上文所闡述。
記憶體裝置400可包含感測電路系統(諸如，感測放大器420)，該感測電路系統經組態以使用第一資料線410來判定記憶體晶胞404上(例如，讀取)之資料值，或判定將寫入至記憶體晶胞404之資料值。舉例而言，在一選定記憶體晶胞404串中，感測放大器420中之一或多者可回應於在記憶體陣列402中穿過選定串流動至資料線410之一讀取電流而讀取選定記憶體晶胞404中之一邏輯層級。
記憶體裝置400外部之一或多個裝置可使用I/O線(DQ0-DQN) 408、位址線416 (A0-AX)或控制線432與記憶體裝置400通信。輸入/輸出(I/O)電路426可根據(舉例而言)控制線432及位址線416使用I/O線408將資料值傳入或傳出記憶體裝置400，諸如傳入或傳出頁緩衝器422或記憶體陣列402。頁緩衝器422可在自記憶體裝置400外部之一或多個裝置接收之資料被程式化至記憶體陣列402之相關部分中之前儲存該資料，或可在自記憶體陣列402讀取之資料被傳輸至記憶體裝置400外部之一或多個裝置之前儲存該資料。
行解碼器414可接收位址信號(A0-AX)並將位址信號(A0-AX)解碼為一或多個行選擇信號(CSEL1-CSELn)。選擇器424 (例如，一選擇電路)可接收行選擇信號(CSEL1-CSELn)，並選擇頁緩衝器422中表示將自記憶體晶胞404讀取或將被程式化至記憶體晶胞404中之資料值之資料。選定資料可使用第二資料線418在頁緩衝器422與I/O電路426之間傳送。
記憶體控制單元430可接收來自一外部源或供應器(例如，一內部或外部電池、一AC轉DC轉換器等)之正供應信號及負供應信號，諸如一供應電壓(Vcc) 434及一負供應電壓(Vss) 436 (例如，一接地電位)。在某些實例中，記憶體控制單元430可包含一調節器428以在內部提供正供應信號或負供應信號。
如先前所闡述，一記憶體裝置之每一記憶體晶胞可配置為儲存一單個資料位元(SLC)或多個資料位元(MLC –其包含三個資料晶胞或TLC)。如本文中所使用，MLC用於指代MLC或TLC晶胞。SLC晶胞比MLC晶胞更快且更穩健，而MLC晶胞儲存更多資料(例如，對比1個位元，2個或3個位元)。記憶體裝置之晶胞作為SLC或MLC晶胞之組態在製造時可係固定的，或在某些實例中，記憶體裝置之韌體可具有在使用期間在SLC晶胞與MLC晶胞之間重新組態晶胞之能力。
雖然SLC提供最佳效能，但僅使用SLC記憶體晶胞製造在容量上適合用作一儲存裝置之記憶體裝置並非係具成本效益的。已開發之一折衷解決方案係將某些晶胞組態為SLC且將其餘晶胞組態為MLC。資料首先被寫入至SLC，然後稍後在記憶體裝置不忙時傳送至MLC。以此方式使用SLC晶胞可稱為一SLC快取。此SLC快取機構提供SLC記憶體晶胞之速度與MLC記憶體晶胞之儲存容量之間的一平衡。
在某些實例性記憶體裝置中，SLC快取之大小在裝置製造時係固定的(固定大小SLC快取)。在其他實例中，由於記憶體晶胞可係可由韌體在SLC與MLC之間重新組態，因此快取大小在使用期間可變化(動態大小SLC快取)。在特徵為動態大小SLC快取之記憶體裝置中，快取大小通常基於記憶體裝置充滿之程度而變化。當裝置裝滿時，組態為SLC快取之記憶體晶胞移轉至MLC以增大資料儲存容量。組態為SLC之記憶體晶胞移轉至MLC所依據之參數在設計時係固定的。
某些實例中揭示具有可定製SLC快取組態及行為之記憶體裝置。一SLC快取行為規範可載入至記憶體裝置，該SLC快取行為規範可指定以下各項中之一者、多者或全部：快取之大小規則(包含用於增大或減小快取之規則)、快取之使用規則、指定快取之位置之規則，以及諸如此類。SLC快取行為規範可在製造時經由一主機介面即時載入至裝置上，或諸如此類。SLC快取行為規範可包含一單個組態規則或多個規則。
在其中SLC快取之大小固定(固定SLC快取裝置)之記憶體裝置中，韌體可基於SLC快取行為規範中之資訊而設定快取之一大小、位置及/或使用規則。舉例而言，在記憶體裝置上之一韌體物件之一第一次執行時，韌體物件可讀取SLC快取行為規範且根據該行為規範而組態記憶體晶胞。後續韌體操作亦可利用SLC快取行為規範中所指定之任何使用規則(若存在)。
在其中SLC快取可改變(動態SLC快取)之記憶體裝置中，韌體可利用SLC快取行為規範中所指定的SLC快取之一初始大小及位置。在記憶體裝置之操作期間，韌體可利用大小規則來判定何時重新組態快取之大小。SLC快取行為規範亦可指定在重新組態期間關於快取之位置之規則。
SLC快取行為規範可係靜態的–亦即，其可載入至記憶體裝置一次並存留於整個記憶體裝置之壽命期間，或者其可被替換或更新。舉例而言，裝置使用特性可改變，且因此主機可經由一通信介面(例如，一UFS介面)而替換SLC快取行為規範。舉例而言，一智慧電話可接收指定一新SLC快取行為規範之一空中下載(OTA)更新，該新SLC快取行為規範修改記憶體裝置之效能特性。此更新可係回應於其中安裝記憶體裝置之裝置(例如，一智慧電話)之使用行為之一改變。
在某些實例中，SLC快取行為規範可包含大小規則(其可包含SLC快取之一大小)及用於重新組態快取(針對一動態SLC快取)之一或多個規則。舉例而言，基於邏輯飽和度-亦即，一或多個邏輯區塊定址(LBA)使用臨限值及對應SLC快取大小之一清單。記憶體裝置之韌體可監視記憶體裝置之LBA使用，且在記憶體裝置超過臨限值時，韌體可將記憶體晶胞自SLC重新組態為MLC或自MLC重新組態為SLC，從而改變SLC快取之大小。通常，大小規則可包含一演算法、規則、表或用於根據記憶體裝置之一效能度量而判定SLC快取之一大小之其他方法。在其他實例中，代替基於邏輯飽和度之規則或除基於邏輯飽和度之規則以外，規則可係基於需求。舉例而言，SLC快取大小可係基於一主機請求佇列深度、命令類型、命令之一數目及諸如此類。舉例而言，某些命令可有利地寫入至SLC快取。若在一既定時間訊框內接收到超過臨限數目個彼等命令，則可增大SLC快取。
在某些實例中，一行為規範可包含使用規則。舉例而言，一活動臨限值。由於SLC快取需要更多電力來寫入，因此當記憶體裝置之活動小於臨限值時，記憶體裝置可跳過SLC快取並直接將資料放置至MLC儲存器中，從而既節省電力又不犧牲效能。對於智慧電話、平板電腦及其他行動裝置，此可產生一電力節省。舉例而言，寫入至MLC儲存器不僅耗費較少電力，而且藉由僅寫入一次資料而節省電力。亦即，當將資料寫入至SLC快取時，資料然後稍後被移動至MLC儲存器，從而產生兩次寫入。
在記憶體裝置之製造期間，將一韌體物件載入至記憶體裝置上。韌體物件係在記憶體裝置中之一微處理器上執行之軟體碼。韌體物件可控制記憶體裝置之哪些晶胞係SLC及哪些晶胞係MLC、SLC快取之使用、快取之位置及記憶體裝置之其他操作。如所述，韌體可利用SLC快取行為規範來控制SLC快取。SLC快取行為規範可儲存於記憶體裝置之一記憶體位置中、與韌體一起儲存、以硬寫碼方式儲存為韌體之部分(例如，作為一系列指令、資料結構、常數或諸如此類儲存於韌體物件內)或諸如此類。
在某些實例中，SLC快取大小可被劃分成兩個部分：一第一部分及一第二部分。通常更新之資料(例如，在一預定時間週期中更新達一預定次數之資料)可儲存於第一部分中，而第二部分可充當寫入至裝置之其他資料之目的地。在其中SLC快取中之項目移動至MLC之廢棄項目收集期間，第一部分中之資料可保留在SLC中，而第二部分中之資料可移動至MLC。第一部分愈大，主機將寫入SLC中之資料之機會愈大且SLC快取之效能提升愈大。
圖5圖解說明根據本發明之某些實例之一記憶體控制器515。記憶體控制器515可係圖1之記憶體控制器115之一項實例性實施方案。記憶體管理器525可係記憶體管理器125之一實例，表530可為表130之一實例、控制器535可係控制器135之一實例，且ECC 540可係ECC 140之一實例。在某些實例中，記憶體管理器525可包含一SLC快取管理器532。SLC快取管理器532可載入SLC快取行為規範(諸如SLC快取行為規範534)並利用該規範來組態SLC快取。SLC快取管理器可讀取SLC快取行為規範以便將記憶體晶胞初始為SLC或MLC。SLC快取管理器532亦可監視記憶體裝置之效能特性以判定SLC快取行為規範534中之參數是否指示重新組態SLC快取。舉例而言，SLC快取行為規範534可具有允許基於記憶體裝置之一效能或其他度量而計算一所要SLC快取大小之公式、臨限值或表。作為一實例，SLC快取行為規範可包括複數個LBA飽和度位準(例如，所使用LBA區塊之數目或比例)及針對每一位準之一對應SLC快取大小。SLC快取管理器532可監視一當前LBA利用率，並視需要基於當前LBA利用率而重新組態SLC快取。雖然本發明在本文中使用LBA利用率作為判定SLC快取大小之度量，但可利用其他度量。舉例而言，更一般而言，系統可監視記憶體裝置之一效能度量，且回應於效能度量滿足、超過或小於一目標，可增大或減小SLC快取。
SLC快取行為規範534可硬寫碼至記憶體裝置中、可處於記憶體管理器525 (或控制器535)之一工作記憶體中、可位於記憶體裝置之儲存器中、可經由一介面(例如，一UFS介面)自一主機裝置發送，及諸如此類。舉例而言，SLC快取行為規範可在一電子裝置之記憶體裝置製造時載入至記憶體裝置上，該記憶體裝置為該電子裝置之一部分。
寫入控制器537亦可利用SLC快取行為規範534。舉例而言，除組態規則之外，SLC快取行為規範534亦可包含指定何時利用快取之使用規則。舉例而言，當寫入至記憶體裝置之記憶體晶胞時，使用規則可指定一或多個記憶體裝置度量(諸如一寫入活動率)及一臨限值。舉例而言，SLC快取行為規範534可指定在一特定寫入活動臨限值下，記憶體裝置應寫入至MLC儲存器而非利用SLC快取。在接收到一寫入請求後，寫入控制器537可旋即查看SLC快取行為規範534，且可判定一或多個度量(例如，寫入活動)，且然後比較一或多個度量與SLC快取行為規範534中所指定之一或多個規則及臨限值。
圖6A圖解說明根據本發明之某些實例之基於一行為規範而控制一SLC快取之一方法600之一流程圖。在操作610處，記憶體裝置可判定SLC快取行為規範。舉例而言，SLC快取行為規範可儲存於記憶體裝置中、儲存於控制器之一記憶體中，及諸如此類。行為規範可先前已經由一通信介面自一主機裝置而接收，該通信介面例如在工廠程式化之一UFS介面、韌體物件之部分或諸如此類。
在操作615處，記憶體裝置可利用行為規範來組態SLC快取。舉例而言，SLC快取行為規範可指定一快取大小。對於靜態大小SLC快取，韌體可分配記憶體裝置之足夠多記憶體晶胞作為SLC晶胞，使得經分配作為SLC快取之記憶體晶胞之一儲存大小等於SLC快取行為規範中所指定之大小。對於動態大小SLC快取，SLC快取行為規範可指定一初始大小。韌體可分配記憶體裝置之足夠多記憶體晶胞作為SLC晶胞，使得經分配作為SLC快取之記憶體晶胞之一儲存大小等於SLC快取行為規範中所指定之初始SLC快取大小。
如所述，SLC快取行為特性可包含包含致使快取之一重新組態之條件之快取大小條件。此等條件可經指定作為具有記憶體裝置之一或多個度量作為輸入及一所要SLC快取大小作為輸出的一演算法。然後，韌體可嘗試將記憶體裝置重新組態為所要SLC快取大小。在其他實例中，條件可係度量臨限值、一比較器或一目標大小。當度量高於、低於或等於臨限值(取決於比較器)時，韌體將記憶體裝置重新組態為目標大小。
亦如所述，SLC快取行為規範可包含快取使用條件。此等條件指定韌體利用SLC快取來儲存新寫入之資料之情況。舉例而言，一裝置利用率、一寫入活動臨限值及諸如此類。舉例而言，若一寫入活動低於一臨限值，則資料可即刻寫入至MLC記憶體晶胞而非首先快取於SLC晶胞中。如先前所闡述，此可節省電力。
圖6B圖解說明根據本發明之某些實例之處置一寫入請求之一方法650之一流程圖。在操作660處，記憶體裝置(例如，控制器)可接收用以寫入資料之一寫入命令(例如，經由一通信介面自一主機)。在操作665處，做出係將資料寫入至SLC快取還是MLC記憶體晶胞之一判定。舉例而言，SLC快取行為規範可指定用於判定係將資料寫入至SLC還是MLC記憶體之一記憶體裝置度量。作為一實例，一寫入活動度量可量測記憶體裝置在一預定時間週期內接收到多少次寫入請求(寫入活動)。若裝置度量指示不使用SLC快取，例如，寫入活動小於一預定臨限值(由行為規範指定)，則在操作680處，記憶體裝置可直接將資料寫入至MLC。若裝置度量指示將使用SLC快取，則在操作670處，可首先將資料寫入至SLC。稍後，例如，在裝置不忙時，在操作675處，可將資料自SLC移轉至MLC。
圖7圖解說明其上可執行本文中所論述之技術(例如，方法)中之任何一或多者之一實例性機器700之一方塊圖。在替代實施例中，機器700可操作為一獨立裝置或可連接(例如，網路連接)至其他機器。在一網路連接型部署中，機器700可以一伺服器機器身份操作、以一用戶端機器身份操作，或在伺服器-用戶端網路環境中操作。在一實例中，機器700可在同級間(P2P) (或其他分佈式)網路環境中充當一同級機器。機器700可係一個人電腦(PC)、一平板PC、一機上盒(STB)、一個人數位助理(PDA)、一行動電話、一web器具、一IoT裝置、汽車系統，或能夠執行指定將由彼機器採取之動作之指令(循序或以其他方式)之任何機器。此外，儘管圖解說明僅一單個機器，但還應將術語「機器」視為包含個別地或聯合地執行一組(或多組)指令以執行本文中所論述之方法中之任何一或多者之任何機器集合，諸如雲端計算、軟體即服務(SaaS)、其他電腦叢集組態。
如本文中所闡述之實例可包含邏輯、組件、裝置、封裝或機構或者可藉由邏輯、組件、裝置、封裝或機構而操作。電路系統係包含硬體(例如，簡單電路、閘極、邏輯等)之有形實體中所實施之一電路集合(例如，集)。電路系統成員資格可隨時間及下伏硬體可變性而靈活變化。電路系統包含在操作時可單獨地或以組合方式執行特定任務之成員。在一實例中，電路系統之硬體可經不變地設計以實施一特定操作(例如，經硬連線)。在一實例中，電路系統之硬體可包含變化地連接之實體組件(例如，執行單元、電晶體、簡單電路等)，包含經實體修改(例如，以磁性方式、以電方式、不變有質量的粒子之可移動放置等)以編碼特定操作之指令之一電腦可讀媒體。在連接實體組件中，一硬體組成之下伏電性質(舉例而言)自一絕緣體改變為一導體，或反之亦然。指令使得參與硬體(例如，執行單元或一載入機構)能夠經由可變連接以硬體方式形成電路系統之成員以在操作時實施特定任務之部分。相應地，電腦可讀媒體在裝置正操作時通信地耦合至電路系統之其他組件。在一實例中，一個以上電路系統之一個以上成員中可使用實體組件中之任一者。舉例而言，在操作下，執行單元可在一個時間點處用於一第一電路系統之一第一電路中，且在一不同時間由第一電路系統中之一第二電路或由一第二電路系統中之一第三電路再使用。
機器(例如，電腦系統) 700 (例如，主機裝置105、記憶體裝置110等)可包含一硬體處理器702 (例如，一中央處理單元(CPU)、一圖形處理單元(GPU)、一硬體處理器核心或其任何組合，諸如記憶體控制器115等)、一主記憶體704及一靜態記憶體706，其中之某些或全部可經由一交互鏈路(例如，匯流排) 708而彼此通信。機器700可進一步包含一顯示單元710、一文數輸入裝置712 (例如，一鍵盤)及一使用者介面(UI)導覽裝置714 (例如，一滑鼠)。在一實例中，顯示單元710、輸入裝置712及UI導覽裝置714可係一觸控螢幕顯示器。機器700可另外包含一儲存裝置(例如，驅動單元) 721、一信號產生裝置718 (例如，一揚聲器)、一網路介面裝置720及一或多個感測器716，諸如一全球定位系統(GPS)感測器、指南針、加速度計或其他感測器。機器700可包含一輸出控制器728，諸如一串列(例如，通用串列匯流排(USB))、並列或者其他有線或無線(例如，紅外線(IR)、近場通信(NFC)等)連接以與一或多個周邊裝置(例如，一印表機、讀卡器等)通信或控制一或多個周邊裝置(例如，一印表機、讀卡器等)。
機器可讀媒體722可包含一儲存裝置721，該機器可讀媒體上儲存有體現本文中所闡述之技術或功能中之任何一或多者或由本文中所闡述之技術或功能中之任何一或多者利用之一或多組資料結構或指令724 (例如，軟體)。指令724在其由機器700執行期間亦可完全地或至少部分地駐存於主記憶體704內、靜態記憶體706內或硬體處理器702內。在一實例中，硬體處理器702、主記憶體704、靜態記憶體706或儲存裝置721中之一者或任何組合可構成機器可讀媒體722。
雖然機器可讀媒體722圖解說明為一單個媒體，但術語「機器可讀媒體」可包含經組態以儲存一或多個指令724之一單個媒體或多個媒體(例如，一集中式或分佈式資料庫，或相關聯快取及伺服器)。
術語「機器可讀媒體」可包含能夠儲存、編碼或攜載供由機器700執行且致使機器700執行本發明之技術中之任何一或多者之指令或者能夠儲存、編碼或攜載由此等指令所使用或與此等指令相關聯之資料結構的任何媒體。非限制性機器可讀媒體實例可包含固態記憶體以及光學及磁性媒體。在一實例中，一有質量的機器可讀媒體包括擁有具有不變(例如，靜止)質量之複數個粒子之一機器可讀媒體。據此，有質量的機器可讀媒體並非暫時傳播信號。有質量的機器可讀媒體之特定實例可包含：非揮發性記憶體，諸如半導體記憶體裝置(例如，電可程式化唯讀記憶體(EPROM)、電可抹除可程式化唯讀記憶體(EEPROM))及快閃記憶體裝置；磁碟，諸如內部硬磁碟及可抽換式磁碟；磁光碟；以及CD-ROM及DVD-ROM磁碟。
指令724 (例如，軟體、程式、一作業系統(OS)等)或其他資料儲存於儲存裝置721上、可由記憶體704存取以供由處理器702使用。記憶體704 (例如，DRAM)通常係快速的，但係揮發性的，且因此為與適合長期儲存(包含在處於一「關斷」條件時)之儲存裝置721 (例如，一SSD)不同類型之一儲存器。一使用者或機器700使用之指令724或資料通常載入記憶體704中以供由處理器702使用。當記憶體704充滿時，可分配儲存裝置721之虛擬空間來補充記憶體704；然而，由於儲存裝置721通常比記憶體704慢，且寫入速度通常比讀取速度慢至少一半，因此虛擬記憶體之使用可極大地減少由儲存裝置延時所致之使用者體驗(與記憶體704 (例如，DRAM)相比)。此外，關於虛擬記憶體之儲存裝置721之使用可極大地減少儲存裝置721之可用壽命。
與虛擬記憶體相比，虛擬記憶體壓縮(例如，Linux®內核特徵「ZRAM」)使用記憶體之部分作為壓縮區塊儲存器以避免對儲存裝置721進行分頁。分頁發生於壓縮區塊中，直至需要將此資料寫入至儲存裝置721為止。虛擬記憶體壓縮增大記憶體704之可用大小，同時減少對儲存裝置721之抹寫。
對於行動電子裝置或行動儲存器最佳化之儲存裝置通常包含MMC固態儲存裝置(例如，微安全數位(microSD™)卡等)。MMC裝置包含與一主機裝置並列之若干介面(例如，並列之一8位元介面)，且相對主機裝置通常係可移除且單獨之組件。相比而言，eMMC™裝置附接至一電路板且被視為主機裝置之一組件，其中具有堪比基於串列ATA™ (串列AT (進階技術)附接或SATA)之SSD裝置之讀取速度。然而，對行動裝置效能之需求持續增大，諸如全面啟用虛擬實境或擴增實境裝置、利用漸增之網路速度等。回應於此需求，儲存裝置已自並列通信介面移位至串列通信介面。通用快閃儲存(UFS)裝置(包含控制器及韌體)使用具有專用讀取/寫入路徑之一低壓差動信令(LVDS)串列介面與一主機裝置通信，從而進一步推進更大讀取/寫入速度。
指令724可進一步利用若干傳送協定(例如，訊框中繼、網際網路協定(IP)、傳輸控制協定(TCP)、使用者資料報協定(UDP)、超文字傳送協定(HTTP)等)中之任一者經由網路介面裝置720使用一傳輸媒體在一通信網路726上傳輸或接收。實例性通信網路可包含一區域網路(LAN)、一廣域網路(WAN)、一封包資料網路(例如，網際網路)、行動電話網路(例如，蜂巢網路)、簡易老式電話(POTS)網路及無線資料網路(例如，稱為Wi-Fi®之電氣電子工程師協會(IEEE) 802.11標準系列、稱為WiMax®之IEEE 802.16標準系列)、IEEE 802.15.4標準系列、同級間(P2P)網路以及其他網路。在一實例中，網路介面裝置720可包含一或多個實體插口(例如，乙太網路插口、同軸插口、電話插口)或者一或多個天線以連接至通信網路726。在一實例中，網路介面裝置720可包含複數個天線以使用單輸入多輸出(SIMO)、多輸入多輸出(MIMO)或多輸入單輸出(MISO)技術中之至少一者無線地通信。術語「傳輸媒體」應視為包含能夠儲存、編碼或攜載供由機器700執行之指令之任何無形媒體，且包含數位或類比通信信號或者其他無形媒體以促進此軟體之通信。
以上詳細說明包含對形成詳細說明之一部分之附圖之參考。該等圖式以圖解方式展示其中可實踐本發明之特定實施例。此等實施例在本文中亦稱為「實例」。除了所展示或所闡述之彼等元素之外，此等實例亦可包含若干元素。然而，本發明人亦預期其中僅提供所展示或所闡述之彼等元素之實例。此外，本發明人亦預期使用關於一特定實例(或者其一或多項態樣)或關於本文中所展示或所闡述之其他實例(或者其一或多項態樣)所展示或所闡述之彼等元素之任何組合或排列的實例(或者其一或多項態樣)。
在此文件中，如在專利文件中常見，使用術語「一(a或an)」來包含一個或一個以上，此獨立於「至少一個」或「一或多個」之任何其他例項或使用。在此文件中，除非另有指示，否則使用術語「或」來指示一非排他性，或使得「A或B」可包含「A但非B」、「B但非A」及「A及B」。在隨附申請專利範圍中，將術語「包含(including)」及「其中(in which)」用作各別術語「包括(comprising)」及「其中(wherein)」之普通英語等效形式。同樣，在隨附申請專利範圍中，術語「包含(including)」及「包括(comprising)」為開放式的，亦即，包含除列於一請求項中之此一術語之後的彼等元件以外的元件之一系統、裝置、項目或程序仍被視為歸屬於彼請求項之範疇內。此外，在隨附申請專利範圍中，術語「第一」、「第二」及「第三」等僅用作標記，且並不意欲對其對象施加數字要求。
在各種實例中，除其他之外，本文中所闡述之組件、控制器、處理器、單元、引擎或表可包含一實體裝置上所儲存之實體電路系統或韌體。如本文中所使用，「處理器」意指任何類型之計算電路，諸如(但不限於)一微處理器、一微控制器、一圖形處理器、一數位信號處理器(DSP)或任何其他類型之處理器或處理電路，包含一處理器群組或多核裝置。
如本文件中所使用之術語「水平面」定義為平行於一基板(諸如下伏於一晶圓或晶粒之基板)之習用平面或表面之一平面，而不管該基板在任何時間點之實際定向如何。術語「垂直」係指垂直於如上文所定義之水平面之一方向。諸如「在...上」、「在...上方」及「在...之下」之介詞係相對於基板之頂部或所曝露表面上之習用平面或表面而定義，而不管基板之定向如何；且同時「在...上」意欲表明一個結構相對於另一結構(該一個結構位於該另一結構上)之一直接接觸(在缺少相反之一明確指示之情況下)；術語「在...上方」及「在...之下」明確意欲識別結構(或層、特徵等)之一相對放置，其明確包含但不限於所識別結構之間的直接接觸，除非具體識別為此。類似地，術語「在...上方」及「在...之下」不限於水平定向，此乃因若一結構在某一時間點係所論述之構造之一最外部分，則該結構可「在一參考結構上方」，即使此結構相對於參考結構垂直地延伸而非沿一水平定向延伸亦如此。
術語「晶圓」及「基板」在本文中用於一般係指在其上形成積體電路之任一結構，且亦係指在積體電路製作之各個階段期間之此等結構。因此，以上實施方式不應視為具有一限制意義，且各種實施例之範疇僅由隨附申請專利範圍連同此等申請專利範圍在其內受保護之等效內容之全部範疇來定義。
根據本發明及本文中所闡述之各種實施例包含利用記憶體晶胞(例如，記憶體晶胞之NAND串)之一垂直結構之記憶體。如本文中所使用，方向性形容詞將視為係相對於其上形成記憶體晶胞之一基板之一表面(亦即，一垂直結構將視為遠離基板表面而延伸，垂直結構之一底部端將視為最接近基板表面之端，且垂直結構之一頂部端將視為最遠離基板表面之端)。
如本文中所使用，諸如水平、垂直(vertical)、法向、平行、垂直(perpendicular)等方向性形容詞可係指相對定向，且並非意欲需要嚴格遵循特定幾何性質，除非另有所述。舉例而言，如本文中所使用，一垂直結構不需要嚴格垂直於一基板之一表面，而是替代地可大體垂直於基板之表面，且可與基板之表面形成一銳角(例如，介於60°與120°之間等)。
在本文中所闡述之某些實施例中，可將不同摻雜組態應用於一源極側選擇閘極(SGS)、一控制閘極(CG)及一汲極側選擇閘極(SGD)，在此實例中，其中之每一者可由多晶矽形成或至少包含多晶矽，結果係使得此等階層(例如，多晶矽等)在曝露於一蝕刻溶液時可具有不同蝕刻速率。舉例而言，在形成一3D半導體裝置中之一單塊柱之一程序中，SGS及CG可形成凹部，而SGD可保持較少凹陷或甚至沒有凹陷。因此，此等摻雜組態可藉由使用一蝕刻溶液(例如，氫氧化四甲銨(TMCH))而實現至3D半導體裝置中之不同階層(例如，SGS、CG及SGD)中之選擇性蝕刻。
如本文中所使用，操作一記憶體晶胞包含自記憶體晶胞讀取、寫入至記憶體晶胞或抹除記憶體晶胞。使一記憶體晶胞處於一所意欲狀態之操作在本文中稱為「程式化」，且可包含寫入至記憶體晶胞或自記憶體晶胞抹除(例如，記憶體晶胞可程式化為一經抹除狀態)兩者。
根據本發明之一或多項實施例，位於一記憶體裝置內部或外部之一記憶體控制器(例如，一處理器、控制器、韌體等)能夠判定(例如，選擇、設定、調整、計算、改變、清除、傳遞、調適、導出、定義、利用、修改、應用等)抹寫循環之一數量或一抹寫狀態(例如，記錄抹寫循環、在抹寫循環發生時對記憶體裝置之操作進行計數、追蹤抹寫循環起始之記憶體裝置之操作、評估對應於一抹寫狀態之記憶體裝置特性等)。
根據本發明之一或多項實施例，一記憶體存取裝置可經組態以隨每一記憶體操作將抹寫循環資訊提供至記憶體裝置。記憶體裝置控制電路系統(例如，控制邏輯)可經程式化以補償對應於抹寫循環資訊之記憶體裝置效能改變。記憶體裝置可接收抹寫循環資訊，且回應於抹寫循環資訊而判定一或多個操作參數(例如，一值、特性)。
將理解，當將一元件稱為「在另一元件上」、「連接至另一元件」或「與另一元件耦合」時，其可直接在另一元件上、與另一元件連接或與另一元件耦合，或可存在介入元件。相比而言，當將一元件稱為直接「在另一元件上」、「直接連接至另一元件」或「直接與另一元件耦合」時，不存在介入元件或層。若兩個元件在圖式中展示為利用一線連接其兩者，則兩個元件可係耦合的或直接耦合的，除非另有指示。
本文中所闡述之方法實例可係至少部分地機器或電腦實施的。某些實例可包含利用指令編碼之一電腦可讀媒體或機器可讀媒體，該等指令可操作以組態電子裝置以執行如以上實例中所闡述之方法。此類方法之一實施方案可包含碼，諸如微碼、組合語言碼、一較高階語言碼或諸如此類。此碼可包含用於執行各種方法之電腦可讀指令。該碼可形成電腦程式產品之部分。此外，該碼可(諸如)在執行期間或在其他時間有形地存儲於一或多個揮發性或非揮發性有形電腦可讀媒體上。此等有形電腦可讀媒體之實例可包含但不限於硬磁碟、可抽換式磁碟、可抽換式光碟(例如，壓縮碟片及數位視訊磁碟)、磁卡、記憶體卡或記憶體條、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、固態磁碟機(SSD)、通用快閃儲存(UFS)裝置、嵌入式MMC (eMMC)裝置及諸如此類。
以上說明意欲為說明性而非限制性。舉例而言，上文所闡述之實例(或者其一或多項態樣)可以彼此組合方式使用。諸如，熟習此項技術者可在審閱以上說明後旋即使用其他實施例。基於以下理解提交摘要：其並非將用於解釋或限制申請專利範圍之範疇或含義。此外，在以上實施方式中，各種特徵可分群在一起以簡化本發明。此不應解釋為意指一未主張之所揭示特徵對任一請求項為必要的。而是，發明性標的物可在於少於一特定所揭示實施例之所有特徵。因此，特此將隨附申請專利範圍併入至實施方式中，其中每一請求項獨立地作為一單獨實施例，且預期，此等實施例可以各種組合或置換方式彼此組合。本發明之範疇應參考隨附申請專利範圍連同此等申請專利範圍在其內受保護之等效內容之全部範疇來判定。
其他說明及實例
實例1係一種記憶體裝置，該記憶體裝置包括：一記憶體晶胞陣列，該陣列中之該等記憶體晶胞可組態為一多級晶胞(MLC)組態或一單級晶胞(SLC)組態；一控制器，該控制器執行韌體指令，該等韌體指令致使該控制器執行以下操作，該等操作包括：經由一通信介面接收用於該記憶體裝置之一SLC快取之一行為規範，該行為規範描述一SLC快取分配；基於該行為規範將該陣列之記憶體晶胞組態為屬於一SLC快取集區或一MLC儲存集區；接收用以將資料寫入至該記憶體裝置之一寫入命令；將該資料寫入至該SLC快取集區；及在將該資料寫入至該SLC快取集區之後，將該資料傳送至該MLC儲存集區。
在實例2中，實例1之標的物視情況包含：其中該通信介面係一通用快閃儲存介面。
在實例3中，實例1-2中之任何一或多者之標的物視情況包含：其中該行為規範包括一目標邏輯區塊定址(LBA)飽和度臨限值及該SLC快取之一對應目標大小，且其中該等操作進一步包括：判定一當前LBA飽和度超過該目標LBA飽和度臨限值，且作為回應，調整該陣列中之該等記憶體晶胞之組態，使得該SLC快取中之該等記憶體晶胞之一數目產生為該目標大小之一SLC快取大小。
在實例4中，實例1-3中之任何一或多者之標的物視情況包含：其中該行為規範包含一寫入活動臨限值，且其中該等操作進一步包括：接收用以將第二資料寫入至該記憶體裝置之一第二寫入命令；判定該記憶體裝置之寫入活動低於該寫入活動臨限值，且作為回應，繞過該SLC快取而將該第二資料寫入至該MLC儲存集區。
在實例5中，實例4之標的物視情況包含：其中該寫入活動臨限值係待決寫入請求之一數目。
在實例6中，實例1-5中之任何一或多者之標的物視情況包含：其中該寫入命令係經由根據一通用快閃儲存(UFS)標準而實施之一介面自一主機接收。
在實例7中，實例1-6中之任何一或多者之標的物視情況包含：其中判定該記憶體裝置之該SLC快取之該行為規範及基於該行為規範將該陣列之記憶體晶胞組態為屬於該SLC快取集區或該MLC儲存集區的該等操作係僅在該韌體物件之一第一次執行時執行。
在實例8中，實例1-7中之任何一或多者之標的物視情況包含：其中該行為規範包括一目標活動臨限值及該SLC快取之一對應目標大小，且其中該等操作進一步包括：判定一當前活動臨限值超過該目標活動臨限值，且作為回應，調整該陣列中之該等記憶體晶胞之組態，使得該SLC快取中之該等記憶體晶胞之一數目產生為該目標大小之一SLC快取大小。
實例9係一種方法，該方法包括：在包括一記憶體晶胞陣列之一記憶體裝置處，該陣列中之該等記憶體晶胞可組態為一多級晶胞(MLC)組態或一單級晶胞(SLC)組態，使用一控制器來執行以下操作，該等操作包括：經由一通信介面接收用於該記憶體裝置之一SLC快取之一行為規範，該行為規範描述一SLC快取分配；基於該行為規範將該陣列之記憶體晶胞組態為屬於一SLC快取集區或一MLC儲存集區；接收用以將資料寫入至該記憶體裝置之一寫入命令；將該資料寫入至該SLC快取集區；及在將該資料寫入至該SLC快取集區之後，將該資料傳送至該MLC儲存集區。
在實例10中，實例9之標的物視情況包含：其中該通信介面係一通用快閃儲存介面。
在實例11中，實例9-10中之任何一或多者之標的物視情況包含：其中該行為規範包括一目標邏輯區塊定址(LBA)飽和度臨限值及該SLC快取之一對應目標大小，且其中該等操作進一步包括：判定一當前LBA飽和度超過該目標LBA飽和度臨限值，且作為回應，調整該陣列中之該等記憶體晶胞之組態，使得該SLC快取中之該等記憶體晶胞之一數目產生為該目標大小之一SLC快取大小。
在實例12中，實例9-11中之任何一或多者之標的物視情況包含：其中該行為規範包含一寫入活動臨限值，且其中該等操作進一步包括：接收用以將第二資料寫入至該記憶體裝置之一第二寫入命令；判定該記憶體裝置之寫入活動低於該寫入活動臨限值，且作為回應，繞過該SLC快取而將該第二資料寫入至該MLC儲存集區。
在實例13中，實例12之標的物視情況包含：其中該寫入活動臨限值係待決寫入請求之一數目。
在實例14中，實例9-13中之任何一或多者之標的物視情況包含：其中該寫入命令係經由根據一通用快閃儲存(UFS)標準而實施之一介面自一主機接收。
在實例15中，實例9-14中之任何一或多者之標的物視情況包含：其中判定該記憶體裝置之該SLC快取之該行為規範及基於該行為規範將該陣列之記憶體晶胞組態為屬於該SLC快取集區或該MLC儲存集區的該等操作係僅在該韌體物件之一第一次執行時執行。
在實例16中，實例9-15中之任何一或多者之標的物視情況包含：其中該行為規範包括一目標活動臨限值及該SLC快取之一對應目標大小，且其中該等操作進一步包括：判定一當前活動臨限值超過該目標活動臨限值，且作為回應，調整該陣列中之該等記憶體晶胞之組態，使得該SLC快取中之該等記憶體晶胞之一數目產生為該目標大小之一SLC快取大小。
實例17係一種機器可讀媒體，該機器可讀媒體包括在由一機器執行時致使該機器執行以下操作之指令，該等操作包括：經由一通信介面接收用於一記憶體裝置之一SLC快取之一行為規範，該行為規範描述一SLC快取分配；基於該行為規範將一記憶體晶胞陣列之記憶體晶胞組態為屬於一SLC快取集區或一MLC儲存集區；接收用以將資料寫入至該記憶體裝置之一寫入命令；將該資料寫入至該SLC快取集區；及在將該資料寫入至該SLC快取集區之後，將該資料傳送至該MLC儲存集區。
在實例18中，實例17之標的物視情況包含：其中該通信介面係一通用快閃儲存介面。
在實例19中，實例17-18中之任何一或多者之標的物視情況包含：其中該行為規範包括一目標邏輯區塊定址(LBA)飽和度臨限值及該SLC快取之一對應目標大小，且其中該等操作進一步包括：判定一當前LBA飽和度超過該目標LBA飽和度臨限值，且作為回應，調整該陣列中之該等記憶體晶胞之組態，使得該SLC快取中之該等記憶體晶胞之一數目產生為該目標大小之一SLC快取大小。
在實例20中，實例17-19中之任何一或多者之標的物視情況包含：其中該行為規範包含一寫入活動臨限值，且其中該等操作進一步包括：接收用以將第二資料寫入至該記憶體裝置之一第二寫入命令；判定該記憶體裝置之寫入活動低於該寫入活動臨限值，且作為回應，繞過該SLC快取而將該第二資料寫入至該MLC儲存集區。
在實例21中，實例20之標的物視情況包含：其中該寫入活動臨限值係待決寫入請求之一數目。
在實例22中，實例17-21中之任何一或多者之標的物視情況包含：其中該寫入命令係經由根據一通用快閃儲存(UFS)標準而實施之一介面自一主機接收。
在實例23中，實例17-22中之任何一或多者之標的物視情況包含：其中判定該記憶體裝置之該SLC快取之該行為規範及基於該行為規範將該陣列之記憶體晶胞組態為屬於該SLC快取集區或該MLC儲存集區的該等操作係僅在該韌體物件之一第一次執行時執行。
在實例24中，實例17-23中之任何一或多者之標的物視情況包含：其中該行為規範包括一目標活動臨限值及該SLC快取之一對應目標大小，且其中該等操作進一步包括：判定一當前活動臨限值超過該目標活動臨限值，且作為回應，調整該陣列中之該等記憶體晶胞之組態，使得該SLC快取中之該等記憶體晶胞之一數目產生為該目標大小之一SLC快取大小。
實例25係一種記憶體裝置，該記憶體裝置包括：一記憶體晶胞陣列，該陣列中之該等記憶體晶胞可組態為一多級晶胞(MLC)組態或一單級晶胞(SLC)組態，使用一控制器來執行以下操作，該等操作包括：經由一通信介面接收用於該記憶體裝置之一SLC快取之一行為規範，該行為規範描述一SLC快取分配；基於該行為規範將該陣列之記憶體晶胞組態為屬於一SLC快取集區或一MLC儲存集區；接收用以將資料寫入至該記憶體裝置之一寫入命令；將該資料寫入至該SLC快取集區；及在將該資料寫入至該SLC快取集區之後，將該資料傳送至該MLC儲存集區。
在實例26中，實例25之標的物視情況包含：其中該通信介面係一通用快閃儲存介面。
在實例27中，實例25-26中之任何一或多者之標的物視情況包含：其中該行為規範包括一目標邏輯區塊定址(LBA)飽和度臨限值及該SLC快取之一對應目標大小，且其中該裝置進一步包括：用於判定一當前LBA飽和度超過該目標LBA飽和度臨限值且作為回應而調整該陣列中之該等記憶體晶胞之組態使得該SLC快取中之該等記憶體晶胞之一數目產生為該目標大小之一SLC快取大小之構件。
在實例28中，實例25-27中之任何一或多者之標的物視情況包含：其中該行為規範包含一寫入活動臨限值，且其中該裝置進一步包括：用於接收用以將第二資料寫入至該記憶體裝置之一第二寫入命令之構件；用於判定該記憶體裝置之寫入活動低於該寫入活動臨限值且作為回應繞過該SLC快取而將該第二資料寫入至該MLC儲存集區之構件。
在實例29中，實例28之標的物視情況包含：其中該寫入活動臨限值係待決寫入請求之一數目。
在實例30中，實例25-29中之任何一或多者之標的物視情況包含：其中該寫入命令係經由根據一通用快閃儲存(UFS)標準而實施之一介面自一主機接收。
在實例31中，實例25-30中之任何一或多者之標的物視情況包含：其中判定該記憶體裝置之一SLC快取之一行為規範及基於該行為規範將該陣列之記憶體晶胞組態為屬於一SLC快取集區或一MLC儲存集區係僅在該韌體物件之一第一次執行時執行。
在實例32中，實例25-31中之任何一或多者之標的物視情況包含：其中該行為規範包括一目標活動臨限值及該SLC快取之一對應目標大小，且其中該等操作進一步包括：判定一當前活動臨限值超過該目標活動臨限值，及作為回應，調整該陣列中之該等記憶體晶胞之組態使得該SLC快取中之該等記憶體晶胞之一數目產生為該目標大小之一SLC快取大小。
100‧‧‧環境
105‧‧‧主機裝置
110‧‧‧記憶體裝置/NAND記憶體裝置
115‧‧‧記憶體控制器
120‧‧‧記憶體陣列
125‧‧‧記憶體管理器
130‧‧‧管理表/表
135‧‧‧陣列控制器/控制器
140‧‧‧錯誤校正碼組件/錯誤校正碼
150‧‧‧產品
200‧‧‧3D NAND架構半導體記憶體陣列/記憶體陣列
201A‧‧‧區塊A
201A0‧‧‧子區塊A0
201An‧‧‧子區塊An
201B‧‧‧區塊B
201B0‧‧‧子區塊B0
201Bn‧‧‧子區塊Bn
205A0-207A0‧‧‧第一-第三A0記憶體串
205An-207An‧‧‧第一-第三An記憶體串
205B0-207B0‧‧‧第一-第三B0記憶體串
205Bn-207Bn‧‧‧第一-第三Bn記憶體串
210A-217A‧‧‧字線
210B-217B‧‧‧字線
220‧‧‧位元線
221‧‧‧位元線
222‧‧‧位元線
225A0‧‧‧A0汲極側選擇閘極線
225An‧‧‧An汲極側選擇閘極線
225B0‧‧‧B0汲極側選擇閘極線
225Bn‧‧‧Bn汲極側選擇閘極線
226A0-228A0‧‧‧第一-第三A0汲極側選擇閘極
226An-228An‧‧‧第一-第三An汲極側選擇閘極
226B0-228B0‧‧‧第一-第三B0汲極側選擇閘極
226Bn-228Bn‧‧‧第一-第三Bn汲極側選擇閘極
230A‧‧‧閘極選擇線
230B‧‧‧閘極選擇線
231A0-233A0‧‧‧第一-第三A0源極側選擇閘極
231An-233An‧‧‧第一-第三An源極側選擇閘極
231B0-233B0‧‧‧第一-第三B0源極側選擇閘極
231Bn-233Bn‧‧‧第一-第三Bn源極側選擇閘極
235‧‧‧源極線
300‧‧‧NAND架構半導體記憶體陣列/記憶體陣列/實例性記憶體陣列
302‧‧‧記憶體晶胞/選定記憶體晶胞
305-307‧‧‧第一-第三串
317‧‧‧字線
320‧‧‧第一位元線
321‧‧‧第二位元線
322‧‧‧第三位元線
325‧‧‧汲極側選擇閘極線
326-328‧‧‧第一-第三汲極側選擇閘極/資料線
330‧‧‧源極側選擇閘極線
331-333‧‧‧第一-第三源極側選擇閘極
335‧‧‧源極線(SRC)
341-343‧‧‧第一-第三控制閘極
360‧‧‧感測放大器/裝置
400‧‧‧記憶體裝置
402‧‧‧記憶體陣列
402A‧‧‧第一區塊
402A0‧‧‧第一子區塊
402An‧‧‧第二子區塊
402B‧‧‧第二區塊
402B0‧‧‧第一子區塊
402Bn‧‧‧第二子區塊
404‧‧‧記憶體晶胞/選定記憶體晶胞
406‧‧‧存取線
408‧‧‧輸入/輸出線
410‧‧‧第一資料線/資料線
412‧‧‧列解碼器
414‧‧‧行解碼器
416‧‧‧位址線
418‧‧‧第二資料線
420‧‧‧感測放大器
422‧‧‧頁緩衝器
424‧‧‧選擇器
426‧‧‧輸入/輸出電路
428‧‧‧調節器
430‧‧‧記憶體控制單元
432‧‧‧控制線
434‧‧‧供應電壓
436‧‧‧負供應
515‧‧‧記憶體控制器
525‧‧‧記憶體管理器
530‧‧‧表
532‧‧‧單級晶胞快取管理器
534‧‧‧單級晶胞快取行為規範
535‧‧‧控制器
537‧‧‧寫入控制器
540‧‧‧錯誤校正碼
600‧‧‧方法
610‧‧‧操作
615‧‧‧操作
650‧‧‧方法
660‧‧‧操作
665‧‧‧操作
670‧‧‧操作
675‧‧‧操作
680‧‧‧操作
700‧‧‧機器/實例性機器
702‧‧‧硬體處理器/處理器
704‧‧‧主記憶體/記憶體
706‧‧‧靜態記憶體
708‧‧‧交互鏈路
710‧‧‧顯示單元
712‧‧‧文數輸入裝置/輸入裝置
714‧‧‧使用者介面導覽裝置
716‧‧‧儲存裝置/感測器
718‧‧‧信號產生裝置
720‧‧‧網路介面裝置
721‧‧‧儲存裝置/儲存器
722‧‧‧機器可讀媒體
724‧‧‧指令
726‧‧‧通信網路
728‧‧‧輸出控制器
A0-AX‧‧‧位址信號
BL0‧‧‧位元線/第一位元線/資料線
BL0-BLn‧‧位元線
BL1‧‧‧位元線/第二位元線/資料線
BL2‧‧‧位元線/第三位元線/資料線
CSEL1-CSELn‧‧‧行選擇信號
DQ0-DQN‧‧‧輸入/輸出線
SGDA0‧‧‧A0汲極側選擇閘極線
SGDAn‧‧‧An汲極側選擇閘極線
SGDB0‧‧‧B0汲極側選擇閘極線
SGDBn‧‧‧Bn汲極側選擇閘極線
SGS0‧‧‧閘極選擇線
SGS1‧‧‧閘極選擇線
Vcc‧‧‧供應電壓
Vss‧‧‧負供應
WL00-WL70‧‧‧字線
WL01-WL71‧‧‧字線
WL0-WL7‧‧‧字線
WL0-WLm‧‧‧字線
在圖式(其未必按比例繪製)中，相似編號可在不同視圖中闡述類似組件。具有不同字母後綴之相似編號可表示類似組件之不同例項。圖式通常以實例方式而非限制方式圖解說明本文件中所論述之各種實施例。
圖1圖解說明包含一記憶體裝置之一環境之一實例。
圖2-3圖解說明一3D NAND架構半導體記憶體陣列之一實例之示意圖。
圖4圖解說明一記憶體模組之一實例性方塊圖。
圖5圖解說明根據本發明之某些實例之一記憶體控制器。
圖6A圖解說明根據本發明之某些實例之基於一行為規範而控制一SLC快取之一方法之一流程圖。
圖6B圖解說明根據本發明之某些實例之處置一寫入請求之一方法之一流程圖。
圖7係圖解說明可實施一或多項實施例之一機器之一實例之一方塊圖。

Claims (21)

  1. 一種記憶體裝置，該記憶體裝置包括： 一記憶體晶胞陣列，該陣列中之該等記憶體晶胞可組態為一多級晶胞(MLC)組態或一單級晶胞(SLC)組態； 一控制器，該控制器執行韌體指令，該等韌體指令致使該控制器執行以下操作，該等操作包括： 經由一通信介面接收用於該記憶體裝置之一SLC快取之一行為規範，該行為規範描述一SLC快取分配； 基於該行為規範將該陣列之記憶體晶胞組態為屬於一SLC快取集區或一MLC儲存集區； 接收用以將資料寫入至該記憶體裝置之一寫入命令； 將該資料寫入至該SLC快取集區；及 在將該資料寫入至該SLC快取集區之後，將該資料傳送至該MLC儲存集區。
  2. 如請求項1之記憶體裝置，其中該通信介面係一通用快閃儲存介面。
  3. 如請求項1之記憶體裝置，其中該行為規範包括一目標邏輯區塊定址(LBA)飽和度臨限值及該SLC快取之一對應目標大小，且其中該等操作進一步包括： 判定一當前LBA飽和度超過該目標LBA飽和度臨限值，且作為回應，調整該陣列中之該等記憶體晶胞之組態，使得該SLC快取中之該等記憶體晶胞之一數目產生為該目標大小之一SLC快取大小。
  4. 如請求項1之記憶體裝置，其中該行為規範包含一寫入活動臨限值，且其中該等操作進一步包括： 接收用以將第二資料寫入至該記憶體裝置之一第二寫入命令； 判定該記憶體裝置之寫入活動低於該寫入活動臨限值，且作為回應，繞過該SLC快取而將該第二資料寫入至該MLC儲存集區。
  5. 如請求項4之記憶體裝置，其中該寫入活動臨限值係待決寫入請求之一數目。
  6. 如請求項1之記憶體裝置，其中該寫入命令係經由根據一通用快閃儲存(UFS)標準而實施之一介面自一主機接收。
  7. 如請求項1之記憶體裝置，其中判定該記憶體裝置之該SLC快取之該行為規範及基於該行為規範將該陣列之記憶體晶胞組態為屬於該SLC快取集區或該MLC儲存集區的該等操作係僅在該韌體物件之一第一次執行時執行。
  8. 如請求項1之記憶體裝置，其中該行為規範包括一目標活動臨限值及該SLC快取之一對應目標大小，且其中該等操作進一步包括： 判定一當前活動臨限值超過該目標活動臨限值，且作為回應，調整該陣列中之該等記憶體晶胞之組態，使得該SLC快取中之該等記憶體晶胞之一數目產生為該目標大小之一SLC快取大小。
  9. 一種方法，其包括： 在包括一記憶體晶胞陣列之一記憶體裝置處，該陣列中之該等記憶體晶胞可組態為一多級晶胞(MLC)組態或一單級晶胞(SLC)組態，使用一控制器執行以下操作，該等操作包括： 經由一通信介面接收用於該記憶體裝置之一SLC快取之一行為規範，該行為規範描述一SLC快取分配； 基於該行為規範將該陣列之記憶體晶胞組態為屬於一SLC快取集區或一MLC儲存集區； 接收用以將資料寫入至該記憶體裝置之一寫入命令； 將該資料寫入至該SLC快取集區；及 在將該資料寫入至該SLC快取集區之後，將該資料傳送至該MLC儲存集區。
  10. 如請求項9之方法，其中該通信介面係一通用快閃儲存介面。
  11. 如請求項9之方法，其中該行為規範包括一目標邏輯區塊定址(LBA)飽和度臨限值及該SLC快取之一對應目標大小，且其中該等操作進一步包括： 判定一當前LBA飽和度超過該目標LBA飽和度臨限值，且作為回應，調整該陣列中之該等記憶體晶胞之組態，使得該SLC快取中之該等記憶體晶胞之一數目產生為該目標大小之一SLC快取大小。
  12. 如請求項9之方法，其中該行為規範包含一寫入活動臨限值，且其中該等操作進一步包括： 接收用以將第二資料寫入至該記憶體裝置之一第二寫入命令； 判定該記憶體裝置之寫入活動低於該寫入活動臨限值，且作為回應，繞過該SLC快取而將該第二資料寫入至該MLC儲存集區。
  13. 如請求項12之方法，其中該寫入活動臨限值係待決寫入請求之一數目。
  14. 如請求項9之方法，其中該寫入命令係經由根據一通用快閃儲存(UFS)標準而實施之一介面自一主機接收。
  15. 如請求項9之方法，其中判定該記憶體裝置之該SLC快取之該行為規範及基於該行為規範將該陣列之記憶體晶胞組態為屬於該SLC快取集區或該MLC儲存集區的該等操作係僅在該韌體物件之一第一次執行時執行。
  16. 如請求項9之方法，其中該行為規範包括一目標活動臨限值及該SLC快取之一對應目標大小，且其中該等操作進一步包括： 判定一當前活動臨限值超過該目標活動臨限值，且作為回應，調整該陣列中之該等記憶體晶胞之組態，使得該SLC快取中之該等記憶體晶胞之一數目產生為該目標大小之一SLC快取大小。
  17. 一種機器可讀媒體，其包括在由一機器執行時致使該機器執行以下操作之指令，該等操作包括： 經由一通信介面接收用於一記憶體裝置之一SLC快取之一行為規範，該行為規範描述一SLC快取分配； 基於該行為規範將一記憶體晶胞陣列之記憶體晶胞組態為屬於一SLC快取集區或一MLC儲存集區； 接收用以將資料寫入至該記憶體裝置之一寫入命令； 將該資料寫入至該SLC快取集區；及 在將該資料寫入至該SLC快取集區之後，將該資料傳送至該MLC儲存集區。
  18. 如請求項17之機器可讀媒體，其中該通信介面係一通用快閃儲存介面。
  19. 如請求項17之機器可讀媒體，其中該行為規範包括一目標邏輯區塊定址(LBA)飽和度臨限值及該SLC快取之一對應目標大小，且其中該等操作進一步包括： 判定一當前LBA飽和度超過該目標LBA飽和度臨限值，且作為回應，調整該陣列中之該等記憶體晶胞之組態，使得該SLC快取中之該等記憶體晶胞之一數目產生為該目標大小之一SLC快取大小。
  20. 如請求項17之機器可讀媒體，其中該行為規範包含一寫入活動臨限值，且其中該等操作進一步包括： 接收用以將第二資料寫入至該記憶體裝置之一第二寫入命令； 判定該記憶體裝置之寫入活動低於該寫入活動臨限值，且作為回應，繞過該SLC快取而將該第二資料寫入至該MLC儲存集區。
  21. 如請求項20之機器可讀媒體，其中該寫入活動臨限值係待決寫入請求之一數目。
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