TW201916207A - 用於確定受測試電路中的系統性缺陷的方法 - Google Patents

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Abstract

本揭露提供用於確定受測試電路中的系統性缺陷的方法。將受測試電路的元件轉化成掃描單元。形成包含第一多個掃描單元的第一掃描鏈。第一掃描鏈的第一多個掃描單元中的每一掃描單元為第一單元類型。第一掃描鏈含有第一掃描輸入和第一掃描輸出。第一測試圖案應用於掃描輸入處,且第一測試輸出經收集以用於在第一掃描輸出處所應用的第一測試圖案。使收集的第一測試輸出與第一預期測試輸出相比較。在第一測試輸出與第一預期測試輸出不同時,將第一單元類型標記為系統性缺陷的可疑對象。

Description

用於確定受測試電路中的系統性缺陷的方法
本揭露中描述的技術涉及確定受測試電路中的缺陷的方法,並且更具體地涉及確定受測試電路中的系統性缺陷的方法。
例如邏輯元件和記憶體元件的半導體元件的製造包含使用大量半導體製造工藝處理例如半導體晶片的基板,藉以形成半導體元件的各種特徵和多個層。半導體製造工藝期間在各個步驟中使用檢查流程以檢測晶片上的缺陷。檢測缺陷的另一方法是基於掃描的設計。
本揭露提供一種用於確定受測試電路中的系統性缺陷的方法。將受測試電路的元件轉化成為掃描單元。形成包含第一多個掃描單元的第一掃描鏈。第一掃描鏈的第一多個掃描單元中的每一掃描單元為第一單元類型。第一掃描鏈含有第一掃描輸入和第一掃描輸出。第一測試圖案應用於掃描輸入處,且第一測試輸出經收集以用於在第一掃描輸出處所應用的第一測試圖案。使收集的第一測試輸出與第一預期測試輸出相比較。在第一測試輸出與第一預期測試輸出不同時,將第一單元類型標記為系統性缺陷的可疑對象。
本揭露提供一種非暫時性電腦可讀媒體,所述非暫時性電腦可讀媒體存儲指令集,所述指令在執行時實行方法。方法包括:將第一受測試電路的元件轉換成掃描單元,其中轉換所述元件包括致能用於所述元件的掃描輸入以及掃描輸出;形成包括第一單元類型的第一多個掃描單元的第一掃描鏈,其中形成所述第一掃描鏈包括將第一掃描單元的所述掃描輸出連接到第二掃描單元的所述掃描輸入;確定所述第一單元類型不是系統性缺陷的可疑對象;交換所述第一掃描鏈的一個掃描單元與第二掃描鏈的另一掃描單元,其中所述另一掃描單元為第二單元類型;以及在所述交換之後,測試所述第一掃描鏈以確定單元相關缺陷。
本揭露還提供一種用於確定系統性缺陷的設備。設備包含記憶體存儲以及耦接到所述記憶體存儲的處理單元。處理單元經操作以將受測試電路的元件轉化成掃描單元且形成具有第一多個掃描單元的第一掃描鏈。第一掃描鏈的第一多個掃描單元中的每一掃描單元為第一單元類型。第一掃描鏈包含第一掃描輸入和第一掃描輸出。處理單元進一步經操作以在第一掃描鏈的掃描輸入處應用第一測試圖案,且在第一掃描輸出處收集用於所應用的第一測試圖案的第一測試結果。使收集的第一測試結果由處理單元與用於第一測試圖案的第一預期測試結果相比較。處理單元經操作以在第一測試結果與第一預期測試結果不同時確定第一單元類型為系統性缺陷的可疑對象。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述元件和佈置的特定實例以簡化本揭露。當然,這些只是實例且並不意欲為限制性的。舉例來說,在以下描述中,第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵和第二特徵直接接觸地形成的實施例,並且還可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵和第二特徵可不直接接觸的實施例。另外,本揭露可以在各種實例中重複附圖標號和/或字母。這種重複是出於簡化和清楚的目的,且本身並不指示所論述的各種實施例和/或配置之間的關係。
下文公開用於確定電路中的系統性缺陷的方法和系統的代表性實施例。舉例來說,本文所公開的技術定位與電路的時序單元有關的系統性缺陷。在實例實施例中,通過形成包含相同單元類型的掃描單元的一個或多個掃描鏈以及使用一個或多個測試圖案測試掃描鏈來確定系統性缺陷。有利的是,所公開的技術幫助快速地識別哪些時序單元因工藝缺陷而變弱。識別、分離或修復這些較弱的時序單元,以允許用其它掃描單元測試電路。
在實例實施例中,使用用於電路測試(也稱為受測試電路(circuit under test)或CUT)的基於掃描的設計來確定系統性缺陷。在基於掃描的設計中,首先將電路元件(例如記憶體或狀態元件)轉化成掃描元件(也稱為掃描單元)。舉例來說,觸發器轉化成掃描觸發器(scan flop)。在實例實施例中,通過將預定數目的額外引腳添加在觸發器的輸入上來將觸發器轉化成掃描觸發器(scan flop)。第一額外輸入(也稱為信號輸入(signal input)或SI)用於應用測試圖案(例如輸入激勵(input stimulus)或測試向量(test vector))。第二額外輸入(也稱為掃描致能(scan enable)或SE)用於應用掃描致能信號。
在創建掃描單元之後,連接選定數目的掃描單元以形成一個或多個掃描鏈。舉例來說,通過將第一掃描單元的輸出連接到第二掃描單元的信號輸入(以此類推)來創建掃描鏈。掃描鏈捲繞(wind)通過受測試電路。在實例實施例中,每一掃描鏈包含一個信號輸入和一個信號輸出。
在測試期間,測試圖案應用於掃描鏈的信號輸入。在信號輸出處收集掃描鏈的測試回應(也稱為觀測的回應或測試輸出)。測試圖案包含例如預定長度的二進位數字。二進位數字可包含所有1、所有0或1與0的組合。
使觀測的回應與每一測試圖案的預期回應(也稱為預期輸出)相比較。在實例實施例中,在觀測的響應與預期響應不同時,掃描鏈的至少一個掃描單元確定為有缺陷的。為確定系統性缺陷,創建使用不同次序的和不同數目的掃描單元的多個掃描鏈。這些掃描鏈並不混合。也就是說,掃描鏈在相同掃描鏈中並不含有不同掃描單元類型。通過使用測試圖案,如果含有一個特定單元類型的掃描鏈的失效頻率高於其它掃描鏈,那麼所述單元類型識別為含有系統性缺陷。另外,組合來自不同管芯的相同掃描單元類型的失效標記,以推導特定單元類型是否含有系統性缺陷。
在實例實施例中,遮罩含有系統性缺陷的一個或多個掃描單元,或遮罩含有這類掃描單元的完整掃描鏈,以允許進一步測試受測試電路。在另一實施例中,略過用於含有有缺陷掃描單元的掃描鏈的測試以允許通過其它掃描鏈的受測試電路的測試。在實例實施例中,增量混合用於確定單元間缺陷。在一些實例實施例中,預定單元類型掃描鏈形成為含有選定單元類型的掃描單元,然而可允許其它掃描鏈包含混合單元類型掃描鏈。
圖1示出根據一些實施例的掃描鏈的實例。舉例來說,圖1示出五個掃描鏈。相應掃描鏈中的每一個包括相同相應單元類型的掃描單元。舉例來說,且如圖1所示,掃描鏈102包含單元類型1掃描單元。此外,且如圖1所示,掃描鏈104含有單元類型2掃描單元;掃描鏈106含有單元類型3掃描單元;掃描鏈108含有單元類型4掃描單元;以及掃描鏈110含有單元類型5掃描單元。另外如圖1所示,每一掃描鏈包括掃描輸入點(示出為掃描輸入[ ])和掃描輸出點(示出為掃描輸出[ ])。基於例如設計特徵、製造特徵或電路特徵來確定單元類型。
雖然圖1示出為每單元類型包含一個掃描鏈,但是人員在閱讀本揭露之後將顯而易見的是,每單元類型可形成超過一個掃描鏈。舉例來說,可存在超過一個各自含有單元類型1掃描單元或單元類型2掃描單元的掃描鏈。在實例實施例中,每單元類型的掃描鏈的數目可視係數的數目而定,例如,所述單元類型的掃描單元的數目或所述單元類型的掃描單元的物理位置(例如距離)。
圖2示出具有十六個管芯的實例晶片200。實例晶片200中的管芯由D00到D33表示。實例測試晶片200的電路含有五個類型的掃描單元,即單元類型1、單元類型2、單元類型3、單元類型4以及單元類型5。在實例測試晶片200中,五個單元類型中的兩個單元類型(即單元類型3和單元類型5)為有缺陷的,且由於這些有缺陷單元類型,所述管芯中的一些同樣為有缺陷的。有缺陷管芯示出於圖3中。
在實施例中,實施所公開的技術以識別實例測試晶片200的有缺陷單元類型。舉例來說,首先,形成一個或多個掃描鏈以供用於實例測試晶片200的電路的掃描單元。所形成掃描鏈中的每一個含有相同單元類型的掃描單元。隨後將測試圖案應用於所形成掃描鏈中的每一個。從掃描鏈收集用於所應用測試圖案的輸出,且使收集的輸出與預期輸出相比較。
圖4示出使圖2的實例測試晶片200的管芯進行比較的結果。在實例測試晶片200的電路的測試期間,預期含有有缺陷單元類型3和有缺陷單元類型5的掃描單元的任何掃描鏈無法通過測試。因為每一掃描鏈形成為含有僅一個單元類型的掃描單元,所以預期僅含有有缺陷單元類型的掃描鏈無法通過測試。
舉例來說,且如圖4中所示,因為單元類型1並沒有缺陷,所以包含單元類型1掃描單元的掃描鏈402將通過測試。類似地,因為單元類型2並沒有缺陷,所以包含單元類型2(沒有缺陷)的掃描單元的掃描鏈404將通過測試。另外,包含單元類型4(沒有缺陷)的掃描單元的掃描鏈408將通過測試。
然而,且如圖4中所示,因為實例測試晶片200的電路中的單元類型3掃描單元為有缺陷的,所以包含單元類型3掃描單元的掃描鏈406將無法通過測試。因為掃描鏈406無法通過測試,所以掃描鏈406的部件掃描單元被標記為有缺陷的可疑物件。因此,掃描鏈406的所有掃描單元列舉在有缺陷可疑列表上。類似地,包含單元類型5(有缺陷)的掃描單元的掃描鏈410將無法通過測試,且掃描鏈401的所有掃描鏈被標記為可疑的且添加到可疑列表中。
因此,使用所公開的技術,即通過形成含有相同單元類型的掃描單元的掃描鏈,容易地分離有缺陷單元類型。舉例來說,對於圖2的實例測試晶片200,單元類型1、單元類型2以及單元類型4將不出現在有缺陷單元類型的可疑清單上。僅單元類型3(四次)和單元類型5(兩次)的掃描單元將出現在可疑清單上。因此,在實例實施例中,即使對於單個管芯,相較於其它類型的掃描鏈,形成有相同類型掃描單元的掃描鏈提供更好地分離。
在實例實施例中,通過增加實例測試晶片200的電路的數目來增加有缺陷單元類型的置信水準。舉例來說,更多受測試電路可從實例晶片200的多個管芯獲得且經測試以增加有缺陷單元類型的置信水準。在測試額外電路期間,預期含有有缺陷單元類型的掃描鏈無法通過測試,使得可疑清單上的有缺陷單元類型的例項增加。
圖5示出通過形成含有相同單元類型的掃描單元的掃描鏈從四個不同管芯獲得的圖2的實例測試晶片200的電路的測試結果。舉例來說,5(A)示出從第一管芯獲得的實例測試晶片200的第一電路上的測試圖案的測試結果502。5(B)示出從第二管芯獲得的實例測試晶片200的第二電路的測試結果504。5(C)示出從第三管芯獲得的實例測試晶片200的第三電路的測試結果506。5(D)示出從第四管芯獲得的實例測試晶片200的第四電路的測試結果508。如圖5所示,對於每一電路,在測試期間,含有有缺陷單元類型3和有缺陷單元類型5的掃描鏈無法通過掃描測試,然而含有單元類型1、單元類型2以及單元類型4的掃描鏈通過掃描測試。
在實例實施例中,聚集來自實例測試晶片200的多個管芯的測試結果由於增加的頻率而提高置信度。舉例來說,且如圖5所示,在聚集來自四個不同管芯的測試結果之後,在可疑清單中,單元類型3將出現十六次且單元類型5將出現八次。另外,且如圖5所示,單元類型1、單元類型2以及單元類型4將不出現在可疑列表上,這是因為它們在圖2的實例晶片中不為有缺陷的。因此,有缺陷單元類型的總體概率隨著測試晶片數目的增加而增加。
在實例實施例中,掃描鏈的長度可受限於掃描單元的預定數目。舉例來說,可預定義待包含於掃描鏈中的掃描單元的最大數目。在這類實施例中,將含有比預定義的最大數目更多的掃描單元的掃描鏈分拆成多個掃描鏈。
在實例實施例中,掃描鏈基於物理限制(例如距離和層次結構)進一步分裂成多個掃描鏈。舉例來說,如果掃描鏈的鏈長度超出大於從掃描鏈的一端到另一端的預定距離,那麼所述掃描鏈分裂成兩個或多於兩個更小長度的掃描鏈。在另一實例中,掃描鏈基於時鐘限制分裂成多個掃描鏈。舉例來說,如果掃描鏈含有比時鐘輸入的最大容量更多的掃描單元,那麼掃描鏈分裂成兩個或多於兩個更小長度的掃描鏈。
圖6A示出各自含有相同單元類型的掃描單元的實例掃描鏈。舉例來說,且如圖6A中所示,掃描鏈602含有兩個單元類型1的掃描單元;掃描鏈604含有三個單元類型2的掃描單元;掃描鏈606含有四個單元類型3的掃描單元;掃描鏈608含有三個單元類型4的掃描單元;以及掃描鏈610含有三個單元類型5的掃描單元。
在圖6A的實例掃描鏈中,如果最大鏈長度受限於三個掃描單元,那麼含有超過三個掃描單元的掃描鏈分裂成兩個或多於兩個掃描鏈,所述兩個或多於兩個掃描鏈各自具有小於或等於三個掃描單元的鏈長度。圖6B示出基於鏈長度限制形成的新掃描鏈。舉例來說,如圖6B中所示,掃描鏈606分裂成兩個各自包含兩個掃描單元的掃描鏈(即掃描鏈606A和掃描鏈606B)。在實例實施例中,掃描鏈606可分裂成具有三個掃描單元的第一掃描鏈以及具有一個掃描單元的第二掃描鏈。
在實例實施例中,掃描鏈形成為包含僅特定單元類型的掃描單元。舉例來說,可將掃描鏈限定為包含預選單元類型或預定單元類型的掃描單元。預定單元類型包含與新穎設計相關聯的單元類型,且因此需要監測其弱點。在另一實例中,預定單元類型包含基於現有設計經驗或測試已知較弱的單元類型。
圖7示出預定單元類型掃描鏈的實例。舉例來說,圖7示出掃描鏈702、掃描鏈704、掃描鏈706A、掃描鏈706B、掃描鏈708以及掃描鏈710,其中掃描鏈706和掃描鏈710是預定單元類型掃描鏈。舉例來說,且如圖7中所示,掃描鏈706A和掃描鏈706B含有單元類型3的掃描單元,且掃描鏈710含有單元類型5的掃描單元。在實例實施例中,掃描鏈706A和掃描鏈706B含有基於現有測試已知較弱的單元類型3的掃描單元。類似地,掃描鏈710含有在設計中為新穎的單元類型5掃描單元,且因此需要監測。
剩餘的掃描鏈,即掃描鏈702、掃描鏈704以及掃描鏈708,被容許包含混合單元類型的掃描單元。舉例來說,且如圖7中所示,掃描鏈702包含單元類型1的掃描單元和單元類型2的掃描單元,掃描鏈704包含單元類型1的掃描單元、單元類型2的掃描單元以及單元類型4的掃描單元,然而掃描鏈708僅包含單元類型4的掃描單元。在實例實施例中,本揭露提供掃描鏈中的單元類型的增量混合。增量混合用於計算掃描單元的排序以及用於檢測單元間缺陷。在實例實施例中,在多個管芯的測試中通過掃描單元的失效的頻率來確定排序。也就是說,如果特定單元類型比另一單元類型更易於出現系統性缺陷,那麼特定單元類型的排序比另一單元類型更高或更低。單元間缺陷包含資料從第一掃描單元的輸出傳輸到第二掃描單元的輸入的誤差。
圖8A與圖8B示出增量混合的實例。圖8A示出四個掃描鏈802、掃描鏈804、掃描鏈806以及掃描鏈808,所述掃描鏈各自包含相同單元類型的掃描單元。舉例來說,且如圖8A中所示,掃描鏈802和掃描鏈804包含單元類型3掃描單元,且掃描鏈806和掃描鏈808包含單元類型5掃描單元。在增量混合期間,來自第一掃描鏈的一個或多個掃描單元與另一鏈的掃描單元交換。
圖8B示出在增量混合圖8A的掃描鏈之後形成的掃描鏈。舉例來說,在增量混合期間,來自掃描鏈804的掃描單元與來自掃描鏈806的掃描單元交換。在實例增量混合之後,且如圖8B中所示,掃描鏈804’包含單元類型3掃描單元和單元類型5掃描單元兩種。類似地,在增量混合之後,掃描鏈806’包含單元類型3掃描單元和單元類型5掃描單元兩種。其它掃描鏈,即掃描鏈802和掃描鏈808,繼續含有單元類型1掃描單元和單元類型4掃描單元。在實例實施例中,增量混合可包含僅將更多掃描單元添加到現有掃描鏈中。測試在增量混合之後形成的新掃描鏈,以確定單元相關缺陷。舉例來說,可測試增量地混合的掃描鏈804’和掃描鏈806’,以確定單元類型3與單元類型5之間的單元相關缺陷。
圖9示出用於確定電路受測試中的系統性缺陷的方法900的操作。舉例來說,方法900可用於確定超大型積體(very large scale integration;VLSI)電路中的系統性缺陷。現參考圖9,在方法900的操作905處,受測試電路的元件轉化成掃描單元。舉例來說且如上文所描述,觸發器轉化成掃描觸發器。掃描單元包含掃描輸入、掃描致能以及掃描輸出。在實例中,掃描單元可包含超過一個掃描輸入、超過一個掃描致能以及超過一個掃描輸出。
在方法900的操作910處,使用掃描單元形成一個或多個掃描鏈。舉例來說,通過將第一掃描單元的掃描輸出連接到第二掃描單元的掃描輸入來形成掃描鏈。第一掃描單元的掃描致能點以及第二掃描單元的掃描致能點連接到共同點,以此類推。每一掃描鏈含有相同單元類型的掃描單元。另外,每一掃描鏈含有掃描輸入、掃描輸出以及至少一個掃描致能。
在方法900的操作915處,測試圖案應用於掃描鏈的掃描輸入。舉例來說且如上文所描述,測試圖案包含二進位數字字串。掃描鏈經操作以提供用於所應用測試圖案的預期輸出。
在方法900的操作920處,收集與所應用測試圖案相對應的測試輸出。舉例來說,在掃描鏈的掃描輸出處收集測試輸出。在方法900的操作925處,使收集的測試輸出與用於測試圖案的預期輸出相比較。
在方法900的操作930處,在收集的測試輸出與用於使用所述單元類型的掃描單元形成的掃描鏈的預期輸出不同時,確定單元類型為系統性缺陷的可疑物件。在實例實施例中,可將更多測試圖案應用於從不同管芯獲得的受測試電路,以增加對可疑對象的置信度。
圖10以及本說明書中的額外論述意圖提供可實施本揭露和/或其部分的合適計算環境的簡要概述。雖然不是必需的,但是本文中所描述的實施例可例如通過程式模組實施為電腦可執行指令,由例如使用者端工作站或伺服器的電腦執行。一般來說,程式模組包含常式、程式、物件、元件、資料結構以及類似物,其實行特定任務或實施特定抽象資料類型。此外,應瞭解,本揭露和/或其部分可用其它電腦系統組態實踐,包含掌上型元件、多核處理器系統、基於微處理器的消費電子產品或可程式設計化消費電子產品、網路PC、微型電腦、大型電腦以及類似物。本揭露還可在分散式運算環境中實踐,其中任務由通過通信網路連結的遠端處理元件實行。在分散式運算環境中,程式模組可位於本機存放區器儲存裝置和遠端存放器儲存裝置中。
圖10示出可實施本揭露的實施例中的一個或多個的合適操作環境1000的一個實例。這僅是合適操作環境的一個實例且並不意圖暗示對用途或功能的範圍有任何限制。可適合於使用的其它眾所周知的計算系統、環境和/或配置包含(但不限於)個人電腦、伺服器電腦、掌上型元件或膝上型元件、多處理器系統、基於微處理器的系統、例如智慧手機的可程式設計消費電子產品、網路PC、微型電腦、大型電腦,包含上述系統或元件中的任一個的分散式運算環境以及類似物。
在其最基礎配置中,操作環境1000通常可包含至少一個處理單元1002以及記憶體1004。視計算元件的準確配置和類型而定,記憶體1004(存儲(除其它以外)API、程式等和/或用於實施或實行本文中所公開的系統和方法的其它元件或指令等)可以是易失性(例如RAM)、非易失性(例如ROM、閃速記憶體等)或所述兩個的某種組合。這種最基礎配置在圖10中由虛線1006示出。另外,環境1000還可包含儲存裝置(可移除儲存裝置1008和/或不可移除儲存裝置1010)包含(但不限於)磁片或磁帶或光碟或光帶。類似地,環境1000還可具有例如鍵盤、滑鼠、筆、語音輸入等的輸入元件1014,和/或例如顯示器、揚聲器、印刷機等的輸出元件1016。例如LAN、WAN、點對點(point to point)等的一個或多個通信連接1012也可包含於環境中。
操作環境1000可包含至少一些形式的電腦可讀媒體。電腦可讀媒體可以是可由處理單元1002或包括操作環境的其它元件存取的任何可用的媒體。舉例來說,電腦可讀媒體可包含電腦存儲媒體和通信媒體。電腦存儲媒體可包含任何方法或技術中實施用於存儲例如電腦可讀指令、資料結構、程式模組或其它資料的資訊的易失性和非易失性以及可移除和不可移除媒體。電腦存儲媒體可包含RAM、ROM、EEPROM、閃速記憶體或其它記憶體技術、CD-ROM、數位通用光碟(digital versatile disk;DVD)或其它光學存儲、盒式磁帶、磁帶、磁碟記憶體或其它磁性儲存裝置,或可用來存儲所需資訊的任何其它非暫時性媒體。電腦存儲媒體可不包含通信媒體。
通信媒體可實施電腦可讀指令、資料結構、程式模組或例如載波的經調變的資料信號或其它傳送機構中的其它資料,且包含任何資訊傳遞媒體。術語“經調變的資料信號”可意味著以對信號中的資訊進行編碼的方式設置或改變信號的特徵中的一個或多個的信號。舉例來說,通信媒體可包含例如有線網路或直接有線連接的有線媒體,以及例如音響、RF、紅外線以及其它無線媒體的無線媒體。上述中的任一個的組合也應包含在電腦可讀媒體的範圍內。
操作環境1000可以是使用到一個或多個遠端電腦的邏輯連接在網路環境中操作的單一電腦。遠端電腦可以是個人電腦(personal computer,PC)、伺服器、路由器、網路PC、對等元件或其它共同網路節點,且通常包含上文所描述元件中的多個或所有以及其它未提及元件。邏輯連接可包含由可用通信媒體支持的任何方法。這類網路環境在辦公室、企業電腦網路(enterprise-wide computer networks)、內部網路(intranets)和網際網路(Internet)中較為常見。
本文中所描述的不同方面可使用軟體、硬體或軟體和硬體的組合來採用,以實施和實行本文中所公開的系統和方法。雖然特定元件已貫穿本揭露敘述為實行特定功能,但是本領域技術人員將瞭解,這些元件出於說明性目的提供,且在不脫離本揭露範圍的情況下,其它元件可用於實行本文中所公開的功能。
如上文所陳述,多個程式模組和資料檔案可存儲在系統記憶體1004中。在於處理單元1002上執行時,程式模組(例如應用程式、輸入/輸出(Input/Output;I/O)管理以及其它公用程式)可實行流程,所述流程包含(但不限於)本文中所描述的操作性方法的步驟中的一個或多個,舉例來說,所述操作性方法例如圖9中所示出的方法900。
此外,本揭露的實例可實踐於電路中,所述電路包括離散電子元件、含有邏輯閘的封裝的或被整合的電子晶片、利用微處理器的電路,或實踐於含有電子元件或微處理器的單一晶片上。舉例來說,本揭露的實例可經由系統晶片(system-on-a-chip;SOC)來實踐,所述系統晶片中圖10中所示出的元件中的每一個或中的多個可整合到單個積體電路上。這類SOC元件可包含一個或多個處理單元、圖形單元、通信單元、系統虛擬化單元以及各種應用程式功能,上述中的所有整合(或“燒錄(burned)”)到晶片基板上作為單個積體電路。在經由SOC操作時,本文中所描述的功能可經由與單個積體電路(晶片)上的操作環境1000的其它元件整合的特殊應用邏輯操作。本揭露的實例也可使用能夠實行例如AND、OR以及NOT的邏輯操作的其它技術實踐,包含(但不限於)機械技術、光學技術、流體技術以及量子技術。另外,本揭露的實例可在通用電腦內或在任何其它電路或系統中實踐。
在實例實施例中,本文中所描述的方法、設備以及系統中的任一個可與各種基於掃描的電路或部分地基於掃描的電路結合使用,且與各種診斷程式結合。此外,可利用所公開方法、設備以及系統來確定與所識別系統性缺陷相關聯的故障類型。故障類型可以包含(例如)固定故障(stuck-at fault)、轉變故障(transition fault)、保持時間故障(hold-time fault)以及其它故障。此外,使用根據所公開技術產生的測試設置識別的故障類型不必為特定類型,但可因實施方案而異。
根據一實施例,提供一種用於確定受測試電路中的系統性缺陷的方法。將受測試電路的元件轉化成為掃描單元。形成包含第一多個掃描單元的第一掃描鏈。第一掃描鏈的第一多個掃描單元中的每一掃描單元為第一單元類型。第一掃描鏈含有第一掃描輸入和第一掃描輸出。第一測試圖案應用於掃描輸入處,且第一測試輸出經收集以用於在第一掃描輸出處所應用的第一測試圖案。使收集的第一測試輸出與第一預期測試輸出相比較。在第一測試輸出與第一預期測試輸出不同時,將第一單元類型標記為系統性缺陷的可疑對象。
根據一實施例,所述的方法進一步包括:形成包括第二多個掃描單元的第二掃描鏈,其中所述第二掃描鏈的所述第二多個掃描單元中的每一掃描單元為第二單元類型,且其中所述第二掃描鏈包括第二掃描輸入以及第二掃描輸出;在所述第二掃描鏈的所述第二掃描輸入處應用第二測試圖案;在所述第二掃描鏈的所述第二掃描輸出處收集用於所述第二測試圖案的第二測試輸出;比較所述第二測試輸出與用於所述第二測試圖案的第二預期測試輸出;以及在所述第二測試輸出與所述第二預期測試輸出相同時,確定所述第二單元類型不是所述系統性缺陷的可疑對象。
根據一實施例,所述第一受測試電路從第一管芯獲得,所述方法進一步包括:確定從至少一個第二管芯獲得的所述第一受測試電路的所述系統性缺陷;以及聚集針對從所述至少一個第二管芯獲得的所述第一受測試電路而獲得的所述可疑對象與從所述第一管芯獲得的所述第一受測試電路的所述可疑物件。
根據一實施例,所述的方法進一步包括:在所述第一多個掃描單元的數目超過預定數目時,將所述第一掃描鏈分拆成兩個或多於兩個掃描鏈。
根據一實施例,其中形成所述第一掃描鏈包括形成包括所述第一單元類型的所述第一多個掃描單元的所述第一掃描鏈,所述第一單元類型與新穎掃描單元設計相關聯。
根據一實施例,其中形成所述第一掃描鏈包括形成包括所述第一單元類型的所述第一多個掃描單元的所述第一掃描鏈,所述第一單元類型與可疑掃描單元設計相關聯。
根據一實施例,所述的方法進一步包括:將第二單元類型的至少一個掃描單元增量地混合到所述第一掃描鏈中。
根據一實施例,所述的方法進一步包括:修正與所述第一單元類型相關聯的所述系統性缺陷;以及確定與第二單元類型相關聯的第二多個掃描單元是否含有所述系統性缺陷。
根據一實施例,所述的方法進一步包括:形成包括第二多個掃描單元的第二掃描鏈,其中所述第二多個掃描單元中的至少一個掃描單元與第二單元類型相關聯,且所述第二多個掃描單元中的至少一個其它掃描單元與第三單元類型相關聯。根據一實施例,提供一種非暫時性電腦可讀媒體,所述非暫時性電腦可讀媒體存儲指令集,所述指令在執行時實行方法。方法包括:將第一受測試電路的元件轉換成掃描單元,其中轉換所述元件包括致能用於所述元件的掃描輸入以及掃描輸出;形成包括第一單元類型的第一多個掃描單元的第一掃描鏈,其中形成所述第一掃描鏈包括將第一掃描單元的所述掃描輸出連接到第二掃描單元的所述掃描輸入;確定所述第一單元類型不是系統性缺陷的可疑對象;交換所述第一掃描鏈的一個掃描單元與第二掃描鏈的另一掃描單元,其中所述另一掃描單元為第二單元類型;以及在所述交換之後,測試所述第一掃描鏈以確定單元相關缺陷。
根據一實施例,所述方法進一步包括:在所述第一多個掃描單元的數目超過預定數目時,將所述第一掃描鏈分拆成多個掃描鏈。
根據一實施例,所述方法進一步包括:形成所述第一掃描鏈包括形成包括所述第一單元類型的所述第一多個掃描單元的所述第一掃描鏈,所述第一單元類型與新穎掃描單元設計相關聯。
根據一實施例,所述方法進一步包括:形成所述第一掃描鏈包括形成包括所述第一單元類型的所述第一多個掃描單元的所述第一掃描鏈,所述第一單元類型與可疑掃描單元設計相關聯。根據一實施例,所述方法進一步包括:將不同單元類型的至少一個掃描單元增量地混合到所述第一掃描鏈中。
根據一實施例,所述方法進一步包括:遮罩所述第一單元類型的所述掃描單元;以及確定與第二單元類型相關聯的第二多個掃描單元是否含有所述系統性缺陷。
根據一實施例,所述受測試電路從第一管芯獲得,其中所述方法進一步包括:確定從至少一個第二管芯獲得的所述受測試電路的所述系統性缺陷;以及聚集針對從所述至少一個第二管芯獲得的所述受測試電路而獲得的所述可疑對象與從所述第一管芯獲得的所述受測試電路的所述可疑物件。
根據一實施例,提供一種用於確定系統性缺陷的設備。設備包含記憶體存儲以及耦接到所述記憶體存儲的處理單元。處理單元經操作以將受測試電路的元件轉化成掃描單元且形成具有第一多個掃描單元的第一掃描鏈。第一掃描鏈的第一多個掃描單元中的每一掃描單元為第一單元類型。第一掃描鏈包含第一掃描輸入和第一掃描輸出。處理單元進一步經操作以在第一掃描鏈的掃描輸入處應用第一測試圖案,且在第一掃描輸出處收集用於所應用的第一測試圖案的第一測試結果。使收集的第一測試結果由處理單元與用於第一測試圖案的第一預期測試結果相比較。處理單元經操作以在第一測試結果與第一預期測試結果不同時確定第一單元類型為系統性缺陷的可疑對象。
根據一實施例,所述第二掃描鏈包括將所述第一預定單元類型的掃描單元與所述第二預定單元類型的混合掃描單元。
根據一實施例,處理器進一步操作以將所述受測試電路的所述元件轉化成所述掃描單元。
根據一實施例,所述第一預定單元類型與新穎掃描單元設計相關聯。
前文概述若干實施例的特徵以使得本領域的技術人員可更好地理解本揭露的各方面。本領域的技術人員應瞭解,其可以易於使用本揭露作為設計或修改用於進行本文中所介紹的實施例的相同目的和/或達成相同優勢的其它方法和結構的基礎。本領域的技術人員還應認識到,這類等效構造並不脫離本揭露的精神和範圍,且其可在不脫離本揭露的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
102、104、106、108、110、402、404、406、408、410、602、604、606、606A、606B、608、610、702、704、706、706A、706B、708、710、802、804、804’、806、806’、808‧‧‧掃描鏈
200‧‧‧晶片
502、504、506、508‧‧‧測試結果
5(A)、5(B)、5(C)、5(D)‧‧‧示例
900‧‧‧方法
905、910、915、920、925、930‧‧‧操作
1000‧‧‧操作環境
1002‧‧‧處理單元
1004‧‧‧記憶體
1006‧‧‧虛線
1008‧‧‧可移除儲存裝置
1010‧‧‧不可移除儲存裝置
1012‧‧‧通信連接
1014‧‧‧輸入元件
1016‧‧‧輸出元件
D00、D01、D02、D03、D10、D11、D12、D13、D20、D21、D22、D23、D30、D31、D32、D33‧‧‧管芯
在結合附圖閱讀時,從以下具體實施方式最好地理解本揭露的各方面。應注意,根據行業中的標準慣例,各種特徵未按比例繪製。實際上,為了論述清晰起見,可任意增大或減小各種特徵的尺寸。 圖1示出根據一些實施例的基於掃描的設計的實例掃描鏈。 圖2示出根據一些實施例的實例晶片的管芯。 圖3示出根據一些實施例的實例晶片的有缺陷管芯。 圖4示出根據一些實施例的實例晶片中管芯的掃描鏈的測試結果。 圖5示出根據一些實施例的來自多個管芯的實例掃描鏈的測試結果。 圖6A與圖6B示出根據一些實施例的掃描鏈的分拆的實例。 圖7示出根據一些實施例的單一掃描鏈的實例。 圖8A與圖8B示出根據一些實施例的掃描鏈的增量混合的實例。 圖9示出說明用於確定受測試電路中的系統性故障的方法的步驟的示範性流程圖。 圖10示出可實施本揭露實例中的一個或多個的合適操作環境的一個實例。

Claims (1)

  1. 一種確定第一受測試電路中的系統性缺陷的方法,所述方法包括: 將第一受測試電路的元件轉化成掃描單元; 形成包括第一多個掃描單元的第一掃描鏈,其中所述第一掃描鏈的所述第一多個掃描單元中的每一掃描單元為第一單元類型,且其中所述第一掃描鏈包括第一掃描輸入以及第一掃描輸出; 在所述第一掃描鏈的所述第一掃描輸入處應用第一測試圖案; 在所述第一掃描鏈的所述第一掃描輸出處收集用於所述第一測試圖案的第一測試輸出; 比較所收集的所述第一測試輸出與用於所述第一測試圖案的第一預期測試輸出;以及 在所述第一測試輸出與所述第一預期測試輸出不同時,確定所述第一單元類型為系統性缺陷的可疑對象。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10685733B2 (en) * 2016-12-27 2020-06-16 SK Hynix Inc. Electronic device for changing short-type defective memory cell to open-type defective memory cell by applying stress pulse

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6694467B2 (en) * 1999-06-24 2004-02-17 Texas Instruments Incorporated Low power testing of very large circuits
US7240316B2 (en) * 2002-04-16 2007-07-03 Micron Technology, Inc. Apparatus and method to facilitate hierarchical netlist checking
US7568139B2 (en) * 2006-12-12 2009-07-28 Inovys Corporation Process for identifying the location of a break in a scan chain in real time
US8615695B2 (en) * 2007-04-04 2013-12-24 Mentor Graphics Corporation Fault dictionary-based scan chain failure diagnosis
US9086459B2 (en) * 2008-02-21 2015-07-21 Mentor Graphics Corporation Detection and diagnosis of scan cell internal defects
US8161441B2 (en) * 2009-07-24 2012-04-17 StarDFX Technologies, Inc. Robust scan synthesis for protecting soft errors
US8412991B2 (en) * 2011-09-02 2013-04-02 Teseda Corporation Scan chain fault diagnosis
US10605863B2 (en) * 2017-03-16 2020-03-31 Synopsys, Inc. Mapping physical shift failures to scan cells for detecting physical faults in integrated circuits

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