TW201903619A - 用於虛擬通用目的輸入/輸出介面之頻帶中硬體重置 - Google Patents

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Abstract

本發明提供用於經由一串列通信鏈路傳信頻帶中硬體重置之系統、方法及設備。一種發送裝置獲得用於組態待發送至接收裝置之一脈衝之一參考值，基於該參考值將該脈衝組態成具有一邏輯狀態(低邏輯狀態或高邏輯狀態)達一時間段，且在該發送裝置與一接收裝置之間的一資料線上發送該脈衝以向該接收裝置指示該頻帶中硬體重置。一種接收裝置在一發送裝置與該接收裝置之間的一資料線上接收一脈衝，將該脈衝之一邏輯狀態(低邏輯狀態或高邏輯狀態)之一時間段與一參考值進行比較，基於比較偵測該脈衝是否指示該頻帶中硬體重置，且在該脈衝指示該硬體重置之情況下執行該頻帶中硬體重置。

Description

用於虛擬通用目的輸入/輸出介面之頻帶中硬體重置
本發明大體上係關於串列通信，且更特定而言，係關於經由串列通信鏈路傳信頻帶中硬體重置。
行動通信裝置可包括各種組件，包括電路板、積體電路(IC)裝置及/或系統單晶片(SoC)裝置。組件可包括處理裝置、使用者介面組件、儲存體，及經由共用資料通信匯流排而通信之其他周邊組件，共用資料通信匯流排可包括串列匯流排或並列匯流排。行業中已知之通用目的串列介面包括積體電路間(I2C或I2 C)串列匯流排以及其衍生物及替代物，包括由行動行業處理器介面(Mobile Industry Processor Interface；MIPI)聯盟定義之介面，諸如I3C及射頻前端(RFFE)介面。
在一個實例中，I2C串列匯流排為意欲用於將低速周邊設備連接至處理器之串列單端電腦匯流排。一些介面提供多主控器匯流排，其中兩個或多於兩個裝置可充當用於在串列匯流排上傳輸之不同訊息的匯流排主控器。在另一實例中，RFFE介面定義用於控制各種射頻(RF)前端裝置之通信介面，該等裝置包括功率放大器(PA)、低雜訊放大器(LNA)、天線調諧器、濾波器、感測器、功率管理裝置、開關等等。此等裝置可共置於單一IC裝置中或提供於多個IC裝置中。在行動通信裝置中，多個天線及無線電收發器可支援多個並行RF鏈路。
通用目的輸入/輸出(GPIO)使積體電路設計者能夠提供可針對特定應用而自訂之一般接腳。舉例而言，取決於使用者之需要，GPIO接腳可經程式化為輸出或輸入接腳。GPIO模組或周邊設備通常將控制可基於介面要求而變化之接腳群組。由於GPIO接腳之可程式性，其通常包括於微處理器及微控制器應用程式中。舉例而言，行動裝置中之應用程式處理器可使用數個GPIO接腳以進行交握傳信，諸如與數據機處理器之處理器間通信(IPC)。
在許多情況下，使用數個命令及控制信號以連接行動通信裝置中之不同組件裝置。此等連接會消耗行動通信裝置中之寶貴的通用目的輸入/輸出(GPIO)接腳，且將需要運用經由現有串列資料鏈路而傳輸之資訊中攜載之信號替換實體互連。
隨著行動通信裝置不斷地包括較大程度之功能性，需要改良式串列通信技術來支援周邊設備與應用程式處理器之間經由現有串列資料鏈路之各種傳輸。
本發明之某些態樣係關於可經由主機與受控器之間的資料線傳達頻帶中硬體重置的系統、設備、方法及技術。
在本發明之各種態樣中，一種在用於將一頻帶中硬體重置傳信至一接收裝置之一發送裝置處執行之方法包括：獲得用於組態待發送至該接收裝置之一脈衝之一參考值；基於該參考值將該脈衝組態成具有一邏輯狀態(低邏輯狀態或高邏輯狀態)達一時間段；及在該發送裝置與該接收裝置之間的一資料線上發送該脈衝以向該接收裝置指示該頻帶中硬體重置。
在一態樣中，將該脈衝發送至該接收裝置達一連續次數以指示該頻帶中硬體重置。因此，該方法可進一步包括與該接收裝置協商該脈衝將被連續地發送之該次數以指示該頻帶中硬體重置。
在一態樣中，該參考值可為用於使該脈衝具有該邏輯狀態之一理想最大時間段，且該脈衝可經組態成具有該邏輯狀態達大於該理想最大時間段之該時間段。在另一態樣中，該參考值可為用於使該脈衝具有該邏輯狀態之一理想最小時間段，且該脈衝可經組態成具有該邏輯狀態達小於該理想最小時間段之該時間段。在一另外態樣中，該參考值可為用於一最大長度有效資料報之一最大時脈循環數目，且該脈衝可經組態成具有該邏輯狀態達等於大於用於該最大長度有效資料報之該最大時脈循環數目之一時脈循環數目之該時間段。在又一態樣中，該參考值可為一有效資料報之一最大長度，且該脈衝可經組態成具有該邏輯狀態達大於該有效資料報之該最大長度之該時間段。
在本發明之各種態樣中，一種用於將一頻帶中硬體重置傳信至一接收裝置之發送裝置包括：一線介面；及一處理電路。該處理電路經組態以進行以下操作：獲得用於組態待發送至該接收裝置之一脈衝之一參考值；基於該參考值將該脈衝組態成具有一邏輯狀態(低邏輯狀態或高邏輯狀態)達一時間段；及經由該線介面在該發送裝置與該接收裝置之間的一資料線上發送該脈衝以向該接收裝置指示該頻帶中硬體重置。
在本發明之各種態樣中，一種用於將一頻帶中硬體重置傳信至一接收裝置之發送裝置包括：用於獲得用於組態待發送至該接收裝置之一脈衝之一參考值的構件；用於基於該參考值將該脈衝組態成具有一邏輯狀態(低邏輯狀態或高邏輯狀態)達一時間段的構件；及用於在該發送裝置與該接收裝置之間的一資料線上發送該脈衝以向該接收裝置指示該頻帶中硬體重置的構件。
在本發明之各種態樣中，一種具有一或多個指令之處理器可讀儲存媒體，該一或多個指令在由一處理電路之至少一個處理器執行時致使該處理電路進行以下操作：獲得用於組態待發送至一接收裝置之一脈衝之一參考值；基於該參考值將該脈衝組態成具有一邏輯狀態(低邏輯狀態或高邏輯狀態)達一時間段；及在一發送裝置與該接收裝置之間的一資料線上發送該脈衝以向該接收裝置指示一頻帶中硬體重置。
在本發明之各種態樣中，一種在用於自一發送裝置偵測一頻帶中硬體重置之一接收裝置處執行之方法包括：在該發送裝置與該接收裝置之間的一資料線上接收一脈衝；將該脈衝之一邏輯狀態(低邏輯狀態或高邏輯狀態)之一時間段與一參考值進行比較；基於該比較偵測該脈衝是否指示該頻帶中硬體重置；及在該脈衝指示該頻帶中硬體重置之情況下執行該頻帶中硬體重置。
在一態樣中，該偵測該脈衝是否指示該頻帶中硬體重置可進一步基於該脈衝被接收之一連續次數。因此，該方法可進一步包括與該發送裝置協商該脈衝將被連續地接收之該次數以偵測該脈衝是否指示該頻帶中硬體重置。
在一態樣中，該參考值可為用於使該脈衝具有該邏輯狀態之一理想最大時間段，且該脈衝可經偵測為在該脈衝之該邏輯狀態之該時間段大於該理想最大時間段的情況下指示該頻帶中硬體重置。在另一態樣中，該參考值可為用於使該脈衝具有該邏輯狀態之一理想最小時間段，且該脈衝可經偵測為在該脈衝之該邏輯狀態之該時間段小於該理想最小時間段的情況下指示該頻帶中硬體重置。在一另外態樣中，該參考值可為用於一最大長度有效資料報之一最大時脈循環數目，且該脈衝可經偵測為在該脈衝之該邏輯狀態之該時間段等於大於用於該最大長度有效資料報之該最大時脈循環數目之一時脈循環數目的情況下指示該頻帶中硬體重置。在又一態樣中，該參考值可為一有效資料報之一最大長度，且該脈衝可經偵測為在該脈衝之該邏輯狀態之該時間段大於該有效資料報之該最大長度的情況下指示該頻帶中硬體重置。
在本發明之各種態樣中，一種用於自一發送裝置偵測一頻帶中硬體重置之接收裝置包括：一線介面；及一處理電路。該處理電路經組態以進行以下操作：經由該線介面在該發送裝置與該接收裝置之間的一資料線上接收一脈衝；將該脈衝之一邏輯狀態(低邏輯狀態或高邏輯狀態)之一時間段與一參考值進行比較；基於該比較偵測該脈衝是否指示該頻帶中硬體重置；及在該脈衝指示該頻帶中硬體重置之情況下執行該頻帶中硬體重置。
在本發明之各種態樣中，一種用於自一發送裝置偵測一頻帶中硬體重置之接收裝置包括：用於在該發送裝置與該接收裝置之間的一資料線上接收一脈衝的構件；用於將該脈衝之一邏輯狀態(低邏輯狀態或高邏輯狀態)之一時間段與一參考值進行比較的構件；用於基於該比較偵測該脈衝是否指示該頻帶中硬體重置的構件；及用於在該脈衝指示該頻帶中硬體重置之情況下執行該頻帶中硬體重置的構件。
在本發明之各種態樣中，一種具有一或多個指令之處理器可讀儲存媒體，該一或多個指令在由一處理電路之至少一個處理器執行時致使該處理電路進行以下操作：在一發送裝置與一接收裝置之間的一資料線上接收一脈衝；將該脈衝之一邏輯狀態(低邏輯狀態或高邏輯狀態)之一時間段與一參考值進行比較；基於該比較偵測該脈衝是否指示一頻帶中硬體重置；及在該脈衝指示該硬體重置之情況下執行該頻帶中硬體重置。
相關申請案之交叉參考
本申請案主張2017年6月9日在美國專利商標局申請之臨時申請案第62/517,772號及2018年5月31日在美國專利商標局申請之非臨時申請案第15/994,955號的優先權及權益。
下文結合所附圖式所闡明之詳細描述意欲作為各種組態之描述，且並不意欲表示可實踐本文中所描述之概念的僅有組態。出於提供對各種概念之徹底理解的目的，詳細描述包括特定細節。然而，對於熟習此項技術者而言將顯而易見，可在無此等特定細節之情況下實踐此等概念。在一些情況下，以方塊圖形式展示熟知的結構及組件以便避免混淆此等概念。
現在將參考各種設備及方法呈現本發明之若干態樣。此等設備及方法將在以下詳細描述中予以描述且在隨附圖式中藉由各種區塊、模組、組件、電路、步驟、程序、演算法等等(統稱為「元件」)予以繪示。此等元件可使用電子硬體、電腦軟體或其任何組合予以實施。此等元件被實施為硬體抑或軟體取決於特定應用及強加於整體系統之設計約束。概觀
包括多個SoC及其他IC裝置之裝置常常使用共用通信介面，共用通信介面可包括串列匯流排或其他資料通信鏈路以將處理器與數據機及其他周邊設備連接。串列匯流排或其他資料通信鏈路可根據所定義之多個標準或協定而操作。在一個實例中，串列匯流排可根據I2C、I3C及/或RFFE協定而操作。根據本文中所揭示之某些態樣，GPIO接腳及信號可被虛擬化成可經由資料通信鏈路而傳輸之GPIO狀態資訊。經虛擬化GPIO狀態資訊可經由各種通信鏈路而傳輸，該等通信鏈路所包括的鏈路包括有線及無線通信鏈路。舉例而言，經虛擬化GPIO狀態資訊可被封包化或以其他方式格式化以用於經由包括藍芽、無線LAN、蜂巢式網路等等之無線網路而傳輸。本文中描述涉及有線通信鏈路之實例以促進理解某些態樣。
本文中所揭示之某些態樣提供經調適以經由串列通信鏈路傳信頻帶中硬體重置之方法、電路及系統。裝置經啟用以基於參考值將脈衝組態成具有低邏輯狀態達一時間段，且在資料線上將經組態脈衝發送至接收裝置以指示硬體重置。因而，不需要用於指示裝置之間的硬體重置的單獨硬重置線，且可減小封裝大小。使用串列資料鏈路之設備之實例
根據某些態樣，串列資料鏈路可用以互連作為諸如以下各者之設備之子組件的電子裝置：蜂巢式電話、智慧型電話、會話起始協定(SIP)電話、膝上型電腦、筆記型電腦、迷你筆記型電腦、智慧筆記型電腦、個人數位助理(PDA)、衛星無線電、全球定位系統(GPS)裝置、智慧型家庭裝置、智慧型照明設備、多媒體裝置、視訊裝置、數位音訊播放器(例如，MP3播放器)、攝影機、遊戲機、娛樂裝置、載具組件、可穿戴式計算裝置(例如，智慧型手錶、健康或健身追蹤器、眼用佩戴品等等)、電氣設備、感測器、安全性裝置、自動販賣機、智慧型計量錶、無人飛機、多軸飛行器(multicopter)，或任何其他相似運行裝置。
圖1繪示可使用資料通信匯流排之設備100之實例。設備100可包括具有可實施於一或多個特殊應用積體電路(ASIC)中或SoC中之多個電路或裝置104、106及/或108的處理電路102。在一個實例中，設備100可為通信裝置，且處理電路102可包括提供於ASIC 104中之處理裝置、一或多個周邊裝置106，及使設備能夠與無線電存取網路、核心存取網路、網際網路及/或另一網路通信之收發器108。
ASIC 104可具有一或多個處理器112、一或多個數據機110、機上記憶體114、匯流排介面電路116，及/或其他邏輯電路或功能。處理電路102可由可提供應用程式設計介面(API)層之作業系統控制，API層使一或多個處理器112能夠執行駐存於處理電路102上提供之機上記憶體114或其他處理器可讀儲存體122中之軟體模組。軟體模組可包括儲存於機上記憶體114或處理器可讀儲存體122中之指令及資料。ASIC 104可存取其機上記憶體114、處理器可讀儲存體122，及/或在處理電路102外部之儲存體。機上記憶體114、處理器可讀儲存體122可包括唯讀記憶體(ROM)或隨機存取記憶體(RAM)、電可抹除可程式化ROM (EEPROM)、快閃記憶卡，或可用於處理系統及計算平台之任何記憶體裝置。處理電路102可包括、實施或能夠存取可維護用以組態及操作設備100及/或處理電路102之操作參數及其他資訊的本機資料庫或其他參數儲存體。本機資料庫可使用暫存器、資料庫模組、快閃記憶體、磁性媒體、EEPROM、軟碟或硬碟或其類似者予以實施。處理電路102亦可以可操作方式耦接至諸如顯示器126、操作者控制件(諸如開關或按鈕128、130)及/或整合式或外部小鍵盤132以及其他組件之外部裝置。使用者介面模組可經組態以經由專用通信鏈路或經由一或多個串列資料互連而與顯示器126、小鍵盤132等等一起操作。
處理電路102可提供使某些裝置104、106及/或108能夠通信之一或多個匯流排118a、118b、120。在一個實例中，ASIC 104可包括匯流排介面電路116，其包括電路、計數器、計時器、控制邏輯及其他可組態電路或模組之組合。在一個實例中，匯流排介面電路116可經組態以根據通信規格或協定而操作。處理電路102可包括或控制組態及管理設備100之操作的功率管理功能。
圖2繪示包括連接至串列匯流排230之多個裝置202、220及222a至222n之設備200的某些態樣。裝置202、220及222a至222n可包括一或多個半導體IC裝置，諸如應用程式處理器、SoC或ASIC。裝置202、220及222a至222n中之每一者可包括、支援或用作數據機、信號處理裝置、顯示驅動器、攝影機、使用者介面、感測器、感測器控制器、媒體播放器、收發器，及/或其他此等組件或裝置。裝置202、220及222a至222n之間經由串列匯流排230之通信係由匯流排主控器220控制。某些類型之匯流排可支援多個匯流排主控器220。
設備200可包括在串列匯流排230根據I2C、I3C或其他協定而操作時通信之多個裝置202、220及222a至222n。至少一個裝置202、222a至222n可經組態以在串列匯流排230上用作受控器裝置。在一個實例中，受控器裝置202可經調適以提供控制功能204。在一些實例中，控制功能204可包括支援顯示器之電路及模組、影像感測器，及/或控制量測環境條件之一或多個感測器且與其通信之電路及模組。受控器裝置202可包括組態暫存器206或其他儲存體224、控制邏輯212、收發器210，及線驅動器/接收器214a及214b。控制邏輯212可包括諸如狀態機、定序器、信號處理器或通用目的處理器之處理電路。收發器210可包括接收器210a、傳輸器210c，及共同電路210b，包括計時、邏輯及儲存電路及/或裝置。在一個實例中，傳輸器210c基於由時脈產生電路208提供之一或多個信號228中之計時來編碼及傳輸資料。
裝置202、220及/或222a至222n中之兩者或多於兩者可根據本文中所揭示之某些態樣及特徵而調適以經由共同匯流排支援複數個不同通信協定，其可包括I2C及/或I3C協定。在一些情況下，使用I2C協定而通信之裝置可與使用I3C協定而通信之裝置共存於同一2線介面上。在一個實例中，I3C協定可運用提供較高效能之一或多個選用高資料速率(HDR)操作模式支援提供介於6百萬位元每秒(Mbps)與16 Mbps之間的資料速率之操作模式。I2C協定可符合事實上的I2C標準，從而提供範圍可介於100千位元每秒(kbps)與與3.2百萬位元每秒(Mbps)之間的資料速率。除了匯流排控制之資料格式及態樣之外，I2C及I3C協定亦可定義用於2線串列匯流排230上傳輸之信號的電及時序態樣。在一些態樣中，I2C及I3C協定可定義影響與串列匯流排230相關聯之某些信號位準的直流(DC)特性，及/或影響串列匯流排230上傳輸之信號之某些時序態樣的交流(AC)特性。在一些實例中，2線串列匯流排230在第一連線218上傳輸資料且在第二連線216上傳輸時脈信號。在一些情況下，資料可在傳信狀態下被編碼，或在第一連線218及第二連線216之傳信狀態下轉變。
圖3為繪示使用RFFE匯流排308以耦接各種前端裝置312至317之裝置302之實例的方塊圖300。數據機304可包括將數據機304耦接至RFFE匯流排308之RFFE介面310。數據機304可與基頻處理器306通信。所繪示裝置302可體現於以下各者中之一或多者中：行動通信裝置、行動電話、行動計算系統、行動電話、筆記型電腦、平板計算裝置、媒體播放器、遊戲裝置、可穿戴式計算及/或通信裝置、電氣設備，或其類似者。在各種實例中，裝置302可運用一或多個基頻處理器306、數據機304、多個通信鏈路308、320以及各種其他匯流排、裝置及/或不同功能性予以實施。在圖3所繪示之實例中，RFFE匯流排308可耦接至RF積體電路(RFIC) 312，其可包括組態及控制RF前端之某些態樣之一或多個控制器及/或處理器。RFFE匯流排308可將RFIC 312耦接至開關313、RF調諧器314、功率放大器(PA) 315、低雜訊放大器(LNA) 316及功率管理模組317。
圖4繪示使用I3C匯流排以耦接包括主機SoC 402及數個周邊裝置412之各種裝置之設備400的實例。主機SoC 402可包括虛擬GPIO有限狀態機(VGI FSM 406)及I3C介面404，其中I3C介面404與周邊裝置412中之對應I3C介面414合作以在主機SoC 402與周邊裝置412之間提供通信鏈路。每一周邊裝置412包括一VGI FSM 416。在所繪示實例中，SoC 402與周邊裝置412之間的通信可根據I3C協定經序列化及經由多線串列匯流排410傳輸。在其他實例中，主機SoC 402可包括其他類型之介面，包括I2C及/或RFFE介面。在其他實例中，主機SoC 402可包括可用以使用I2C、I3C、RFFE及/或另一合適協定而通信之一可組態介面。在一些實例中，諸如I2C或I3C匯流排之一多線串列匯流排410可經由資料連線418傳輸資料信號且經由時脈連線420傳輸時脈信號。傳信虛擬 GPIO 組態資訊
行動通信裝置以及與行動通信裝置相關或連接之其他裝置日益提供較高的能力、效能及功能性。在諸多情況下，行動通信裝置併有使用各種通信鏈路而連接之多個IC裝置。圖5繪示包括應用程式處理器502及多個周邊裝置504、506、508之設備500。在該實例中，每一周邊裝置504、506、508經由根據相互不同協定而操作之各別通信鏈路510、512、514而與應用程式處理器502通信。應用程式處理器502與每一周邊裝置504、506、508之間的通信可涉及在應用程式處理器502與周邊裝置504、506、508之間攜載控制或命令信號的額外連線。此等額外連線可被稱為旁頻帶通用目的輸入/輸出(旁頻帶GPIO 520、522、524)，且在一些情況下，旁頻帶GPIO 520、522、524所需要之連接數目可超過用於通信鏈路510、512、514之連接數目。
GPIO提供可針對特定應用而自訂之一般接腳/連接。舉例而言，根據應用需要，GPIO接腳可經程式化以用作輸出、輸入接腳或雙向接腳。在一個實例中，應用程式處理器502可指派及/或組態數個GPIO接腳以與諸如數據機之周邊裝置504、506、508進行交握傳信或處理器間通信(IPC)。當使用交握傳信時，旁頻帶傳信可對稱，其中傳信係由應用程式處理器502及周邊裝置504、506、508傳輸及接收。隨著裝置複雜性增加，用於IPC通信之GPIO接腳數目之增加可顯著地增加製造成本且限制其他系統級周邊介面之GPIO可用性。
根據某些態樣，GPIO--包括與通信鏈路相關聯之GPIO之狀態可經由資料通信鏈路而捕捉、序列化及傳輸。在一個實例中，經捕捉GPIO可使用共同命令碼經由I3C匯流排以封包而傳輸以指示封包內容及/或目的地。
圖6繪示根據本文中所揭示之某些態樣的經調適以支援虛擬GPIO (VGI或VGMI)之設備600。VGI電路及技術可縮減用以將應用程式處理器602與周邊裝置624連接之實體接腳及連接之數目。VGI使複數個GPIO信號能夠被序列化成可經由通信鏈路622而傳輸之虛擬GPIO信號。在一個實例中，虛擬GPIO信號可以經由包括多線匯流排之通信鏈路622而傳輸之封包予以編碼，多線匯流排包括串列匯流排。當通信鏈路622被提供為串列匯流排時，接收周邊裝置624可解序列化經接收封包且可提取訊息及虛擬GPIO信號。周邊裝置624中之VGI FSM 626可將虛擬GPIO信號轉換為可呈現於內部GPIO介面處之實體GPIO信號。
在另一實例中，通信鏈路622可由支援使用例如藍芽協定、無線區域網路(WLAN)協定、蜂巢式廣域網路及/或另一通信協定之通信的射頻收發器提供。訊息及虛擬GPIO信號可以可經由通信鏈路622而傳輸之封包、訊框、子訊框或其他結構予以編碼，且接收周邊裝置624可提取、解序列化及以其他方式處理經接收傳信以獲得訊息及虛擬GPIO信號。在接收到訊息及/或虛擬GPIO信號後，VGI FSM 626或接收裝置之另一組件就可中斷其主機處理器以指示訊息之接收及/或GPIO信號之任何改變。
在通信鏈路622被提供為串列匯流排之實例中，訊息及/或虛擬GPIO信號可以針對I2C、I3C、RFFE或另一標準化串列介面而組態之封包而傳輸。在所繪示實例中，使用VGI技術以適應應用程式處理器602與周邊裝置624之間的I/O橋接。應用程式處理器602可被實施為ASIC、SoC，或裝置之某一組合。應用程式處理器602包括產生與一或多個通信頻道606相關聯之訊息及GPIO的處理器(中央處理單元或CPU 604)。由通信頻道606產生之GPIO信號及訊息可由VGI FSM 626中之各別監測電路612、614監測。在一些實例中，GPIO監測電路612可經調適以產生表示實體GPIO信號之狀態及/或實體GPIO信號之狀態改變的虛擬GPIO信號。在一些實例中，提供其他電路以產生表示實體GPIO信號之狀態及/或實體GPIO信號之狀態改變的虛擬GPIO信號。
估計電路618可經組態以估計用於GPIO信號及訊息之潛時資訊，且可針對通信鏈路622選擇最佳化用於編碼及傳輸GPIO信號及訊息之潛時的協定及/或通信模式。估計電路618可維持協定及模式資訊616，其特性化將在選擇協定及/或通信模式時考慮之通信鏈路622之某些態樣。估計電路618可經進一步組態以選擇用於編碼及傳輸GPIO信號及訊息之封包類型。估計電路618可提供由封包化器620使用以編碼GPIO信號及訊息之組態資訊。在一個實例中，組態資訊被提供為可囊封於封包中之命令，使得可在接收器處判定封包之類型。可為命令之組態資訊亦可提供至實體層電路(PHY 608)。PHY 608可使用組態資訊以選擇用於傳輸關聯封包之協定及/或通信模式。接著，PHY 608可產生適當傳信以傳輸封包。
周邊裝置624可包括VGI FSM 626，VGI FSM 626可經組態以處理自通信鏈路622接收之資料封包。周邊裝置624處之VGI FSM 626可提取訊息且可將虛擬GPIO信號中之位元位置映射至周邊裝置624中之實體GPIO接腳上。在某些實施例中，通信鏈路622係雙向的，且應用程式處理器602及周邊裝置624兩者皆可用作傳輸器及接收器兩者。
應用程式處理器602中之PHY 608及周邊裝置624中之對應PHY 628可經組態以建立及操作通信鏈路622。PHY 608及628可耦接至或包括收發器108 (參見圖1)。在一些實例中，PHY 608及628可分別在應用程式處理器602及周邊裝置624處支援諸如I2C、I3C、RFFE或SMBus介面之雙線介面，且可將虛擬GPIO信號及訊息囊封成經由通信鏈路622而傳輸之封包，通信鏈路622可為例如多線串列匯流排或多線並列匯流排。
如本文中所描述，VGI穿隧可使用經組態用於操作通信鏈路622之現有或可用協定且在無需全部實體GPIO接腳之情況下予以實施。VGI FSM 610、626可處置GPIO傳信而無需應用程式處理器602及/或周邊裝置624中之處理器之介入。VGI之使用可縮減與通信鏈路622相關聯之接腳計數、功率消耗及潛時。
在接收裝置處，將虛擬GPIO信號轉換成實體GPIO信號。可使用虛擬GPIO信號組態實體GPIO接腳之某些特性。舉例而言，可使用虛擬GPIO信號組態實體GPIO接腳之轉換速率、極性、驅動強度以及其他相關參數及屬性。用以組態實體GPIO接腳之組態參數可儲存於與對應GPIO接腳相關聯之組態暫存器中。此等組態參數可使用諸如I2C、I3C或RFFE之專屬或習知協定予以定址。在一個實例中，可在I3C可定址暫存器中維護組態參數。本文中所揭示之某些態樣係關於縮減與組態參數及對應位址(例如，用以儲存組態參數之暫存器之位址)之傳輸相關聯的潛時。
VGI介面使能夠傳輸訊息及虛擬GPIO信號，藉以可經由有線或無線通信鏈路622在串列資料串流中發送虛擬GPIO信號、訊息或兩者。在一個實例中，串列資料串流可經由I2C、I3C或RFFE匯流排以封包及/或作為異動序列而傳輸。I2C/I3C訊框中之虛擬GPIO資料之存在可使用特殊命令碼予以傳信以將該訊框識別為VGPIO訊框。VGPIO訊框可根據I2C或I3C協定作為廣播訊框或經定址訊框而傳輸。在一些實施方案中，串列資料串流可以類似於通用非同步接收器/傳輸器(UART)傳信及傳訊協定(可被稱為UART_VGI操作模式)之形式而傳輸。此亦可被稱為VGI傳訊介面或VGMI。
圖7繪示VGI廣播訊框700、720之實例。在第一實例中，根據I2C或I3C協定，廣播訊框700始於開始位元702 (S)，隨後是標頭704。可使用VGI廣播共同命令碼706識別VGI廣播訊框。VGPIO資料酬載708包括數個(n 個)虛擬GPIO信號7120 至712 n -1 ，範圍係自第一虛擬GPIO信號7120 至第n 虛擬GPIO信號712 n -1 。VGI FSM可包括將VGPIO資料酬載708中之虛擬GPIO信號之位元位置映射至習知GPIO接腳的映射表。VGPIO資料酬載708中之傳信之虛擬性質對於傳輸及接收裝置中之處理器而言可為透通的。
在第二實例中，可由主機裝置傳輸經遮罩VGI廣播訊框720以改變一或多個GPIO接腳之狀態，而不干擾其他GPIO接腳之狀態。在此實例中，用於一或多個裝置之I/O信號經遮罩，而目標裝置中之I/O信號未經遮罩。經遮罩VGI廣播訊框720始於開始位元722，隨後是標頭724。可使用經遮罩VGI廣播共同碼726識別經遮罩VGI廣播訊框720。VGPIO資料酬載728可包括I/O信號值7340 至734 n -1 及對應遮罩位元7320 至732 n -1 ，範圍係自用於第一I/O信號(IO0 )之第一遮罩位元M0 7320 至用於第n I/O信號IO n -1 之第n 遮罩位元M n -1 732 n -1 。
停止位元或同步位元(Sr/P 710、730)終止廣播訊框700、720。可傳輸同步位元以指示額外VGPIO酬載將被傳輸。在一個實例中，同步位元可為I2C介面中之重複開始位元。
圖8繪示VGI定向訊框800、820之實例。在第一實例中，VGI定向訊框800可定址至單一周邊裝置，或在一些情況下定址至周邊裝置群組。根據I2C或I3C協定，VGI定向訊框800中之第一者始於開始位元802 (S)，隨後是標頭804。可使用VGI定向共同命令碼806識別VGI定向訊框800。在定向共同命令碼806之後可為同步欄位808a (Sr)及位址欄位810a，其包括受控器識別符以選擇經定址裝置。在位址欄位810a之後的定向VGPIO資料酬載812a包括關於經定址裝置之I/O信號集合的值816。VGI定向訊框800可包括用於額外裝置之額外定向酬載812b。舉例而言，在第一定向VGPIO資料酬載812a之後可為同步欄位808b及第二位址欄位810b。在此實例中，第二定向VGPIO酬載812b包括關於第二經定址裝置之I/O信號集合的值818。VGI定向訊框800之使用可准許傳輸廣播VGPIO訊框700、720中攜載之I/O信號之子集或部分的值。
在第二實例中，可由主機裝置傳輸經遮罩VGI定向訊框820以改變一或多個GPIO接腳之狀態，而不干擾單一周邊裝置中之其他GPIO接腳之狀態且不影響其他周邊裝置。在一些實例中，一或多個裝置中之I/O信號可經遮罩，而一或多個目標裝置中之經選擇I/O信號未經遮罩。經遮罩VGI定向訊框820始於開始位元822，隨後是標頭824。可使用經遮罩VGI定向共同命令碼826識別經遮罩VGI定向訊框820。在經遮罩VGI定向命令碼826之後可為同步欄位828 (Sr)及位址欄位830，其包括受控器識別符以選擇經定址裝置。隨後的定向酬載832包括關於經定址裝置之I/O信號集合的VGPIO值。舉例而言，定向資料酬載832中之VGPIO值可包括I/O信號值838及對應遮罩位元836。
停止位元或同步位元(Sr/P 814、834)終止VGI定向訊框800、820。可傳輸同步位元以指示額外VGPIO酬載將被傳輸。在一個實例中，同步位元可為I2C介面中之重複開始位元。
在接收裝置(例如，應用程式處理器502及/或周邊裝置504、506、508)處，將經接收虛擬GPIO信號擴展成呈現於GPIO接腳上之實體GPIO信號狀態。如本文中所使用之術語「接腳」可指諸如焊墊、接腳或其他互連元件之實體結構，其用以將IC耦接至連線、跡線、通孔通路，或提供於電路板、基板或其類似者上之其他合適實體連接器。每一GPIO接腳可與儲存用於GPIO接腳之組態參數的一或多個組態暫存器相關聯。圖9繪示可與實體接腳相關聯之組態暫存器900及920。每一組態暫存器900、920被實施為一位元組(8個位元)暫存器，其中不同位元或位元群組定義可經由組態而控制之特性或其他特徵。在第一實例中，位元D0至D2 902控制用於GPIO接腳之驅動強度，位元D3至D5 904控制用於GPIO接腳之轉換速率，位元D6 906啟用中斷，且位元D7 908判定中斷被邊緣觸發抑或由電壓位準觸發。在第二實例中，位元D0 922選擇GPIO接腳接收反相抑或非反相信號，位元D1至D2 924定義輸入或輸出接腳之類型，位元D3至D4 926定義未驅動接腳之某些特性，位元D5至D6 928定義用於傳信狀態之電壓位準，且位元D7 930控制用於GPIO接腳之二進位值(亦即，GPIO接腳攜載二進位1抑或0)。
圖10為繪示實例VGI實施方案之圖解。圖10展示包括耦接至周邊裝置1006之主機裝置1004 (例如，主機SoC)之實例組態1002。主機裝置1004及周邊裝置1006可經由低速(LS)介面(I/F) 1008傳送信號且可傳送N數目個旁頻帶GPIO 1010。在第一實例VGI實施方案中，如組態1012中所展示，主機裝置及周邊裝置係使用三線同步全雙工VGI實施方案而耦接。在第二實例VGI實施方案中，如組態1014中所展示，主機裝置及周邊裝置係使用雙線非同步全雙工VGI實施方案而耦接。在組態1014中，主機裝置及周邊裝置各自包括可使用諸如I3C實體鏈路之一般實體鏈路之VGI FSM。組態1014可啟用NRZ傳訊(UART)、嵌入式GPIO/中斷，及/或頻帶中流量控制。在第三實例VGI實施方案中，如組態1016中所展示，主機裝置及周邊裝置係使用雙線同步半雙工VGI實施方案而耦接。在組態1016中，主機裝置及周邊裝置各自包括可使用諸如I3C實體鏈路之一般實體鏈路之VGI FSM。用於點對點模式中之 VGI/VGMI 之頻帶中硬體重置
在某些態樣中，點對點模式中之VGI/VGMI可能不包括針對頻帶中硬體重置(IBHR)之支援。因此，缺少IBHR支援之VGI/VGMI實施方案可能需要使用單獨硬重置線以指示VGI裝置之間的硬體重置。然而，使用單獨硬重置線可能不良，此係因為其存在會增加封裝大小。因此，需要一種支援用於不同傳信模式之IBHR的VGI/VGMI實施方案。本發明提供用於針對各種傳信模式將IBHR實施成2線及3線VGI/VGMI介面之方法。
圖11繪示不支援IBHR之VGI點對點組態1100。組態1100可支援2線傳信模式或3線傳信模式。在2線傳信模式中，VGI介面可包括用以在主機與受控器之間傳達第一資料(資料1)之第一連線1102，及用以在主機與受控器之間傳達第二資料(資料2)之第二連線1104。在3線傳信模式中，VGI介面可進一步包括用以在主機與受控器之間傳達時脈信號之第三連線1106。當包括第三連線1106時，VGI介面被認為是3線介面。此外，因為組態1100不支援IBHR，所以可能需要單獨硬體重置接腳/線1108來指示主機與受控器之間的硬重置。
圖12繪示支援IBHR之VGI點對點組態1200。在組態1200中，硬體重置之指示可經由VGI介面1202而合併。因此，硬體重置接腳/線1208之功能性被頻帶中吸收至VGI介面1202中。可針對不同傳信模式(例如，2線傳信模式、3線傳信模式等等)將頻帶中硬體重置功能實施至VGI介面1202中。一旦被實施，硬體重置接腳/線1208就不再係必要的，此係因為硬體重置功能自身移動至VGI介面1202。
圖13為繪示用於關於脈寬調變(PWM)/相位調節脈寬調變(PM-PWM)傳信模式運用VGI實施IBHR之技術的圖解1300。值得注意的是，PWM/PM-PWM傳信模式為2線傳信方案，且因此不使用時脈線。因此，硬重置傳信可基於資料線之邏輯狀態保持於0 (低邏輯狀態)所達之可組態時間段。詳言之，圖13繪示用於基於將資料線之邏輯狀態保持於0達比用於將邏輯狀態保持於0之理想最大時間段大得多之時間而傳信硬重置的技術(案例A：TLINE_LOW ＞＞ TLINE_LOW_M ax )。
在本發明之其他態樣中，硬重置傳信可基於資料線之邏輯狀態保持於1 (高邏輯狀態)所達之可組態時間段。詳言之，用於傳信硬重置之技術可基於將資料線之邏輯狀態保持於1達比用於將邏輯狀態保持於1之理想最大時間段大得多之時間(TLINE_HIGH ＞＞ TLINE_HIGH_M ax )。因而，下文所描述之關於基於將資料線保持於0 (低邏輯狀態)之硬重置傳信的技術亦可應用於基於將資料線保持於1 (高邏輯狀態)之硬重置傳信。
參考圖13，展示PWM/PM-PWM脈衝1304。無論在PWM模式中抑或在PM-PWM模式中，儘管脈衝1304之相位可改變，但脈衝1304之計時行為皆將不會改變。如所看到，資料線之邏輯狀態時常保持低。亦即，在資料線上主要傳輸資料值0。因此，此傳信特性可用以指示硬重置，如下文將闡釋。值得注意的是，根據一些態樣，當脈衝1304具有高邏輯狀態(邏輯狀態1)但具有小於半個時段之長度時，脈衝1304可被認為具有邏輯狀態0。然而，若脈衝1304具有高邏輯狀態(邏輯狀態1)且具有大於半個時段之長度，則脈衝1304可被認為具有邏輯狀態1。
亦在圖13中，展示標準PWM/PM-PWM時間窗1302。時間窗1302界定用於使脈衝1304自高邏輯狀態移動至低邏輯狀態且回至高邏輯狀態之標準時段。因此，基於知曉脈衝1304之計時行為(例如，知曉脈衝1304將保持於高邏輯狀態之時間)，可判定理想TLINE_LOW_M ax 1308。TLINE_LOW_M ax 1308 可表示用於當脈衝1304之邏輯狀態為0時之理想最大時間段，此係因為其在低邏輯狀態下佔據時間窗1302之最大部分，該最大部分在高邏輯狀態下未由脈衝1304佔據。
在本發明之一態樣中，如經由脈衝1306所展示，脈衝之低邏輯狀態之時段(TLINE_LOW 1310)可延伸至長於理想時段(例如，長於TLINE_LOW_M ax 1308)之量以指示硬重置。因此，當接收器(例如，受控器裝置)偵測到邏輯值0達長於TLINE_LOW_M ax 1308之時段時，接收器將會將信號解譯為硬重置信號且相應地起作用。在一態樣中，TLINE_LOW 1310可延伸至長於TLINE_LOW_M ax 1308之任何可組態長度以指示硬重置。舉例而言，TLINE_LOW 1310可延伸至2*TLINE_LOW_M ax 1308、3*TLINE_LOW_M ax 1308，或任何其他因數乘以TLINE_LOW_M ax 1308。
脈衝1306可經組態以在資料線上傳輸達任何次數，例如，一次、兩次、三次等等。在本發明之一態樣中，可藉由連續地重複具有延伸低邏輯狀態(TLINE_LOW 1310)之脈衝1306達可組態次數來指示硬重置。舉例而言，硬重置可被定義為脈衝1306之3次連續重複。因此，當接收器偵測到脈衝1306之3次連續重複時，接收器將會將信號解譯為硬重置信號且相應地起作用。因此，接收器明確地獲悉硬重置被指示，且任何混淆機會被最小化。
在本發明之一另外態樣中，在通電重置時，其間傳達硬重置之兩個裝置(例如，主機及受控器)可同意將脈衝1306視為硬重置信號所需要之預設數目次重複。因此，兩個裝置皆將具有將使用多少次重複來指示硬重置傳信之預定義知識。在一實例中，兩個裝置可同意針對脈衝1306之預設3次重複。因此，當具有TLINE_LOW 1310 ＞＞ TLINE_LOW_M ax 1308之脈衝1306被重複3次連續次數時，則指示硬重置。
圖14為繪示用於關於脈寬調變(PWM)/相位調節脈寬調變(PM-PWM)傳信模式運用VGI實施IBHR之另一技術的圖解1400。如上文所提及，PWM/PM-PWM傳信模式為2線傳信方案，且因此不使用時脈線。因此，硬重置傳信可基於資料線之邏輯狀態保持於0 (低邏輯狀態)所達之可組態時間段。詳言之，圖14繪示用於基於將資料線之邏輯狀態保持於0達比用於將邏輯狀態保持於0之理想最小時間段小得多之時間而傳信硬重置的技術(案例B：TLINE_LOW ＜＜ TLINE_LOW_M in )。
如上文所提及，硬重置傳信亦可基於資料線之邏輯狀態保持於1 (高邏輯狀態)所達之可組態時間段。詳言之，用於傳信硬重置之技術可基於將資料線之邏輯狀態保持於1達比用於將邏輯狀態保持於1之理想最小時間段小得多之時間(TLINE_HIGH ＜＜ TLINE_HIGH_Min )。因而，下文所描述之關於基於將資料線保持於0 (低邏輯狀態)之硬重置傳信的技術亦可應用於基於將資料線保持於1 (高邏輯狀態)之硬重置傳信。
參考圖14，展示PWM/PM-PWM脈衝1404。無論在PWM模式中抑或在PM-PWM模式中，儘管脈衝1404之相位可改變，但脈衝1404之計時行為皆將不會改變。如所看到，資料線之邏輯狀態大多時間保持高。亦即，在資料線上大多傳輸資料值1。因此，此傳信特性可用以指示硬重置，如下文將闡釋。
同時圖14中展示了一標準PWM/PM-PWM時間窗1402。時間窗1402界定用於使脈衝1404自高邏輯狀態移動至低邏輯狀態然後回至高邏輯狀態之一標準時段。因此，基於知曉脈衝1404之計時行為(例如，知曉脈衝1404將保持於高邏輯狀態之時間有多長)，可判定一理想TLINE_LOW_Min 1408。TLINE_LOW_M in 1408可表示用於當脈衝1404之邏輯狀態為0時之最小時間段，此係因為其在低邏輯狀態下佔據時間窗1302之最小部分，該最小部分在高邏輯狀態下未由脈衝1304佔據。
在本發明之一態樣中，如經由脈衝1406所展示，脈衝之低邏輯狀態之時段(TLINE_LOW 1410)可縮短至小於理想時段(例如，小於TLINE_LOW_Min 1408)之量以指示硬重置。因此，當一接收器(例如，受控器裝置)偵測到邏輯值0達小於TLINE_LOW_Min 1408之時段時，接收器將會將信號解譯為一硬重置信號且相應地起作用。在一態樣中，TLINE_LOW 1410可縮短至小於TLINE_LOW_Min 1408之任何可組態長度以指示硬重置。舉例而言，TLINE_LOW 1410可縮短至(1/2)*(TLINE_LOW_M in 1408)、(1/3)*(TLINE_LOW_Min 1408)，或任何其他因數乘以TLINE_LOW_Min 1408。
脈衝1406可經組態以在資料線上傳輸達任何次數，例如，一次、兩次、三次等等。在本發明之一態樣中，可藉由連續地重複具有縮短低邏輯狀態(TLINE_LOW 1410)之脈衝1406達可組態次數來指示硬重置。舉例而言，硬重置可被定義為脈衝1406之3次連續重複。因此，當接收器偵測到脈衝1406之3次連續重複時，接收器將會將信號解譯為一硬重置信號且相應地起作用。因此，接收器明確地獲悉硬重置被指示，且任何混淆機會被最小化。
在本發明之一另外態樣中，在通電重置時，其間傳達硬重置之兩個裝置(例如，主機及受控器)可同意將脈衝1406視為硬重置信號所需要之預設重複次數。因此，兩個裝置皆將具有將使用多少次重複來指示硬重置傳信之預定義知識。在一實例中，兩個裝置可同意針對脈衝1406之預設3次重複。因此，當具有TLINE_LOW 1410 ＜＜ TLINE_LOW_Min 1408之脈衝1406被重複3次連續次數時，則指示硬重置。
圖15為繪示用於關於同步UART傳信模式運用VGI實施IBHR之技術的圖解1500。值得注意的是，同步UART傳信模式為3線傳信方案，且因此使用兩個資料線及一個時脈線來傳達資訊。經由兩個資料線輸入或輸出之資料與時脈線信號同步。
參考圖15，硬重置傳信可基於資料線之邏輯狀態保持於0 (低邏輯狀態)所達之可組態時間段。詳言之，硬重置可基於將資料線之邏輯狀態保持於0達大於用於最大長度有效資料報之最大時脈循環數目之時間。
在本發明之其他態樣中，硬重置傳信可基於資料線之邏輯狀態保持於1 (高邏輯狀態)所達之可組態時間段。詳言之，硬重置可基於將資料線之邏輯狀態保持於1達大於用於最大長度有效資料報之最大時脈循環數目之時間。因而，下文所描述之關於基於將資料線保持於0 (低邏輯狀態)之硬重置傳信的技術亦可應用於基於將資料線保持於1 (高邏輯狀態)之硬重置傳信。
在一態樣中，當第一裝置(例如，主機)期望向第二裝置(例如，受控器)指示硬重置時，第一裝置可判定最大長度有效資料報1502所需要之最大時脈循環數目。此後，第一裝置可判定大於用於最大長度有效資料報之最大時脈循環數目之N數目個時脈循環(N個循環) 1504。為了指示硬重置，第一裝置可將資料線之邏輯狀態保持於0達等於N個循環之時段1506，其大於用於最大長度有效資料報之最大時脈循環數目。因此，當第二裝置偵測到資料線之邏輯狀態處於0達等於N個循環之時段1506時，第二裝置將會將信號解譯為硬重置信號且相應地起作用。
包括邏輯狀態0達時段1506之脈衝可經組態以在資料線上傳輸達任何次數，例如，一次、兩次、三次等等。在本發明之一態樣中，可藉由連續地重複具有邏輯狀態0達時段1506之脈衝達可組態次數來指示硬重置。舉例而言，硬重置可被定義為脈衝之3次連續重複。因此，當接收器偵測到具有邏輯狀態0達時段1506之脈衝之3次連續重複時，接收器將會將信號解譯為硬重置信號且相應地起作用。因此，接收器明確地獲悉硬重置被指示，且任何混淆機會被最小化。
在本發明之一另外態樣中，在通電重置時，其間傳達硬重置之兩個裝置(例如，主機及受控器)可同意將脈衝視為硬重置信號所需要之預設數目次重複。因此，兩個裝置皆將具有將使用多少次重複來指示硬重置傳信之預定義知識。在一實例中，兩個裝置可同意針對脈衝之預設3次重複。因此，當具有邏輯狀態0達時段1506之脈衝被重複3次連續次數時，則指示硬重置。
圖16為繪示用於關於非同步UART傳信模式運用VGI實施IBHR之技術的圖解1600。值得注意的是，非同步UART傳信模式為2線傳信方案，且因此使用兩個資料線且不使用時脈線來傳達資訊。
參考圖16，硬重置信號可基於資料線之邏輯狀態保持於0所達之可組態時間段。詳言之，硬重置可基於將資料線之邏輯狀態保持於0達大於有效資料報之最大長度之時間。
在本發明之其他態樣中，硬重置傳信可基於資料線之邏輯狀態保持於1 (高邏輯狀態)所達之可組態時間段。詳言之，硬重置可基於將資料線之邏輯狀態保持於1達大於有效資料報之最大長度之時間。因而，下文所描述之關於基於將資料線保持於0 (低邏輯狀態)之硬重置傳信的技術亦可應用於基於將資料線保持於1 (高邏輯狀態)之硬重置傳信。
在一態樣中，當第一裝置(例如，主機)期望向第二裝置(例如，受控器)指示硬重置時，第一裝置可判定有效資料報1602之最大長度。此後，為了指示硬重置，第一裝置可將資料線之邏輯狀態保持於0達時段1606，其大於有效資料報之最大長度。因此，當第二裝置偵測到資料線之邏輯狀態處於0達時段1606時，第二裝置將會將信號解譯為硬重置信號且相應地起作用。
包括邏輯狀態0達時段1606之脈衝可經組態以在資料線上傳輸達任何次數，例如，一次、兩次、三次等等。在本發明之一態樣中，可藉由連續地重複具有邏輯狀態0達時段1606之脈衝達可組態次數來指示硬重置。舉例而言，硬重置可被定義為脈衝之3次連續重複。因此，當接收器偵測到具有邏輯狀態0達時段1606之脈衝之3次連續重複時，接收器將會將信號解譯為硬重置信號且相應地起作用。因此，接收器明確地獲悉硬重置被指示，且任何混淆機會被最小化。
在本發明之一另外態樣中，在通電重置時，其間傳達硬重置之兩個裝置(例如，主機及受控器)可同意將脈衝視為硬重置信號所需要之預設數目次重複。因此，兩個裝置皆將具有將使用多少次重複來指示硬重置傳信之預定義知識。在一實例中，兩個裝置可同意針對脈衝之預設3次重複。因此，當具有邏輯狀態0達時段1606之脈衝被重複3次連續次數時，則指示硬重置。
圖17繪示根據本發明之一些態樣的用於接收頻帶中硬體重置(IBHR)傳信之方法1700。
在1702處，裝置可選擇傳信模式。舉例而言，裝置可在PWM/PM-PWM傳信模式1704、同步UART傳信模式1712及非同步UART傳信模式1720之間進行選擇。
若選擇PWM/PM-PWM傳信模式1704，則在1706處，裝置可偵測是否接收到具有硬重置信號之脈衝。舉例而言，裝置可偵測接收到具有TLINE_LOW ＞＞ TLINE_LOW_Max (或TLINE_HIGH ＞＞ TLINE_HIGH_Max )之脈衝，抑或接收到具有TLINE_LOW ＜＜ TLINE_Low_Min (或TLINE_HIGH ＜＜ TLINE_HIGH_Min )之脈衝。若否，則裝置可因為不指示硬重置而捨棄脈衝。
若接收到具有硬重置信號之脈衝，則在1708處，裝置可視情況判定是否接收到脈衝達必需連續次數。若未接收到具有硬重置信號之脈衝達必需連續次數，則裝置可因為不指示硬重置而捨棄脈衝。
在1710處，若滿足1706處之條件及1708處之選用條件，則裝置將脈衝解譯為指示硬重置且相應地執行硬重置。
若選擇同步UART傳信模式1712，則在1714處，裝置可偵測是否接收到具有硬重置信號之脈衝。舉例而言，裝置可偵測是否接收到具有邏輯狀態0 (或邏輯狀態1)達等於大於用於最大長度有效資料報之最大時脈循環數目之N個循環之時段的脈衝。若否，則裝置可因為不指示硬重置而捨棄脈衝。
若接收到具有硬重置信號之脈衝，則在1716處，裝置可視情況判定是否接收到脈衝達必需連續次數。若未接收到具有硬重置信號之脈衝達必需連續次數，則裝置可因為不指示硬重置而捨棄脈衝。
在1718處，若滿足1714處之條件及1716處之選用條件，則裝置將脈衝解譯為指示硬重置且相應地執行硬重置。
若選擇非同步UART傳信模式1720，則在1722處，裝置可偵測是否接收到具有硬重置信號之脈衝。舉例而言，裝置可偵測是否接收到具有邏輯狀態0 (或邏輯狀態1)達大於有效資料報之最大長度之時段的脈衝。若否，則裝置可因為不指示硬重置而捨棄脈衝。
若接收到具有硬重置信號之脈衝，則在1724處，裝置可視情況判定是否接收到脈衝達必需連續次數。若未接收到具有硬重置信號之脈衝達必需連續次數，則裝置可因為不指示硬重置而捨棄脈衝。
在1726處，若滿足1722處之條件及1724處之選用條件，則裝置將脈衝解譯為指示硬重置且相應地執行硬重置。方法及處理電路之實例
圖18為可在用於將頻帶中硬體重置傳信至接收裝置(例如，受控器)之發送裝置(例如，主機)處執行之方法的流程圖1800。
在區塊1804處，發送裝置可獲得用於組態待發送至接收裝置之脈衝之參考值。在區塊1806處，發送裝置可基於參考值將脈衝組態成具有邏輯狀態(低邏輯狀態或高邏輯狀態)達一時間段。
在一態樣中，參考值可為用於使脈衝具有邏輯狀態之理想最大時間段(參見圖13之1308)。因此，脈衝可經組態成具有邏輯狀態達大於理想最大時間段之時間段(參見圖13之1310)。
在一另外態樣中，參考值可為用於使脈衝具有邏輯狀態之理想最小時間段(參見圖14之1408)。因此，脈衝可經組態成具有邏輯狀態達小於理想最小時間段之時間段(參見圖14之1410)。
在另一態樣中，參考值可為用於最大長度有效資料報之最大時脈循環數目(參見圖15之1502)。因此，脈衝可經組態成具有邏輯狀態達等於大於用於最大長度有效資料報之最大時脈循環數目之時脈循環數目之時間段(參見圖15之1504及1506)。
在又一態樣中，參考值可為有效資料報之最大長度(參見圖16之1602)。因此，脈衝可經組態成具有邏輯狀態達大於有效資料報之最大長度之時間段(參見圖16之1606)。
在區塊1808處，發送裝置可在發送裝置與接收裝置之間的資料線上發送脈衝以向接收裝置指示頻帶中硬體重置。在一態樣中，可將脈衝發送至接收裝置達連續次數以指示頻帶中硬體重置。因而，在區塊1802處，在獲得參考值(區塊1804)之前，發送裝置可視情況與接收裝置協商脈衝將被連續地發送之次數以指示頻帶中硬體重置。
在一些實施方案中，可根據控制經由共用通信鏈路之傳輸的標準定義協定將脈衝發送至接收裝置。舉例而言，共用通信鏈路可包括根據由MIPI聯盟定義之I3C、RFFE、SPMI或其他協定而操作之串列匯流排。
圖19為繪示用於使用處理電路1902之設備1900之硬體實施方案之實例的圖解。該設備可實施根據本文中所揭示之某些態樣之橋接電路。處理電路通常具有控制器或處理器1916，其可包括一或多個微處理器、微控制器、數位信號處理器、定序器及/或狀態機。處理電路1902可運用大體上由匯流排1920表示之匯流排架構予以實施。取決於處理電路1902之特定應用及整體設計約束，匯流排1920可包括任何數目個互連匯流排及橋接器。匯流排1920將包括由控制器或處理器1916、模組或電路1904、1906、1908及1910以及處理器可讀儲存媒體1918表示之一或多個處理器及/或硬體模組之各種電路鏈接在一起。可提供一或多個實體層電路及/或模組1914以支援經由使用多線匯流排1912或其他通信結構而實施之通信鏈路的通信。匯流排1920亦可鏈接此項技術中所熟知的諸如計時源、周邊設備、電壓調節器及功率管理電路之各種其他電路，且因此將不再予以描述。
處理器1916負責一般處理，包括執行儲存於處理器可讀儲存媒體1918上之軟體、程式碼及/或指令。處理器可讀儲存媒體可包括非暫時性儲存媒體。軟體在由處理器1916執行時致使處理電路1902執行上文針對任何特定設備所描述之各種功能(例如，關於圖18所描述之功能)。處理器可讀儲存媒體可用於儲存在執行軟體時由處理器1916操縱之資料。處理電路1902進一步包括模組1904、1906、1908及1910中之至少一者。模組1904、1906、1908及1910可為在處理器1916中執行之軟體模組、駐存/儲存於處理器可讀媒體1918中、耦接至處理器1916之一或多個硬體模組，或其某一組合。模組1904、1906、1908及1910可包括微控制器指令、狀態機組態參數，或其某一組合。
在一個組態中，設備1900包括：經組態以與接收裝置協商脈衝將被連續地發送之次數以指示頻帶中硬體重置的模組及/或電路1904；經組態以獲得用於組態待發送至接收裝置之脈衝之參考值的模組及/或電路1906；經組態以基於參考值將脈衝組態成具有邏輯狀態(低邏輯狀態或高邏輯狀態)達一時間段的模組及/或電路1908；及經組態以在發送裝置與接收裝置之間的資料線上發送脈衝以向接收裝置指示頻帶中硬體重置的模組及/或電路1910。
圖20為可在用於自接收裝置(例如，主機)偵測頻帶中硬體重置之接收裝置(例如，受控器)處執行之方法的流程圖2000。
在區塊2004處，接收裝置可在發送裝置與接收裝置之間的資料線上接收脈衝。
在區塊2006處，接收裝置可將脈衝之邏輯狀態(低邏輯狀態或高邏輯狀態)之時間段與參考值進行比較。
在區塊2008處，接收裝置可基於比較偵測脈衝是否指示頻帶中硬體重置。
在區塊2010，接收裝置可在脈衝指示頻帶中硬體重置之情況下執行頻帶中硬體重置。
在一態樣中，接收裝置可進一步基於脈衝被接收之連續次數而偵測脈衝是否指示頻帶中硬體重置。因而，在區塊2002處，在接收脈衝(區塊2004)之前，接收裝置可視情況與發送裝置協商脈衝將被連續地接收之次數以偵測脈衝是否指示頻帶中硬體重置。
在一態樣中，參考值可為用於使脈衝具有邏輯狀態之理想最大時間段(參見圖13之1308)。因此，脈衝可經偵測為在脈衝之邏輯狀態之時間段大於理想最大時間段(參見圖13之1310)的情況下指示頻帶中硬體重置。
在另一態樣中，參考值可為用於使脈衝具有邏輯狀態之理想最小時間段(參見圖14之1408)。因此，脈衝可經偵測為在脈衝之邏輯狀態之時間段小於理想最小時間段(參見圖14之1410)的情況下指示頻帶中硬體重置。
在一另外態樣中，參考值可為用於最大長度有效資料報之最大時脈循環數目(參見圖15之1502)。因此，脈衝可經偵測為在脈衝之邏輯狀態之時間段等於大於用於最大長度有效資料報之最大時脈循環數目之時脈循環數目(參見圖15之1504及1506)的情況下指示頻帶中硬體重置。
在又一態樣中，參考值可為有效資料報之最大長度(參見圖16之1602)。因此，脈衝可經偵測為在脈衝之邏輯狀態之時間段大於有效資料報之最大長度(參見圖16之1606)的情況下指示頻帶中硬體重置。
在一些實施方案中，可根據控制經由共用通信鏈路之傳輸的標準定義協定自發送裝置接收脈衝。舉例而言，共用通信鏈路可包括根據由MIPI聯盟定義之I3C、RFFE、SPMI或其他協定而操作之串列匯流排。
圖21為繪示用於使用處理電路2102之設備2100之硬體實施方案之實例的圖解。該設備可實施根據本文中所揭示之某些態樣之橋接電路。處理電路通常具有控制器或處理器2116，其可包括一或多個微處理器、微控制器、數位信號處理器、定序器及/或狀態機。處理電路2102可運用大體上由匯流排2120表示之匯流排架構予以實施。取決於處理電路2102之特定應用及整體設計約束，匯流排2120可包括任何數目個互連匯流排及橋接器。匯流排2120將包括由控制器或處理器2116、模組或電路2104、2106、2108及2110以及處理器可讀儲存媒體2118表示之一或多個處理器及/或硬體模組之各種電路鏈接在一起。可提供一或多個實體層電路及/或模組2114以支援經由使用多線匯流排2112或其他通信結構而實施之通信鏈路的通信。匯流排2120亦可鏈接此項技術中所熟知的諸如計時源、周邊設備、電壓調節器及功率管理電路之各種其他電路，且因此將不再予以描述。
處理器2116負責一般處理，包括執行儲存於處理器可讀儲存媒體2118上之軟體、程式碼及/或指令。處理器可讀儲存媒體可包括非暫時性儲存媒體。軟體在由處理器2116執行時致使處理電路2102執行上文針對任何特定設備所描述之各種功能(例如，關於圖17及圖20所描述之功能)。處理器可讀儲存媒體可用於儲存在執行軟體時由處理器2116操縱之資料。處理電路2102進一步包括模組2104、2106、2108及2110中之至少一者。模組2104、2106、2108及2110可為在處理器2116中執行之軟體模組、駐存/儲存於處理器可讀媒體2118中、耦接至處理器2116之一或多個硬體模組，或其某一組合。模組2104、2106、2108及2110可包括微控制器指令、狀態機組態參數，或其某一組合。
在一種組態中，設備2100包括：經組態以與發送裝置協商脈衝將被連續地接收之次數以偵測脈衝是否指示頻帶中硬體重置的模組及/或電路2104；經組態以將脈衝之邏輯狀態(低邏輯狀態或高邏輯狀態)之時間段與參考值進行比較且基於比較偵測脈衝是否指示頻帶中硬體重置的模組及/或電路2106；經組態以在脈衝指示頻帶中硬體重置之情況下執行頻帶中硬體重置的模組及/或電路2108；及經組態以在發送裝置與接收裝置之間的資料線上接收脈衝的模組及/或電路2110。
應理解，所揭示程序中之步驟之特定次序或階層為例示性途徑之說明。基於設計偏好，應理解，可重新配置程序中之步驟之特定次序或階層。此外，可組合或省略一些步驟。隨附方法請求項以樣本次序呈現各種步驟之要素，且並不意欲限於所呈現之特定次序或階層。
提供先前描述以使熟習此項技術者能夠實踐本文中所描述之各種態樣。對此等態樣之各種修改對於熟習此項技術者而言將容易顯而易見，且本文中所定義之一般原理可適用於其他態樣。因此，申請專利範圍並不意欲限於本文中所展示之態樣，而是欲符合與申請專利範圍語言一致之全部範疇，其中以單數形式對一元件之參考並不意欲意謂「一個且僅一個」，除非有如此明確陳述，而是「一或多個」。除非另有明確陳述，否則術語「一些」係指一或多個。為一般技術者所知或以後將知曉的貫穿本發明所描述之各種態樣之要素的所有結構及功能等效物以引用的方式明確地地併入本文中，且意欲由申請專利範圍囊括。此外，本文中所揭示之任何內容皆不意欲奉獻於公眾，而不論此揭示內容是否在申請專利範圍中予以明確地敍述。任何請求項要素不應被認作構件加功能，除非該要素係使用片語「用於……的構件」予以明確地敍述。
100‧‧‧設備
102‧‧‧處理電路
104‧‧‧電路/裝置/特殊應用積體電路
106‧‧‧電路/裝置/周邊裝置
108‧‧‧電路/裝置/收發器
110‧‧‧數據機
112‧‧‧處理器
114‧‧‧機上記憶體
116‧‧‧匯流排介面電路
118a‧‧‧匯流排
118b‧‧‧匯流排
120‧‧‧匯流排
122‧‧‧處理器可讀儲存體
126‧‧‧顯示器
128‧‧‧開關/按鈕
130‧‧‧開關/按鈕
132‧‧‧小鍵盤
200‧‧‧設備
202‧‧‧受控器裝置
204‧‧‧控制功能
206‧‧‧組態暫存器
208‧‧‧時脈產生電路
210‧‧‧收發器
210a‧‧‧接收器
210b‧‧‧共同電路
210c‧‧‧傳輸器
212‧‧‧控制邏輯
214a‧‧‧線驅動器/接收器
214b‧‧‧線驅動器/接收器
216‧‧‧第二連線
218‧‧‧第一連線
220‧‧‧裝置
222a‧‧‧裝置
222n‧‧‧裝置
224‧‧‧儲存體
228‧‧‧信號
230‧‧‧2線串列匯流排
300‧‧‧方塊圖
302‧‧‧裝置
304‧‧‧數據機
306‧‧‧基頻處理器
308‧‧‧射頻前端(RFFE)匯流排
310‧‧‧射頻前端(RFFE)介面
312‧‧‧射頻(RF)積體電路(RFIC)
313‧‧‧開關
314‧‧‧射頻(RF)調諧器
315‧‧‧功率放大器(PA)
316‧‧‧低雜訊放大器(LNA)
317‧‧‧功率管理模組
320‧‧‧通信鏈路
400‧‧‧設備
402‧‧‧主機系統單晶片(SoC)
404‧‧‧I3C介面
406‧‧‧虛擬通用目的輸入/輸出有限狀態機(VGI FSM)
410‧‧‧多線串列匯流排
412‧‧‧周邊裝置
414‧‧‧I3C介面
416‧‧‧虛擬通用目的輸入/輸出有限狀態機(VGI FSM)
418‧‧‧資料連線
420‧‧‧時脈連線
500‧‧‧設備
502‧‧‧應用程式處理器
504‧‧‧周邊裝置
506‧‧‧周邊裝置
508‧‧‧周邊裝置
510‧‧‧通信鏈路
512‧‧‧通信鏈路
514‧‧‧通信鏈路
520‧‧‧旁頻帶通用目的輸入/輸出(GPIO)
522‧‧‧旁頻帶通用目的輸入/輸出(GPIO)
524‧‧‧旁頻帶通用目的輸入/輸出(GPIO)
600‧‧‧設備
602‧‧‧應用程式處理器
604‧‧‧中央處理單元(CPU)
606‧‧‧通信頻道
608‧‧‧實體層電路(PHY)
610‧‧‧虛擬通用目的輸入/輸出有限狀態機(VGI FSM)
612‧‧‧監測電路
614‧‧‧監測電路
616‧‧‧協定及模式資訊
618‧‧‧估計電路
620‧‧‧封包化器
622‧‧‧通信鏈路
624‧‧‧周邊裝置
626‧‧‧虛擬通用目的輸入/輸出有限狀態機(VGI FSM)
628‧‧‧實體層電路(PHY)
700‧‧‧虛擬通用目的輸入/輸出(VGI)廣播訊框
702‧‧‧開始位元
704‧‧‧標頭
706‧‧‧虛擬通用目的輸入/輸出(VGI)廣播共同命令碼
708‧‧‧虛擬通用目的輸入/輸出(VGPIO)資料酬載
710‧‧‧停止位元/同步位元
7120‧‧‧虛擬通用目的輸入/輸出(GPIO)信號
712n-1‧‧‧虛擬通用目的輸入/輸出(GPIO)信號
720‧‧‧經遮罩虛擬通用目的輸入/輸出(VGI)廣播訊框
722‧‧‧開始位元
724‧‧‧標頭
726‧‧‧經遮罩虛擬通用目的輸入/輸出(VGI)廣播共同碼
728‧‧‧虛擬通用目的輸入/輸出(VGPIO)資料酬載
730‧‧‧停止位元/同步位元
7320‧‧‧遮罩位元
732n-1‧‧‧遮罩位元
7340‧‧‧輸入/輸出(I/O)信號值
734n-1‧‧‧輸入/輸出(I/O)信號值
800‧‧‧虛擬通用目的輸入/輸出(VGI)定向訊框
802‧‧‧開始位元
804‧‧‧標頭
806‧‧‧定向共同命令碼
808a‧‧‧同步欄位
808b‧‧‧同步欄位
810a‧‧‧位址欄位
810b‧‧‧第二位址址欄位
812a‧‧‧虛擬通用目的輸入/輸出(VGPIO)資料酬載
812b‧‧‧定向酬載
814‧‧‧停止位元/同步位元
816‧‧‧值
818‧‧‧值
820‧‧‧經遮罩虛擬通用目的輸入/輸出(VGI)定向訊框
822‧‧‧開始位元
824‧‧‧標頭
826‧‧‧經遮罩虛擬通用目的輸入/輸出(VGI)定向命令碼
828‧‧‧同步欄位
830‧‧‧位址欄位
832‧‧‧定向資料酬載
834‧‧‧停止位元/同步位元
836‧‧‧遮罩位元
838‧‧‧輸入/輸出(I/O)信號值
900‧‧‧組態暫存器
902‧‧‧位元D0至D2
904‧‧‧位元D3至D5
906‧‧‧位元D6
908‧‧‧位元D7
920‧‧‧組態暫存器
922‧‧‧位元D0
924‧‧‧位元D1至D2
926‧‧‧位元D3至D4
928‧‧‧位元D5至D6
930‧‧‧位元D7
1002‧‧‧組態
1004‧‧‧主機裝置
1006‧‧‧周邊裝置
1008‧‧‧低速(LS)介面(I/F)
1010‧‧‧旁頻帶通用目的輸入/輸出(GPIO)
1012‧‧‧組態
1014‧‧‧組態
1016‧‧‧組態
1100‧‧‧虛擬通用目的輸入/輸出(VGI)點對點組態
1102‧‧‧第一連線
1104‧‧‧第二連線
1106‧‧‧第三連線
1108‧‧‧硬體重置接腳/線
1200‧‧‧虛擬通用目的輸入/輸出(VGI)點對點組態
1202‧‧‧虛擬通用目的輸入/輸出(VGI)介面
1208‧‧‧硬體重置接腳/線
1300‧‧‧圖解
1302‧‧‧標準脈寬調變/相位調變脈寬調變(PWM/PM-PWM)時間窗
1304‧‧‧脈寬調變/相位調變脈寬調變(PWM/PM-PWM)脈衝
1306‧‧‧脈衝
1308‧‧‧理想最大時間段/TLINE_LOW_M ax
1310‧‧‧時段/TLINE_LOW
1400‧‧‧圖解
1402‧‧‧標準脈寬調變/相位調變脈寬調變(PWM/PM-PWM)時間窗
1404‧‧‧脈寬調變/相位調變脈寬調變(PWM/PM-PWM)脈衝
1406‧‧‧脈衝
1408‧‧‧理想最小時間段/TLINE_LOW_Min
1410‧‧‧時段/TLINE_LOW
1500‧‧‧圖解
1502‧‧‧最大長度有效資料報
1504‧‧‧N數目個時脈循環
1506‧‧‧時段
1600‧‧‧圖解
1602‧‧‧有效資料報
1606‧‧‧時段
1700‧‧‧方法
1702‧‧‧步驟
1704‧‧‧脈寬調變/相位調變脈寬調變(PWM/PM-PWM)傳信模式
1706‧‧‧步驟
1708‧‧‧步驟
1710‧‧‧步驟
1712‧‧‧同步通用非同步接收器/傳輸器(UART)傳信模式
1714‧‧‧步驟
1716‧‧‧步驟
1718‧‧‧步驟
1720‧‧‧非同步通用非同步接收器/傳輸器(UART)傳信模式
1722‧‧‧步驟
1724‧‧‧步驟
1726‧‧‧步驟
1802‧‧‧區塊
1804‧‧‧區塊
1806‧‧‧區塊
1808‧‧‧區塊
1900‧‧‧設備
1902‧‧‧處理電路
1904‧‧‧模組/電路
1906‧‧‧模組/電路
1908‧‧‧模組/電路
1910‧‧‧模組/電路
1912‧‧‧多線匯流排
1914‧‧‧實體層電路/模組
1916‧‧‧控制器/或處理器
1918‧‧‧處理器可讀儲存媒體
1920‧‧‧匯流排
2000‧‧‧流程圖
2002‧‧‧區塊
2004‧‧‧區塊
2006‧‧‧區塊
2008‧‧‧區塊
2010‧‧‧區塊
2100‧‧‧設備
2102‧‧‧處理電路
2104‧‧‧模組/電路
2106‧‧‧模組/電路
2108‧‧‧模組/電路
2110‧‧‧模組/電路
2112‧‧‧多線匯流排
2114‧‧‧實體層電路/模組
2116‧‧‧控制器/處理器
2118‧‧‧處理器可讀儲存媒體
2120‧‧‧匯流排
圖1繪示使用IC裝置之間的資料鏈路之設備，其根據複數個可用標準中之一者而選擇性地操作。
圖2繪示用於使用IC裝置之間的資料鏈路之設備之系統架構。
圖3繪示使用RFFE匯流排以耦接各種射頻前端裝置之裝置。
圖4繪示根據本文中所揭示之某些態樣的使用I3C匯流排以耦接各種前端裝置之裝置。
圖5繪示包括可根據本文中所揭示之某些態樣而調適之應用程式處理器及多個周邊裝置的設備。
圖6繪示根據本文中所揭示之某些態樣的已經調適以支援虛擬GPIO之設備。
圖7繪示根據本文中所揭示之某些態樣的VGI廣播訊框之實例。
圖8繪示根據本文中所揭示之某些態樣的VGI定向訊框之實例。
圖9繪示根據本文中所揭示之某些態樣的可與實體接腳相關聯之組態暫存器。
圖10為繪示根據本文中所揭示之某些態樣之實例VGI實施方案的圖解。
圖11繪示不支援頻帶中硬體重置之VGI點對點組態。
圖12繪示支援頻帶中硬體重置之VGI點對點組態。
圖13繪示用於關於脈寬調變(PWM)/相位調變脈寬調變(PM-PWM)傳信模式運用VGI實施頻帶中硬體重置之技術。
圖14繪示用於關於脈寬調變(PWM)/相位調變脈寬調變(PM-PWM)傳信模式運用VGI實施頻帶中硬體重置之另一技術。
圖15繪示用於關於同步UART傳信模式運用VGI實施頻帶中硬體重置之技術。
圖16繪示用於關於非同步UART傳信模式運用VGI實施頻帶中硬體重置之技術。
圖17繪示根據本文中所揭示之某些態樣的用於接收頻帶中硬體重置傳信之方法。
圖18為繪示根據本文中所揭示之某些態樣而調適之應用程式處理器之某些操作的第一流程圖。
圖19繪示用於根據本文中所揭示之某些態樣而調適之設備之硬體實施方案的第一實例。
圖20為繪示根據本文中所揭示之某些態樣而調適之應用程式處理器之某些操作的第二流程圖。
圖21繪示用於根據本文中所揭示之某些態樣而調適之設備之硬體實施方案的第二實例。

Claims (30)

  1. 一種在用於將一頻帶中硬體重置傳信至一接收裝置之一發送裝置處執行之方法，其包含： 獲得用於組態待發送至該接收裝置之一脈衝之一參考值； 基於該參考值將該脈衝組態成具有一邏輯狀態達一時間段；及 在該發送裝置與該接收裝置之間的一資料線上發送該脈衝以向該接收裝置指示該頻帶中硬體重置。
  2. 如請求項1之方法，其中該邏輯狀態為一低邏輯狀態或一高邏輯狀態。
  3. 如請求項1之方法，其中將該脈衝發送至該接收裝置達一連續次數以指示該頻帶中硬體重置。
  4. 如請求項3之方法，其進一步包含： 與該接收裝置協商該脈衝將被連續地發送之該次數以指示該頻帶中硬體重置。
  5. 如請求項1之方法，其中： 該參考值為用於使該脈衝具有該邏輯狀態之一理想最大時間段；且 該脈衝經組態成具有該邏輯狀態達大於該理想最大時間段之該時間段。
  6. 如請求項1之方法，其中： 該參考值為用於使該脈衝具有該邏輯狀態之一理想最小時間段；且 該脈衝經組態成具有該邏輯狀態達小於該理想最小時間段之該時間段。
  7. 如請求項1之方法，其中： 該參考值為用於一最大長度有效資料報之一最大時脈循環數目；且 該脈衝經組態成具有該邏輯狀態達相當於大於用於該最大長度有效資料報之該最大時脈循環數目之一時脈循環數目之該時間段。
  8. 如請求項1之方法，其中： 該參考值為一有效資料報之一最大長度；且 該脈衝經組態成具有該邏輯狀態達大於該有效資料報之該最大長度之該時間段。
  9. 一種用於將一頻帶中硬體重置傳信至一接收裝置之發送裝置，其包含： 一線介面；及 一處理電路，其經組態以進行以下操作： 獲得用於組態待發送至該接收裝置之一脈衝之一參考值， 基於該參考值將該脈衝組態成具有一邏輯狀態達一時間段，及 經由該線介面在該發送裝置與該接收裝置之間的一資料線上發送該脈衝以向該接收裝置指示該頻帶中硬體重置。
  10. 如請求項9之發送裝置，其中該邏輯狀態為一低邏輯狀態或一高邏輯狀態。
  11. 如請求項9之發送裝置，其中將該脈衝發送至該接收裝置達一連續次數以指示該頻帶中硬體重置，該處理電路經進一步組態以進行以下操作： 與該接收裝置協商該脈衝將被連續地發送之該次數以指示該頻帶中硬體重置。
  12. 如請求項9之發送裝置，其中： 該參考值為用於使該脈衝具有該邏輯狀態之一理想最大時間段；且 該脈衝經組態成具有該邏輯狀態達大於該理想最大時間段之該時間段。
  13. 如請求項9之發送裝置，其中： 該參考值為用於使該脈衝具有該邏輯狀態之一理想最小時間段；且 該脈衝經組態成具有該邏輯狀態達小於該理想最小時間段之該時間段。
  14. 如請求項9之發送裝置，其中： 該參考值為用於一最大長度有效資料報之一最大時脈循環數目；且 該脈衝經組態成具有該邏輯狀態達等於大於用於該最大長度有效資料報之該最大時脈循環數目之一時脈循環數目之該時間段。
  15. 如請求項9之發送裝置，其中： 該參考值為一有效資料報之一最大長度；且 該脈衝經組態成具有該邏輯狀態達大於該有效資料報之該最大長度之該時間段。
  16. 一種在用於自一發送裝置偵測一頻帶中硬體重置之一接收裝置處執行之方法，其包含： 在該發送裝置與該接收裝置之間的一資料線上接收一脈衝； 將該脈衝之一邏輯狀態之一時間段與一參考值進行比較； 基於比較偵測該脈衝是否指示該頻帶中硬體重置；及 在該脈衝指示該頻帶中硬體重置之情況下執行該頻帶中硬體重置。
  17. 如請求項16之方法，其中該邏輯狀態為一低邏輯狀態或一高邏輯狀態。
  18. 如請求項16之方法，其中該偵測該脈衝是否指示該頻帶中硬體重置係進一步基於該脈衝被接收之一連續次數。
  19. 如請求項18之方法，其進一步包含： 與該發送裝置協商該脈衝將被連續地接收之該次數以偵測該脈衝是否指示該頻帶中硬體重置。
  20. 如請求項16之方法，其中： 該參考值為用於使該脈衝具有該邏輯狀態之一理想最大時間段；且 該脈衝經偵測為在該脈衝之該邏輯狀態之該時間段大於該理想最大時間段的情況下指示該頻帶中硬體重置。
  21. 如請求項16之方法，其中： 該參考值為用於使該脈衝具有該邏輯狀態之一理想最小時間段；且 該脈衝經偵測為在該脈衝之該邏輯狀態之該時間段小於該理想最小時間段的情況下指示該頻帶中硬體重置。
  22. 如請求項16之方法，其中： 該參考值為用於一最大長度有效資料報之一最大時脈循環數目；且 該脈衝經偵測為在該脈衝之該邏輯狀態之該時間段等於大於用於該最大長度有效資料報之該最大時脈循環數目之一時脈循環數目的情況下指示該頻帶中硬體重置。
  23. 如請求項16之方法，其中： 該參考值為一有效資料報之一最大長度；且 該脈衝經偵測為在該脈衝之該邏輯狀態之該時間段大於該有效資料報之該最大長度的情況下指示該頻帶中硬體重置。
  24. 一種用於自一發送裝置偵測一頻帶中硬體重置之接收裝置，其包含： 一線介面；及 一處理電路，其經組態以進行以下操作： 經由該線介面在該發送裝置與該接收裝置之間的一資料線上接收一脈衝， 將該脈衝之一邏輯狀態之一時間段與一參考值進行比較， 基於比較偵測該脈衝是否指示該頻帶中硬體重置，及 在該脈衝指示該頻帶中硬體重置之情況下執行該頻帶中硬體重置。
  25. 如請求項24之接收裝置，其中該邏輯狀態為一低邏輯狀態或一高邏輯狀態。
  26. 如請求項24之接收裝置，其中經組態以偵測該脈衝是否指示該頻帶中硬體重置的該處理電路經進一步組態以基於該脈衝被接收之一連續次數進行偵測，該處理電路經進一步組態以： 與該發送裝置協商該脈衝將被連續地接收之該次數以偵測該脈衝是否指示該頻帶中硬體重置。
  27. 如請求項24之接收裝置，其中： 該參考值為用於使該脈衝具有該邏輯狀態之一理想最大時間段；且 該脈衝經偵測為在該脈衝之該邏輯狀態之該時間段大於該理想最大時間段的情況下指示該頻帶中硬體重置。
  28. 如請求項24之接收裝置，其中： 該參考值為用於使該脈衝具有該邏輯狀態之一理想最小時間段；且 該脈衝經偵測為在該脈衝之該邏輯狀態之該時間段小於該理想最小時間段的情況下指示該頻帶中硬體重置。
  29. 如請求項24之接收裝置，其中： 該參考值為用於一最大長度有效資料報之一最大時脈循環數目；且 該脈衝經偵測為在該脈衝之該邏輯狀態之該時間段等於大於用於該最大長度有效資料報之該最大時脈循環數目之一時脈循環數目的情況下指示該頻帶中硬體重置。
  30. 如請求項24之接收裝置，其中： 該參考值為一有效資料報之一最大長度；且 該脈衝經偵測為在該脈衝之該邏輯狀態之該時間段大於該有效資料報之該最大長度的情況下指示該頻帶中硬體重置。
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