TW201729387A - 以包括複合半導體裝置整合在封裝體上之晶粒組織上的高頻通訊裝置所設計之微電子裝置 - Google Patents

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Abstract

本發明的實施例係包括一微電子裝置，該微電子裝置係包括一具有一以矽為基礎的基材之第一晶粒以及一耦接至第一晶粒之第二晶粒。在一範例中，第二晶粒以複合半導體材料形成。微電子裝置係包括一以複數個電連接件被耦接至第一晶粒之基材。基材係包括一用於以近似4GHz或更高頻率發送及接收通訊之天線單元。

Description

以包括複合半導體裝置整合在封裝體上之晶粒組織上的高頻通訊裝置所設計之微電子裝置
本發明的實施例係概括有關半導體裝置的製造。特別地，本發明的實施例係有關具有整合在封裝體上之一晶粒組織上的高頻通訊裝置之微電子裝置。
未來的無線產品係目標針對遠高於現在所用的較低GHz範圍之操作頻率。例如，5G(第5代行動網路或第5代無線系統)通訊預期以大於或等於15GHz的頻率運作。並且，現今的WiGig(無線千兆聯盟)產品係以60GHz運作。包括車用雷達及醫學成像等其他應用係利用位於公釐波頻率(例如30GHz-300GHz)的無線通訊技術。對於這些無線應用，所設計的RF(射頻)電路係需要高品質被動匹配網路，藉以容納預定頻帶(其中發生通訊)的傳輸，且亦需要高功率效率放大器以及低損失、功率合成器/開關。
依據本發明之一實施例，係特地提出一種微電子裝置，其包含：一具有一以矽為主的基材之第一晶粒；一被耦接至該第一晶粒之第二晶粒；該第二晶粒係在一不同基材中以複合半導體材料形成；及一以複數個連接件被耦接至該第一晶粒之基材，該基材包括一天線單元，用於在近似4GHz或更高的一頻率發送及接收通訊。
本文係描述以包括封裝體上的一中間晶粒組織中之複合半導體裝置的高頻通訊裝置所設計之微電子裝置。在下列描述中，將利用熟悉該技藝者所常用的用語來描述繪示性實行方式的不同態樣，以將其工作的實質內容傳達予其他熟悉該技藝者。然而，熟悉該技藝者將瞭解：本發明可僅以部分所描述態樣作實行。為了說明用，係提出特定的數字、材料及組態以供徹底瞭解繪示性實行方式。然而，熟悉該技藝者將瞭解：本發明可以在不具有特定細節下實行。在其他案例中，係省略或簡化熟知的形貌體以免模糊繪示性實行方式。
不同操作將依次以一最有助於瞭解本發明的方式被描述成多重的離散操作，然而，描述次序不應被詮釋成意指這些操作必具有次序因變性。特別來說，這些操作不需以所提出次序進行。
對於公釐(例如1-10mm，任何mm波)波通訊系統的高頻(例如5G、WiGig)無線應用，所設計的RF電路(例如低雜訊放大器、混合器、功率放大器等)係需要高品質的被動匹配網路，藉以容納其中發生通訊的預定頻帶之傳輸，且亦需要高效率功率放大器、及低損失、功率合成器/開關等。係可利用用於大於15GHz操作的CMOS技術，但具有減小的功率放大器效率且具有低品質被動件，主要是由於所採用之典型具有損耗性的矽基材所致。這不僅導致一較低的系統效能，且亦導致由於過多所產生熱量之增高的熱性需求。在一範例中，高散熱係由於在一相陣列配置(phased array arrangement)中必須利用多重的功率放大器達成所欲的輸出功率及傳輸範圍之事實所致。由於用於蜂巢式網路(例如4G、LTE、LTE-Adv)的典型傳輸範圍比起連接性(connectivity)(例如WiFi、WiGig)所需要者更大數倍，這將在5G系統上益加更為嚴格。
本設計係包括高頻組件(例如5G收發器)並對於一通訊系統的關鍵部份(例如GaAs、GaN、玻璃上被動件(Passives-on-Glass)等)利用非CMOS技術(例如非矽基材)。藉由一最佳系統隔化(partitioning)，需要高效率及高品質因子的關鍵部份係可以另一技術製造(例如複合半導體材料、族III-V材料)。這些部份有可能處於裝置級(例如GaN/GaAs上的電晶體)抑或電路級(例如III-V晶粒整合一功率放大器、一低雜訊放大器等)。全通訊系統將以一中間晶粒-組織方式被形成，如本發明的實施例中所討論。
本設計技術係容許將以不同技術製造的晶粒及/或裝置及/或基材共同整合在相同封裝體上，以供效能增強以及放鬆熱性要求。封裝體有可能包括天線單元，以供與其他無線系統之通訊。
在一實施例中，本設計係為一5G(第5代行動網路或第5代無線系統)架構，其具有被共同整合在具有低頻電路及整合式被動裝置(IPD)的相同封裝體上之一以非CMOS為基礎的收發器建造區塊(諸如以族III-V為基礎的裝置或晶粒)，以供效能增強及熱性要求放鬆。在此配置中，晶粒係組裝於一主要晶粒(例如CMOS晶粒)頂上，主要晶粒隨後組裝於封裝體上。封裝體可具有直接整合在其上之天線。5G架構係以一高頻率(例如至少20GHz、至少25GHz、至少28GHz、至少30GHz等)運作，並亦可對於端點具有近似1-50十億位元(gigabit)每秒(Gbps)連接。
在一範例中，本設計架構係包括一非CMOS收發器建造區塊(例如族III-V晶粒)，或者整合式被動裝置或晶粒(IPD)係初始地組裝於一具有低頻電路(例如小於30GHz的頻率、小於20GHz的頻率)之CMOS晶粒上、且然後與一天線封裝體作整合。此設計架構係導致效能增強、微型化、及熱性要求放鬆。在此架構中，組件可使用多元製造途徑作組裝(例如以晶圓級作組裝)。一最終通訊模組係可利用整合式天線。
此5G架構的設計係以對於特定組件(例如開關、功率放大器)及整合式被動裝置或晶粒(IPD)使用複合半導體材料以供更好品質的被動件為基礎，來提供用於高頻收發器之最佳化的效能。本設計係可包括，穿模互連，穿模導孔，穿基材導孔，或從一第一基材或第一晶粒至一第二基材或晶粒以供將高頻(例如至少25GHz)RF信號垂直地傳遞至第二基材或第二晶粒(例如第二基材或晶粒垂直地對準於第一基材或第一晶粒)之導孔，其導致一用於RF信號的較短路徑以及因此較少路徑損失。本設計亦由於具有一被設計用於天線或天線組件的第一基材及一被設計用於較高頻組件的第二基材而導致降低的成本。可利用模中電路之收發器組件的功能性測試係與將其初始地組裝於封裝體上的需求呈現解耦。此外，一包含具有或不具有封裝體上的天線之RFIC之無線5G模組係可以一分離的模組被設計及銷售。諸如阻抗匹配電路、諧波濾器、耦接器、功率合成器/分配器等的功能性區塊係可以IPD被實行。IPD概括利用晶圓製造廠(fab)技術(例如薄膜沉積、蝕刻、光微影術處理)被製造。
藉由將5G收發器有效率地隔化，係由於將被動件製造於一非CMOS基材上以改良被動件(例如利用IPD及較有效率的功率合成器或開關)而容許此架構降低功率消耗、減小熱性要求、並達成較高的功率放大器效率(例如使用族III-V技術)。本架構係提供一種將所有這些不同的離散組件連同天線整合在封裝體上以生成一全5G收發器之能力。這些組件係可處於一裝置級(例如離散電晶體)抑或處於一電路級(例如一功率放大器、一低雜訊放大器)。
圖1繪示根據一實施例將不同組件共同整合在一微電子裝置(例如一晶粒組織架構)中。微電子裝置100(例如一晶粒組織架構100)係包括一晶粒110(例如，具有以矽為基礎的基材之晶粒，具有至少一基帶單元及以一以矽為基礎的基材所形成的至少一收發器單元之CMOS電路，CMOS晶粒)的CMOS電路，以複合半導體材料(例如族III-V材料、砷化鎵(GaAs)、氮化鎵(GaN)、複合半導體晶粒等)或有機材料所形成的一晶粒132之電路或裝置(例如，個別電晶體、電晶體的群組)，一具有以複合半導體材料(例如族III-V材料、砷化鎵(GaAs)、氮化鎵(GaN)、複合半導體晶粒等)或有機材料所形成的晶粒136之電路或裝置，IPD 130，及具有包含至少一天線以供發送及接收高頻通訊(例如5G，WiGig，至少25GHz，至少28GHz，至少30GHz)的天線單元152之基材150。基材150可選用性包括不同組件(例如開關，形成於複合半導體材料中的開關，任何類型的裝置或電路，濾器，合成器等)。諸如傳統表面安裝被動件等的額外組件亦可被安裝至封裝體。此外，圖1的組件(例如132、130、136)係可被重疊模製並被覆蓋一外部屏蔽件。模材料可為一低損失非傳導介電材料，且屏蔽物可由一傳導材料製成。基材150包括傳導層153-155。在此範例中，導孔126及127係將一複合半導體晶粒的電路132及136、IPD 130及晶粒110經由一佈線層112(或再分佈層)耦接至天線單元152，以供這些組件之間的電性連接。基材120係包括一或多個介電層162以供傳導層160及161之間的隔離。
在一實施例中，晶粒110係被覆晶在中介件基材122的一側上。若晶粒110及一被晶粒110支撐的最高組件(例如複合半導體晶粒132及136，IPD 134)之總高度大於一特定高度(例如大於100微米)，則需要一中介件基材122或柱以供將基材組裝於中介件基材122上方。若晶粒110及最高組件(例如複合半導體晶粒132及136，IPD 134)之總高度小於一特定高度(例如100微米)，則可使用凸塊而非中介件基材。在一範例中，中介件基材122具有提供RF晶粒(例如晶粒132、136)的屏蔽之一有用功能。中介件基材之經接地的深導孔係可提供屏蔽，而中介件基材的其他組件則可提供一用於微電子裝置100之電源供應器。
相較於基材120的一厚度、長度及寬度維度而言，基材150可具有一不同厚度、長度及寬度維度。在一範例中，相較於可具有高密度互連(HDI)及阻抗控制式互連之基材120而言，用以主要地主導一封裝區域之基材的組件係在一分離的較低成本及較低電路密度基材152中被隔化。一基材可以低溫陶瓷材料、液晶聚合物、有機材料、玻璃等形成。HDI PCB技術係可包括比傳統PCB具有更高的電路密度之盲及/或經埋設的導孔程序以及可能的微導孔。以此方式，相較於一包括天線組件的平面性結構而言，不具有天線組件之基材120的面積係減小以降低成本。基材120可以任何材料(例如有機材料、疊層基材、用於形成CPU之材料等)形成，其係被設計用於具有所欲有的高頻特徵(例如基材損失、介電常數)之高頻設計。
晶粒110可包括互補金屬氧化物半導體(CMOS)電路(例如以一以矽為基礎的基材所形成之CMOS電路)。天線單元152係包括一或多個傳導層。銲料球或凸塊142將基材150耦接至中介件基材122，而銲料球、凸塊或柱114則將中介件基材耦接至基材120。若基材150與基材120之間需要一較小間隔(例如小於100微米)，中介件基材122可被具有或不具有腔穴的金屬柱或凸塊所取代。
在一實施例中，高功率、高效率功率放大器、開關及/或合成器係以複合半導體材料被形成於晶粒132及136上，晶粒132及136係被直接地組裝於矽晶粒110上，其中一佈線層112(或再分佈層)係分離晶粒110以及晶粒132及136。IPD 130係以一類似方式被組裝於佈線層112上並附接至晶粒110的一相同側。可以多元的製造處理技術(例如以晶圓級組裝在CMOS矽晶粒110上)進行此程序。在一範例中，晶粒110可具有介於從近似200x200微米至1x1公釐的範圍之維度。包括晶粒110、130、132及136的此多晶粒或多晶片模組係可隨後被覆晶在一高密度互連封裝體(例如中介件基材122)上，其以周邊地極導孔提供功率分佈暨RF電路的屏蔽。
在一實施例中，天線單元152係設置於微電子裝置100上盡可能靠近功率放大器(例如晶粒132或136的功率放大器)以盡量減少路徑損失。圖1的基材150已自微電子裝置100的其他基材及組件呈現解耦且分離，以由於供基材用的較低成本材料而降低裝置100的成本。在一範例中，用以饋給天線單元152之RF信號係從晶粒132及136中的至少一者傳遞經過佈線層112且然後經過中介件基材122的導孔至天線單元152。
圖2繪示根據一實施例將不同組件共同整合在一微電子裝置(例如一晶粒組織架構)中。相較於微電子裝置100，微電子裝置200係包括類似組件，差異在於佈線層112已被銲料球或凸塊所取代。裝置200(例如一晶粒組織架構200)係包括一晶粒210的電路或裝置(例如具有以矽為基礎的基材之晶粒，具有至少一基帶單元及以一以矽為基礎的基材所形成之至少一收發器單元之CMOS電路，CMOS晶粒)，以複合半導體材料(例如族III-V材料、砷化鎵(GaAs)、氮化鎵(GaN)、複合半導體晶粒等)所形成之一晶粒232的電路或裝置，以複合半導體材料(例如族III-V材料、砷化鎵(GaAs)、氮化鎵(GaN)、複合半導體晶粒等)所形成之一晶粒236的電路或裝置，IPD 230，及具有附有至少一天線的天線單元252以供發送及接收高頻通訊(例如5G，WiGig，至少4GHz，至少15GHz，至少25GHz，至少28GHz，至少30GHz)之基材250。基材250係包括傳導及絕緣層。在此範例中，導孔226及227係將一複合半導體晶粒的晶粒232及236、IPD 230及晶粒210經由銲料球或凸塊212及晶粒210的一上傳導層耦接至天線單元252，以供這些組件之間的電性連接。在一範例中，晶粒230、232及236的墊(及對應的球或凸塊)之一間距係匹配或等於晶粒210的墊之一間距。
若CMOS晶粒210及一被CMOS晶粒210所支撐的最高組件(例如複合半導體晶粒232及236、IPD 234)之一總高度大於一特定高度(例如大於100微米)，則需要一中介件基材222或柱以供將基材組裝於中介件基材222上方。若CMOS晶粒210及最高組件(例如複合半導體晶粒232及236，IPD 234)之總高度小於一特定高度(例如100微米)，則可使用凸塊而非中介件基材。在一範例中，中介件基材222具有提供RF晶粒(例如晶粒232、236)的屏蔽之一有用功能。中介件基材之經接地的深導孔係可提供屏蔽，而中介件基材的其他組件則可提供一用於微電子裝置200之功率供應器。
在一實施例中，高功率、高效率功率放大器、開關、及/或合成器係以複合半導體材料被形成於晶粒232及236上，晶粒232及236直接被組裝於CMOS矽晶粒200上，其中銲料球或凸塊212係分離CMOS晶粒210以及晶粒232及236。IPD 230以一類似方式被組裝且附接至晶粒210的一相同側。可以多元的製造處理技術(例如以晶圓級組裝在矽晶粒210上)進行此程序。在一範例中，晶粒210可具有介於從近似200x200微米至1x1公釐的範圍之維度。包括晶粒210、230、232及236的此多晶粒或多晶片模組係可隨後被覆晶在一高密度互連封裝體(例如中介件基材222)上，其以周邊地極導孔提供功率分佈暨RF電路的屏蔽。
在一實施例中，天線單元252係設置於微電子裝置200上盡可能靠近功率放大器(例如晶粒232或236的功率放大器)以盡量減少路徑損失。圖2的基材250已自微電子裝置200的其他基材及組件呈現解耦且分離，以由於供基材用的較低成本材料而降低裝置200的成本。在一範例中，用以饋給天線單元252之RF信號係從晶粒232及236中的至少一者傳遞經過銲料球或凸塊212至晶粒210的一上傳導層且然後經過中介件基材222的導孔至天線單元252。
圖1及2繪示其中RF信號被傳遞經過一中介件基材之實施例。為了盡量減小損失，係欲盡量減小被送到基材之RF信號的一路徑長度。圖3至5繪示其中高頻RF信號可從RF電路直接傳遞到一基材而不經過一中介件基材以進一步減少損失之實施例。
圖3A繪示根據一實施例將不同組件共同整合在一具有一經重疊模製的組件之微電子裝置(例如一晶粒組織架構)中。裝置300(例如一晶粒組織架構300)係包括一晶粒310的電路(例如一具有以矽為基礎的基材之晶粒，具有至少一基帶單元及以一以矽為基礎的基材所形成之至少一收發器單元之CMOS電路，CMOS晶粒)，以複合半導體材料(例如族III-V材料、砷化鎵(GaAs)、氮化鎵(GaN)、複合半導體晶粒等)所形成的裝置之一晶粒332的電路，具有以複合半導體材料(例如族III-V材料、砷化鎵(GaAs)、氮化鎵(GaN)、複合半導體晶粒等)所形成的裝置之一晶粒336的電路，IPD 330，及具有附有至少一天線的天線單元352以供發送及接收高頻通訊(例如5G，WiGig，至少4GHz，至少15GHz，至少25GHz，至少28GHz，至少30GHz)之基材350。晶粒332、330及336可被組裝在一經重疊模製的組件331中。基材350係包括傳導層353-355及絕緣層。基材350可包括不同組件(例如開關，形成於複合半導體材料中的開關，任何類型的裝置或電路，濾器，合成器等)。下傳導層355可為一接地層。在此範例中，導孔325-328將晶粒310耦接至天線單元352。
一面朝下的晶粒332、IPD 330、晶粒336、及穿模連接件360-361係經由銲料球或凸塊而耦接至晶粒310。穿模連接件360-361係使用銲料球或凸塊而耦接至基材350。以此方式，任何信號、包括RF信號係可被通訊於這些組件之間而不通過中介件基材322，如此係降低路徑損失。此外，晶粒310的一上傳導層可利用中介件基材322的導孔將信號從晶粒310或經重疊模製的組件331之組件排佈至基材350，以供這些組件之間的電性連接。在一範例中，晶粒330、332及336的墊(及對應的球或凸塊)之一間距係匹配或等於晶粒310的墊之一間距。
若經重疊模製的組件之總高度大於一特定高度(例如大於50微米，大於100微米)，則需要一中介件基材322或柱以供將基材組裝於中介件基材322上方。若經重疊模製的組件之總高度小於一特定高度(例如50微米，100微米)，則可使用凸塊而非中介件基材。在一範例中，中介件基材322具有提供RF晶粒(例如晶粒332、336)的屏蔽之一有用功能。中介件基材之經接地的深導孔係可提供屏蔽，而中介件基材的其他組件則可提供一用於微電子裝置300之功率供應器。在另一範例中，RF晶粒的RF屏蔽係可藉由一包括周邊穿模連接之經重疊模製的組件所提供。圖3B繪示根據另一實施例將不同組件共同整合在一具有一附有RF屏蔽之經重疊模製的組件之微電子裝置(例如一晶粒組織架構)中。相較於圖3A的組件，圖3B係包括類似組件或相同組件，差異在於：穿模連接件361已由一設置成接近經重疊模製的組件331的一周邊之穿模連接件362所取代。穿模連接件360及362提供經重疊模製的組件331(例如晶粒332及336等)之RF屏蔽。
在一實施例中，高功率、高效率功率放大器、開關及/或合成器係以複合半導體材料被形成於晶粒332及336上，晶粒332及336係被包括於經重疊模製的組件331中。晶粒332及336係直接地組裝於矽晶粒310上，其中銲料球或凸塊312係分離CMOS晶粒310以及晶粒332及336。IPD 330亦被附接至晶粒310的一相同側。在一範例中，晶粒310可具有介於從近似200x200微米至1x1公釐的範圍之維度。包括晶粒310、330、332及336的此多晶粒或多晶片模組係可隨後被覆晶在一高密度互連封裝體(例如中介件基材322)上，其以周邊地極導孔提供功率分佈暨RF電路的屏蔽。
在一實施例中，天線單元352係設置於微電子裝置300上盡可能靠近功率放大器(例如晶粒332或336的功率放大器)以盡量減少路徑損失。圖3的基材350已自微電子裝置300的其他基材及組件呈現解耦且分離，以由於供基材用的較低成本材料而降低裝置300的成本。在一範例中，用以饋給天線單元352之RF信號係從晶粒332及336中的至少一者傳遞經過銲料球或凸塊312至晶粒310的一上傳導層且然後經過中介件基材322的導孔至天線單元352。
一模中電路(in-mold circuit)係由於能夠在組裝前與基材的其餘部分分離地測試模中電路(重疊模組件)而降低成本。本設計係生成一可分開地製造及銷售的獨立5G模組。
在一實施例中，晶粒310被覆晶在微電子裝置(例如一晶粒組織架構)的一側上。在一範例中，晶粒310具有近似25至75um(例如近似50um)的一厚度。在一範例中，相較於容許較快的操作之矽材料，複合半導體材料(例如GaN、GaAs等)係具有顯著較高的電子活動性(electron mobility)。相較於矽材料，複合半導體材料亦具有較寬帶隙(bad gap)，其容許功率裝置在較高溫度操作，並在室溫對於低功率裝置提供較低熱雜訊。複合半導體材料亦具有一直接帶隙，其提供比起矽的一間接帶隙更有利之光電性質。被動匹配網路所需要的被動件係整合在IPD 334中，或者被動功率合成器或分割器係可組裝在微電子裝置(例如一晶粒組織架構)中。組件係可近似依比例繪製或者可能未必依比例繪製，根據一特定架構而定。在一範例中，對於近似30GHz的一頻率，一基材350係具有近似2.5mmx2.5mm的維度。
圖4繪示根據一實施例將不同組件共同整合在一具有一經重疊模製的組件之微電子裝置(例如一晶粒組織架構)中。裝置400(例如一晶粒組織架構400)係包括一晶粒410的電路(例如具有以矽為基礎的基材之晶粒，具有至少一基帶單元及以一以矽為基礎的基材所形成之至少一收發器單元之CMOS電路，CMOS晶粒)，以複合半導體材料(例如族III-V材料、砷化鎵(GaAs)、氮化鎵(GaN)、複合半導體晶粒等)所形成之一晶粒432的電路或裝置，具有以複合半導體材料(例如族III-V材料、砷化鎵(GaAs)、氮化鎵(GaN)、複合半導體晶粒等)所形成的裝置之一晶粒436的電路或裝置，IPD 430，及具有附有至少一天線的天線單元452以供發送及接收高頻通訊(例如5G，WiGig，至少4GHz，至少15GHz，至少25GHz，至少28GHz，至少30GHz)之基材450。晶粒432、430及436可被組裝在一經重疊模製的組件431中。基材450係包括傳導層453-455及絕緣層。一下傳導層455可為一接地層。在此範例中，連接件(例如導孔、Cu連接件等) 425-428將晶粒410耦接至天線單元452。一面朝下的晶粒432、IPD 430、及穿模連接件460-461係經由銲料球或凸塊而耦接至晶粒410。穿模複合半導體材料460-463使用銲料球或凸塊而耦接至基材450。穿模複合半導體材料462-463將一面朝上的晶粒436耦接至基材450。一穿模複合半導體材料463係耦接至一穿基材複合半導體材料465以供晶粒436的電路與基材450之間的一電性連接。以此方式，任何信號、包括RF信號係可被通訊於這些組件之間而不穿過中介件基材422，如此係降低路徑損失。此外，晶粒410的一上傳導層可利用中介件基材422的連接件(或導孔)將信號從晶粒410或經重疊模製的組件431之經電性耦接的組件排佈至基材450，以供這些組件之間的電性連接。在一範例中，晶粒430、432及436的墊(及對應的球或凸塊)之一間距係匹配或等於晶粒410的墊之一間距。
若經重疊模製的組件之總高度大於一特定高度(例如大於50微米，大於100微米)，則需要一中介件基材422或柱以供將基材組裝於中介件基材422上方。若經重疊模製的組件之總高度小於一特定高度(例如50微米，100微米)，則可使用凸塊而非中介件基材。在一範例中，中介件基材422具有提供RF晶粒(例如晶粒432、436)的屏蔽之一有用功能。中介件基材之經接地的深導孔係可提供屏蔽，而中介件基材的其他組件則可提供一用於微電子裝置400之功率供應器。在另一範例中，設置於經重疊模製的組件431內之晶粒的RF屏蔽係可利用周邊穿模連接件(例如穿模連接件460)所提供。一穿模連接件461可由一設置成接近經重疊模製的組件431的一周邊之穿模連接件所取代，或者一額外的穿模連接件可被添加在接近於組件431的一周邊(例如與穿模連接件460呈相對)。
在一實施例中，高功率、高效率功率放大器、開關及/或合成器係以複合半導體材料被形成於晶粒432及436上，晶粒432及436係被包括於經重疊模製的組件431中。晶粒432及436係直接地組裝於矽晶粒410上，其中銲料球或凸塊412係分離晶粒410以及晶粒432及436。在一範例中，晶粒410可具有介於從近似200x200微米至1x1公釐的範圍之維度。包括晶粒410、430、432及436的此多晶粒或多晶片模組係可隨後被覆晶在一高密度互連封裝體(例如中介件基材422)上，其以周邊地極導孔提供功率分佈暨RF電路的屏蔽。
在一實施例中，天線單元452係位居微電子裝置400上盡可能靠近功率放大器(例如晶粒432或436的功率放大器)以盡量減少路徑損失。圖4的基材450已自微電子裝置400的其他基材及組件呈現解耦且分離，以由於供基材用的較低成本材料而降低裝置400的成本。在一範例中，饋送天線單元452之信號傳遞越過穿模連接件或穿基材連接件(例如460、461、463、465等等)用於縮短RF路徑且因此減少損耗。在另一範例中，用以饋送進入天線單元450之信號係從晶粒436、432及430中的至少一者傳遞經過銲料球或凸塊412至晶粒410的一上傳導層且隨後經過中介件基材422的連接件(或導孔)至基材450。
圖5繪示根據一實施例將不同組件共同整合在一具有一經重疊模製的組件之微電子裝置(例如一晶粒組織架構)中。裝置500(例如一晶粒組織架構500)係包括一晶粒510的電路或裝置(例如具有以矽為基礎的基材之晶粒，具有至少一基帶單元及以一以矽為基礎的基材所形成之至少一收發器單元之CMOS電路，CMOS晶粒)，具有以複合半導體材料(例如族III-V材料、砷化鎵(GaAs)、氮化鎵(GaN)或有機材料、複合半導體晶粒等)所形成的裝置之一晶粒532的電路或裝置，具有以複合半導體材料(例如族III-V材料、砷化鎵(GaAs)、氮化鎵(GaN)、複合半導體晶粒等)所形成的裝置之一晶粒536的電路或裝置，IPD 530，及具有附有至少一天線的天線單元552以供發送及接收高頻通訊(例如5G，WiGig，至少4GHz，至少15GHz，至少25GHz，至少28GHz，至少30GHz)之基材550。晶粒532、530及536可被組裝在一經重疊模製的組件531中。基材550係包括傳導層553-555及絕緣層。一下傳導層555可為一接地層。在此範例中，連接件525-528將晶粒510耦接至天線單元552。一面朝下的晶粒532、IPD 530、及穿模導孔560-561係經由銲料球或凸塊而耦接至晶粒510。穿模連接件560-563使用銲料球或凸塊而耦接至基材450。穿模連接件562-563將一面朝上的晶粒536耦接至基材550。一穿模連接件563係耦接至一穿基材導孔565以供晶粒536的電路與基材550之間的一電性連接。晶粒532係包括一穿基材連接件566，以供晶粒532的電路與基材550之間的一電性連接。以此方式，任何信號、包括RF信號係可被通訊於這些組件之間而不穿過中介件基材522，且此較短的路徑係降低路徑損失。此外，晶粒510的一上傳導層可利用中介件基材522的連接件(或導孔)將信號從晶粒510或經重疊模製的組件531之經電性耦接的組件排佈至基材550，以供這些組件之間的電性連接。在一範例中，晶粒530及532的墊(及對應的球或凸塊)之一間距係匹配或等於晶粒510的墊之一間距。
若經重疊模製的組件531之總高度大於一特定高度(例如大於50微米，大於100微米)，則需要一中介件基材522或柱以供將基材組裝於中介件基材522上方。若經重疊模製的組件之總高度小於一特定高度(例如50微米，100微米)，則可使用凸塊而非中介件基材。在一範例中，中介件基材522具有提供RF晶粒(例如晶粒532、536)的屏蔽之一有用功能。中介件基材之經接地的深導孔係可提供屏蔽，而中介件基材的其他組件則可提供一用於微電子裝置500之功率供應器。在另一範例中，設置於經重疊模製的組件531內之晶粒的RF屏蔽係可利用周邊穿模連接件(例如穿模連接件560)所提供。一穿模連接件561可由一設置成接近經重疊模製的組件531的一周邊之穿模連接件所取代，或者一額外的穿模連接件可被添加在接近於組件531的一周邊(例如與穿模連接件560呈相對)。
在一實施例中，高功率、高效率功率放大器、開關及/或合成器係以複合半導體材料被形成於晶粒532及536上，晶粒532及536係被包括於經重疊模製的組件531中。晶粒532及536係直接地組裝於矽晶粒510上，其中銲料球或凸塊512係分離晶粒510以及晶粒532及530。在一範例中，晶粒510可具有介於從近似200x200微米至1x1公釐的範圍之維度。包括晶粒510、530、532及536的此多晶粒或多晶片模組係可隨後被覆晶在一高密度互連封裝體(例如中介件基材522)上，其以周邊地極導孔提供功率分佈暨RF電路的屏蔽。
在一實施例中，天線單元552係設置於微電子裝置500上盡可能靠近功率放大器(例如晶粒532或536的功率放大器)以盡量減少路徑損失。圖5的基材550已自微電子裝置500的其他基材及組件呈現解耦且分離，以由於供基材用的較低成本材料而降低裝置500的成本。在一範例中，用以饋給天線單元552之信號係從晶粒532及530中的至少一者傳遞經過銲料球或凸塊512至晶粒510的一上傳導層且然後經過中介件基材522的導孔至天線單元552。
將瞭解：在一晶片上系統(system on a chip)實施例中，晶粒可包括一處理器、記憶體、通訊電路及類似物。雖然顯示一單晶粒，可具有零、一或數個晶粒被包括在晶圓的相同區中。
在一實施例中，微電子裝置可為利用一體塊矽或一矽晶絕緣體下層結構所形成之一晶性基材。在其他實行方式中，微電子裝置係可使用可與或可不與矽作組合的替代性材料所形成，其包括但不限於：鍺，銻化銦，碲化鉛，砷化銦，磷化銦，砷化鎵，砷化鎵銦，銻化鎵，或者族III-V或族IV材料的其他組合。雖然此處描述可用以形成基材的材料之數個範例，可作為一供一半導體裝置建造於其上的基礎之任何材料係皆落在本發明的實施例之範疇內。
圖6繪示根據本發明的一實行方式之一運算裝置600。運算裝置600包括一板602。板602可包括一數量的組件，包括但不限於至少一處理器604及至少一通訊晶片606。至少一處理器604物理性及電性耦接至板602。在部分實行方式中，至少一通訊晶片606亦物理性及電性耦接至板602。在進一步的實行方式中，通訊晶片606係為處理器604的部份。在一範例中，通訊晶片606(例如微電子裝置100、200、300、400、500等)包括一天線單元620(例如天線單元152、252、352、552等)。
依據其應用而定，運算裝置600係可包括可被或可不被物理性及電性耦接至板602之其他組件。這些其他組件係包括但不限於：依電性記憶體(例如DRAM 910、911)，非依電性記憶體(例如ROM 912)，快閃記憶體，一圖形處理器616，一數位信號處理器，一加密處理器，一晶片組614，一天線單元620，一顯示器，一觸控螢幕顯示器630，一觸控螢幕控制器622，一電池632，一音訊編解碼器，一視訊編解碼器，一功率放大器615，一全球定位系統(GPS)裝置626，一羅盤624，一陀螺儀，一揚聲器，一攝影機650，及一大量儲存裝置(諸如硬碟機、光碟(CD)、數位多媒體碟(DVD)等等)。
通訊晶片606能夠作前往及來自運算裝置600轉移資料之無線通訊。“無線”用語及其衍生物係可用來描述電路、裝置、系統、方法、技術、通訊通路等，其係可利用經過一非固體媒體之經調變的電磁輻射來通訊資料。該用語並非意指相關裝置不含任何導線，但在部分實施例中，其有可能不含。通訊晶片606可實行一數目的無線標準或協定中之任一者，包括但不限於：Wi-Fi(IEEE 802.11家族)，WiMAX(IEEE 802.16家族)，WiGig，IEEE 802.20，長程演化(LTE)，Ev-DO，HSPA+，HSDPA+，HSUPA+，EDGE，GSM，GPRS，CDMA，TDMA，DECT，藍牙，其衍生物，暨標示成3G、4G、5G及以上的任何其他無線協定。運算裝置600可包括複數個通訊晶片606。例如，一第一通訊晶片606可專用於較短程無線通訊諸如Wi-Fi、WiGig及藍牙，且一第二通訊晶片606可專用於較長程無線通訊諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE，Ev-DO、5G及其他。
運算裝置600的至少一處理器604係包括一被封裝於至少一處理器604內之積體電路晶粒。在本發明的部分實行方式中，處理器的積體電路晶粒係包括一或多個裝置，諸如根據本發明的實施例之實行方式的微電子裝置(例如微電子裝置100、200、300、400、500等)。“處理器”用語係可指從暫存器及/或記憶體處理電子資料將該電子資料轉變成可被儲存於暫存器及/或記憶體中的其他電子資料之任何裝置或一裝置的任何部分。
通訊晶片606亦包括一被封裝在通訊晶片606內之積體電路晶粒。根據本發明的實施例之另一實行方式，通訊晶片的積體電路晶粒係包括一或多個微電子裝置(例如微電子裝置100、200、300、400、500等)。
下列範例係有關進一步的實施例。範例1係為一微電子裝置，其包括一具有一以矽為主的基材之第一晶粒以及一被耦接至該第一晶粒之第二晶粒。第二晶粒係在一不同基材中以複合半導體材料形成。微電子裝置係包括一以複數個連接件(或導孔)被耦接至第一晶粒之基材。基材包括一天線單元，用於在近似4GHz或更高的一頻率發送及接收通訊。
在範例2中，範例1的標的物係可選用地包括一以一佈線層或凸塊被耦接到至少一晶粒(例如第一晶粒)之整合式被動晶粒(IPD)。IPD可包括用於被動匹配網路之被動件。
在範例3中，範例1至2中的任一者之標的物係可選用地包括： 至少一功率放大器，其以第二晶粒的複合半導體材料形成。
在範例4中，範例1至3中的任一者之標的物係可選用地包括： 一中介件基材，其用以提供第一晶粒與基材之間的一間隔並用以電氣耦接第一晶粒及基材。
在範例5中，範例1至4中的任一者之標的物係可選用地包括： 中介件基材具有一用於屏蔽第二晶粒的RF信號之屏蔽件及一電源供應器。
在範例6中，範例1至5中的任一者之標的物係可選用地包括： 一第三晶粒，其被耦接至第一晶粒。第三晶粒包括至少一被形成於複合半導體材料中之開關。
在範例7中，範例1至6中的任一者之標的物係可選用地包括含有一用於5G通訊的5G封裝體架構之微電子裝置。
在範例8中，範例1至7中的任一者之標的物係可選用地包括第一晶粒被覆晶在中介件基材的一表面上。
範例9係為一微電子裝置，其包括一具有一以矽為主的基材之第一晶粒以及一具有複數個晶粒之經重疊模製的組件，複數個晶粒包括一被耦接至第一晶粒的第二晶粒。第二晶粒係以複合半導體材料形成。一基材以複數個連接件被耦接至第一晶粒。基材包括一天線單元，用於在近似15GHz或更高的一頻率發送及接收通訊。
在範例10中，範例9的標的物係可選用地包括經重疊模製的組件之複數個晶粒，其進一步包含一被耦接到至少一晶粒(例如第一晶粒)之整合式被動晶粒(IPD)。IPD包括用於被動匹配網路之被動件。
在範例11中，範例9及10中的任一項之標的物係可選用地包括經重疊模製的組件，其包括複數個穿模連接件以供屏蔽第二晶粒的RF信號。
範例12中，範例9至11中的任一者之標的物係可選用地包括一中介件基材，其用以提供第一晶粒與基材之間的一間隔並用以電氣耦接第一晶粒及基材。
範例13中，範例9至12中的任一者之標的物係可選用地包括： 中介件基材包含一屏蔽件用於屏蔽第二晶粒的RF信號以及一電源供應器。
在範例14中，範例9至13中的任一者之標的物係可選用地包括： 一第三晶粒，其以一穿模連接件被耦接至基材。
在範例15中，範例9至14中的任一者之標的物係可選用地包括身為一用於5G通訊的5G封裝體架構之微電子裝置。
在範例16中，範例9至15中的任一者之標的物係可選用地包括： 經重疊模製的組件包含至少一穿模連接件以耦接第一晶粒及基材。
範例17係為一運算裝置，其包含至少一處理器以處理資料，以及： 一被耦接到至少一處理器之通訊模組或晶片。通訊模組或晶片包含一具有一以矽為主的基材之第一晶粒及一被耦接至第一晶粒之第二晶粒。第二晶粒係以複合半導體材料形成。一基材以複數個連接件被耦接至第一晶粒。基材係包括一用於在一近似15GHz或更高的頻率發送及接收通訊之天線單元。
在範例18中，範例17之標的物係可選用地包括運算裝置，進一步包含一以一佈線層或凸塊被耦接到至少一晶粒(例如第一晶粒)之整合式被動晶粒(IPD)。IPD包括用於被動匹配網路之被動件。
在範例19中，範例17至18中的任一者之標的物係可選用地包括以第二晶粒的複合半導體材料形成之至少一功率放大器。
在範例20中，範例17至19中的任一者之標的物係可選用地包括： 一中介件基材，其用以提供第一晶粒與基材之間的一間隔並用以電氣耦接第一晶粒及基材。
在範例21中，範例17至20中的任一者之標的物係可選用性包括： 中介件基材包含一用於屏蔽第二晶粒的RF信號之屏蔽件及一電源供應器。
在範例22中，範例17至21中的任一者之標的物係可選用性包括： 一記憶體、一顯示器模組及一輸入模組，該等記憶體、顯示器模組及輸入模組係在一晶片晶片組平台上以及彼此間呈現操作性通訊。
100, 200, 300, 400, 500‧‧‧微電子裝置
110, 130, 132, 136, 232, 236, 310, 330, 332, 336, 410, 430, 432, 436, 510, 530, 532, 536‧‧‧晶粒
112‧‧‧佈線層
114‧‧‧銲料球、凸塊或柱
120, 150, 250, 350, 450, 550‧‧‧基材
122, 222, 322,422, 522‧‧‧中介件基材
126, 127, 226, 227, 325-328‧‧‧導孔
130, 134, 230, 234, 330, 334, 430, 530‧‧‧IPD
132, 136‧‧‧電路/複合半導體晶粒
142, 212, 312, 412, 512‧‧‧銲料球或凸塊
152, 252, 352, 452, 552, 620‧‧‧天線單元
153-155, 160, 161, 353-355, 453-455, 553-555‧‧‧傳導層
162‧‧‧介電層
200‧‧‧裝置/CMOS矽晶粒
210‧‧‧CMOS晶粒
232, 236‧‧‧複合半導體晶粒
300, 400, 500‧‧‧裝置
310‧‧‧矽晶粒
331, 431, 531‧‧‧經重疊模製的組件
355, 455, 555‧‧‧下傳導層
360, 361, 362, 560-563‧‧‧穿模連接件
425-428, 525-528‧‧‧連接件
460-463‧‧‧穿模複合半導體材料
465‧‧‧穿基材複合半導體材料
565‧‧‧穿基材導孔
600‧‧‧運算裝置
602‧‧‧板
604‧‧‧處理器
606‧‧‧通訊晶片
614‧‧‧晶片組
615‧‧‧功率放大器
616‧‧‧圖形處理器
622‧‧‧觸控螢幕控制器
624‧‧‧羅盤
626‧‧‧全球定位系統(GPS)裝置
630‧‧‧觸控螢幕顯示器
632‧‧‧電池
650‧‧‧攝影機
910, 911‧‧‧DRAM
912‧‧‧ROM
圖1係繪示根據一實施例將不同組件共同整合在一微電子裝置(例如一晶粒組織架構)中；
圖2係繪示根據一實施例將不同組件共同整合在一微電子裝置(例如一晶粒組織架構)中；
圖3A係繪示根據一實施例將不同組件共同整合在一具有一經重疊模製的組件之微電子裝置(例如一晶粒組織架構)中；
圖3B係繪示根據另一實施例將不同組件共同整合在一具有一附有RF屏蔽之經重疊模製的組件之微電子裝置(例如一晶粒組織架構)中；
圖4係繪示根據一實施例將不同組件共同整合在一具有一經重疊模製的組件之微電子裝置(例如一晶粒組織架構)中；
圖5係繪示根據一實施例將不同組件共同整合在一具有一經重疊模製的組件之微電子裝置(例如一晶粒組織架構)中；
圖6係繪示根據一實施例之一運算裝置600。
100‧‧‧微電子裝置
110‧‧‧晶粒
112‧‧‧佈線層
114‧‧‧銲料球、凸塊或柱
120,150‧‧‧基材
122‧‧‧中介件基材
126,127‧‧‧導孔
130‧‧‧IPD
132,136‧‧‧電路/複合半導體晶粒
142‧‧‧銲料球或凸塊
152‧‧‧天線單元
153-155,160,161‧‧‧傳導層
162‧‧‧介電層

Claims (22)

  1. 一種微電子裝置，其包含： 一具有一以矽為主的基材之第一晶粒； 一被耦接至該第一晶粒之第二晶粒；該第二晶粒係在一不同基材中以複合半導體材料形成；及 一以複數個連接件被耦接至該第一晶粒之基材，該基材包括一天線單元，用於在近似4GHz或更高的一頻率發送及接收通訊。
  2. 如請求項1之微電子裝置，其進一步包含： 一以一佈線層或凸塊被耦接到至少一晶粒之整合式被動晶粒(IPD)，該IPD包括用於被動匹配網路之被動件。
  3. 如請求項1之微電子裝置，其中該第二晶粒係進一步包含以該第二晶粒的複合半導體材料所形成之至少一功率放大器。
  4. 如請求項1之微電子裝置，其進一步包含： 一中介件基材，其用以提供該第一晶粒與該基材之間的一間隔並用以電氣耦接該第一晶粒及該基材。
  5. 如請求項4之微電子裝置，其中該中介件基材包含一用於屏蔽該第二晶粒的RF信號之屏蔽件及一電源供應器。
  6. 如請求項1之微電子裝置，其進一步包含： 一第三晶粒，其被耦接至該第一晶粒，該第三晶粒具有至少一被形成於複合半導體材料中之開關。
  7. 如請求項1之微電子裝置，其中該微電子裝置係包含一用於5G通訊及以上之5G封裝體架構。
  8. 如請求項1之微電子裝置，其中該第一晶粒係覆晶在該中介件基材的一表面上。
  9. 一種微電子裝置，其包含： 一具有一以矽為主的基材之第一晶粒； 一具有複數個晶粒之經重疊模製的組件，該等複數個晶粒包括一被耦接至該第一晶粒之第二晶粒；該第二晶粒係以複合半導體材料形成；及 一基材，其以複數個連接件被耦接至該第一晶粒，該基材包括一天線單元，用於在近似15GHz或更高的一頻率發送及接收通訊。
  10. 如請求項1之微電子裝置，其中該經重疊模製的組件中之該等複數個晶粒進一步包含： 一被耦接到至少一晶粒之整合式被動晶粒(IPD)，該IPD係包括用於被動匹配網路之被動件。
  11. 如請求項9之微電子裝置，其中該經重疊模製的組件包含複數個用於屏蔽該第二晶粒的RF信號之穿模連接件。：
  12. 如請求項9之微電子裝置，其進一步包含： 一中介件基材，其用以提供該第一晶粒與該基材之間的一間隔並用以電氣耦接該第一晶粒及該基材。
  13. 如請求項12之微電子裝置，其中該中介件基材包含一屏蔽件用於屏蔽該第二晶粒的RF信號以及一電源供應器。
  14. 如請求項9之微電子裝置，其進一步包含： 一第三晶粒，其以一穿模連接件被耦接至該基材。
  15. 如請求項1之微電子裝置，其中該微電子裝置包含一用於5G通訊之5G封裝體架構。
  16. 如請求項1之微電子裝置，其中該經重疊模製的組件包含至少一穿模連接件以耦接該第一晶粒及該基材。
  17. 一種運算裝置，其包含： 至少一處理器，以處理資料；及 一被耦接到該至少一處理器之通訊模組或晶片，該通訊模組或晶片包含， 一具有一以矽為主的基材之第一晶粒， 一被耦接至該第一晶粒之第二晶粒，該第二晶粒係以複合半導體材料形成，及 一以複數個連接件被耦接至該第一晶粒之基材，該基材係包括一用於在一近似15GHz或更高的頻率發送及接收通訊之天線單元。
  18. 如請求項17之運算裝置，其進一步包含： 一以一佈線層或凸塊被耦接到至少一晶粒之整合式被動晶粒(IPD)，該IPD包括用於被動匹配網路之被動件。
  19. 如請求項17之運算裝置，其中該第二晶粒進一步包含以該第二晶粒的複合半導體材料所形成之至少一功率放大器。
  20. 如請求項17之運算裝置，其進一步包含： 一中介件基材，其用以提供該第一晶粒與該基材之間的一間隔並用以電氣耦接該第一晶粒及該基材。
  21. 如請求項20之運算裝置，其中該中介件基材包含一用於屏蔽該第二晶粒的RF信號之屏蔽件及一電源供應器。
  22. 如請求項17之運算裝置，其進一步包含：一記憶體、一顯示器模組及一輸入模組，該等記憶體、顯示器模組及輸入模組係在一晶片晶片組平台上以及彼此間呈現操作性通訊。
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