TW201723883A - 快速向量動態記憶衝突檢測 - Google Patents

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TW201723883A
TW201723883A TW105135066A TW105135066A TW201723883A TW 201723883 A TW201723883 A TW 201723883A TW 105135066 A TW105135066 A TW 105135066A TW 105135066 A TW105135066 A TW 105135066A TW 201723883 A TW201723883 A TW 201723883A
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艾伯特 哈登諾
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Abstract

在一實施例中揭露一種向量衝突檢測指令，用以在一向量化疊代純量操作內執行動態記憶衝突。指令可由一向量處理器執行，以便產生無衝突疊代之分區向量識別組。分區向量可用以產生一用於後續向量操作之寫入遮罩。

Description

快速向量動態記憶衝突檢測
本發明關於處理邏輯、微處理器、及相關聯指令集架構之領域，當其以處理器或其他處理邏輯實施時，即執行邏輯、數學、或其他功能操作。
許多應用皆有大量資料層次平行性並且應該可以得力於單指令多資料(SIMD)支援。在SIMD執行中，單一指令同時在多數資料元件上操作。典型上是藉由延伸各種資源(例如，暫存器及算術邏輯單元(ALU))之寬度，容許其分別在多數資料元件上保留或操作。惟，大部分的這些應用初期即設計為純量過程(亦即，單指令單資料(SISD))，組構用以一次處理一指令及一資料元件。將純量過程轉換成SIMD過程(亦即，向量化)可以提供操作上的改善，包括縮短處理時間及增進資源使用性。惟，重要的是應該確認當因為資料內之衝突及相依性而有必要時，純量程式順序得以保留。
100‧‧‧處理器管線
102‧‧‧擷取階段
104‧‧‧長度解碼階段
106‧‧‧解碼階段
108‧‧‧配置階段
110‧‧‧重新命名階段
112‧‧‧排程階段
114‧‧‧暫存器讀取/記憶體讀取階段
116‧‧‧執行階段
118‧‧‧寫回記憶體寫入階段
122‧‧‧異常處置階段
124‧‧‧確認階段
130‧‧‧前端單元
131‧‧‧指令擷取單元
132‧‧‧分支預測單元
134‧‧‧指令快取單元
136‧‧‧指令轉譯後備緩衝器
140‧‧‧解碼單元
150‧‧‧執行引擎單元
152‧‧‧重新命名/配置器單元
154‧‧‧止用單元
156‧‧‧排程器單元
158‧‧‧實體暫存器檔案單元
160‧‧‧執行叢集
162‧‧‧執行單元
164‧‧‧記憶體存取單元
170‧‧‧記憶體單元
172‧‧‧資料轉譯後備緩衝器單元
174‧‧‧資料快取單元
176‧‧‧L2快取單元
190‧‧‧處理器核芯
200‧‧‧指令解碼器
202‧‧‧晶粒上互連網路
204‧‧‧L2快取之區域子集
206‧‧‧L1快取
206A‧‧‧L1資料快取
208‧‧‧純量單元
210‧‧‧向量單元
212‧‧‧純量暫存器
214‧‧‧向量暫存器
220‧‧‧拌和單元
222A,B‧‧‧數字轉換單元
224‧‧‧複製單元
226‧‧‧寫入遮罩暫存器
228‧‧‧16位寬算術邏輯單元
300‧‧‧處理器
302‧‧‧單一核芯
304‧‧‧快取單元
306‧‧‧共用快取單元
308‧‧‧特殊用途邏輯
310‧‧‧系統代理單元
312‧‧‧環狀互連單元
314‧‧‧整合式記憶體控制器單元
316‧‧‧匯流排控制器單元
400‧‧‧系統
410‧‧‧處理器
415‧‧‧處理器
420‧‧‧控制器集線器
440‧‧‧記憶體
445‧‧‧共處理器
450‧‧‧輸入/輸出集線器
460‧‧‧輸入/輸出裝置
490‧‧‧圖形記憶體控制器集線器
495‧‧‧連接器
500‧‧‧多處理器系統
514‧‧‧輸入/輸出裝置
515‧‧‧處理器
516‧‧‧第一匯流排
518‧‧‧匯流排橋接器
520‧‧‧第二匯流排
522‧‧‧鍵盤/滑鼠
524‧‧‧音頻輸入/輸出裝置
527‧‧‧通信裝置
528‧‧‧儲存器單元
530‧‧‧指令/碼及資料
532‧‧‧記憶體
534‧‧‧記憶體
538‧‧‧共處理器
539‧‧‧高性能介面
550‧‧‧點對點介面
552‧‧‧點對點介面
554‧‧‧點對點介面
570‧‧‧處理器
572‧‧‧控制邏輯
576‧‧‧點對點介面
578‧‧‧點對點介面
580‧‧‧處理器
582‧‧‧控制邏輯
586‧‧‧點對點介面
588‧‧‧點對點介面
590‧‧‧晶片組
594‧‧‧點對點介面電路
592,596‧‧‧介面
598‧‧‧點對點介面電路
600‧‧‧系統
614‧‧‧輸入/輸出裝置
615‧‧‧舊輸入/輸出裝置
700‧‧‧系統晶片
702‧‧‧互連單元
710‧‧‧應用處理器
720‧‧‧共處理器
730‧‧‧靜態隨機存取記憶體單元
732‧‧‧直接記憶體存取單元
740‧‧‧顯示器單元
802‧‧‧高階語言
804‧‧‧x86編譯器
806‧‧‧x86二進制碼
808‧‧‧替代指令集編譯器
810‧‧‧替代指令集二進制碼
812‧‧‧指令轉換器
814‧‧‧處理器
816‧‧‧處理器
901‧‧‧索引i
902‧‧‧向量X
904‧‧‧向量Y
905‧‧‧索引j
1001‧‧‧遮罩暫存器k2
1002‧‧‧定序器
1004‧‧‧定序器
1005‧‧‧定序器
1008‧‧‧比較器
1009‧‧‧OR累加器
1010‧‧‧遮罩暫存器k
11100‧‧‧記憶衝突矩陣
1102‧‧‧X軸線
1104‧‧‧Y軸線
1200‧‧‧有向非循環圖
1201‧‧‧節點
1202‧‧‧邊緣
1203‧‧‧邊緣
1400‧‧‧主記憶體
1401‧‧‧分支目標緩衝器
1402‧‧‧分支預測單元
1403‧‧‧下一指令指標
1404‧‧‧指令轉譯後備緩衝器
1405‧‧‧暫存器
1410‧‧‧指令擷取單元
1411‧‧‧第二階(L2)快取
1412‧‧‧第一階(L1)快取
1416‧‧‧第三階(L3)快取
1420‧‧‧指令快取
1421‧‧‧資料快取
1430‧‧‧解碼單元
1431‧‧‧解碼邏輯
1440‧‧‧處理器執行引擎單元
1441‧‧‧執行邏輯
1450‧‧‧寫回/止用單元
1455‧‧‧處理器
1600‧‧‧同屬向量友善指令格式
1605‧‧‧無記憶體存取
1610‧‧‧無記憶體存取、全捨入控制類型操作
1612‧‧‧無記憶體存取、寫入遮罩控制、部分捨入控制類型操作
1615‧‧‧無記憶體存取、資料變換類型操作
1617‧‧‧無記憶體存取、寫入遮罩控制、vsize類型操作
1620‧‧‧記憶體存取
1625‧‧‧記憶體存取、暫存
1627‧‧‧記憶體存取、寫入遮罩控制
1630‧‧‧記憶體存取、非暫存
1640‧‧‧格式欄位
1642‧‧‧基礎操作欄位
1644‧‧‧暫存器索引欄位
1646‧‧‧修改符欄位
1646A‧‧‧無記憶體存取
1646B‧‧‧記憶體存取
1650‧‧‧擴充操作欄位
1652‧‧‧甲欄位
1652A‧‧‧RS欄位
1652A1‧‧‧捨入
1652A2‧‧‧資料變換
1652B‧‧‧驅逐提示欄位
1652B1‧‧‧暫存
1652B2‧‧‧非暫存
1652C‧‧‧寫入遮罩控制(Z)欄位
1654‧‧‧乙欄位
1654A‧‧‧捨入控制欄位
1654B‧‧‧資料變換欄位
1654C‧‧‧資料處理欄位
1656‧‧‧抑制所有浮點異常欄位
1657A‧‧‧RL欄位
1657A1‧‧‧捨入
1657A2‧‧‧向量長度
1657B‧‧‧播送欄位
1658‧‧‧捨入操作控制欄位
1659A‧‧‧捨入操作控制欄位
1659B‧‧‧向量長度欄位
1660‧‧‧比例欄位
1662A‧‧‧位移欄位
1662B‧‧‧位移因數欄位
1664‧‧‧資料元件寬度欄位
1668‧‧‧類別欄位
1668A‧‧‧A類
1668B‧‧‧B類
1670‧‧‧寫入遮罩欄位
1672‧‧‧立即欄位
1674‧‧‧全運算碼欄位
1700‧‧‧特定向量友善指令格式
1702‧‧‧EVEX前置碼
1715‧‧‧運算碼映射欄位
1720‧‧‧EVEX.vvvv欄位
1725‧‧‧前置碼編碼欄位
1730‧‧‧實數運算碼欄位
1740‧‧‧MOD
R/M‧‧‧欄位
1742‧‧‧MOD欄位
1744‧‧‧Reg欄位
1746‧‧‧R/M欄位
1754‧‧‧SIB.xxx欄位
1756‧‧‧SIB.bbb欄位
1800‧‧‧暫存器架構
1810‧‧‧向量暫存器
1815‧‧‧寫入遮罩暫存器
1825‧‧‧一般用途暫存器
1845‧‧‧純量浮點堆疊暫存器檔案
1850‧‧‧MMX緊縮整數平面暫存器檔案
諸實施例係藉由範例揭示且不限於附圖之圖式，其中：圖1A係方塊圖，揭示根據實施例之一示範性有序擷取、解碼、止用管線及一示範性暫存器重新命名、亂序發送/執行管線兩者；圖1B係方塊圖，揭示根據實施例之包括在一處理器中的一有序擷取、解碼、止用核芯示範實施例及一示範性暫存器重新命名、亂序發送/執行架構核芯兩者；圖2A-B係一較特定示範性有序核芯架構之方塊圖；圖3係一具有整合式記憶體控制器與特殊用途邏輯的單核芯處理器和多核芯處理器之方塊圖；圖4揭示根據一實施例之一系統之方塊圖；圖5揭示根據一實施例之第二系統之方塊圖；圖6揭示根據一實施例之第三系統之方塊圖；圖7揭示根據一實施例之一系統晶片(SoC)之方塊圖；圖8揭示方塊圖，根據實施例對比使用一軟體指令轉換器將一來源指令集中之二進制指令轉換成一目標指令集中之二進制指令；圖9係方塊圖，揭示根據實施例之示範性向量之間的運行時間資料衝突；圖10係根據實施例之計算終止位元向量的邏輯方塊圖； 圖11係示範性衝突向量之矩陣說明；圖12係有向非循環圖，揭示根據實施例之分區向量的計算；圖13係根據實施例；圖14係根據實施例；圖15係根據實施例；圖16A-B係方塊圖，揭示根據實施例之一同屬向量友善指令格式及其指令樣板；圖17A-D係方塊圖，揭示根據本發明之實施例之一示範性特定向量友善指令格式；及圖18係根據實施例之一暫存器架構之方塊圖。
【發明內容及實施方式】
文後所述為處理器核芯架構，接著是示範性處理器及電腦架構與用於一指令之指令格式的說明，其使用向量處理操作以動態偵測記憶衝突。許多特定細節陳述用以提供對文後本發明之實施例的徹底瞭解，惟，對習於此技者而言，諸實施例也可以在沒有一些這些特定細節下實施。在其他例子中，習知結構及裝置係以方塊圖形式揭示，以免模糊本發明實施例的基本原理。
處理器核芯可依不同方式、針對不同用途、及在不同處理器中實施。例如，諸核芯之實施方式包括：1)用於一般用途計算之一般用途有序核芯；2)用於一般用途計算之高性能一般用途亂序核芯；3)主要用於圖形及/或科學(流 通量)計算之特殊用途核芯。不同處理器之實施方式包括：1)一CPU，包括一或多個用於一般用途計算之一般用途有序核芯及/或一或多個用於一般用途計算之一般用途亂序核芯；及2)一共處理器，包括一或多個主要用於圖形及/或科學(例如，許多整合式核芯處理器)之特殊用途核芯。這些不同處理器導致不同電腦系統架構，其可包括：1)共處理器，設在一來自CPU之個別晶片上；2)共處理器，設在一與CPU相同封裝中之個別晶粒上；3)共處理器，設在與CPU相同之晶粒上(在此情況中，此共處理器有時稱為特殊用途邏輯，例如整合式圖形及/或科學(通量)邏輯，或特殊用途核芯)；及4)一系統，設在一包括相同晶粒上有上述CPU(有時稱為應用核芯或應用處理器)、上述共處理器、及其他功能之晶片上。
示範性核芯架構 有序及亂序核芯方塊圖
圖1A係方塊圖，揭示根據一實施例之一示範性有序管線及一示範性暫存器重新命名亂序發送/執行管線。圖1B係方塊圖，揭示根據一實施例之包括在一處理器中的一有序架構核芯示範實施例及一示範性暫存器重新命名亂序發送/執行架構核芯兩者。圖1A-B中之實線框說明有序管線及有序核芯，而虛線框之選項性附加則說明暫存器重新命名亂序發送/執行管線及核芯。已知有序態樣為亂序態樣之一子集，亂序態樣將揭述於後。
在圖1A中，一處理器管線100包括一擷取階段102、一長度解碼階段104、一解碼階段106、一配置階段108、一重新命名階段110、一排程(亦稱為配送或發送)階段112、一暫存器讀取/記憶體讀取階段114、一執行階段116、一寫回/記憶體寫入階段118、一異常處置階段122、及一確認階段124。
圖1B揭示處理器核芯190包括一前端單元130耦合於一執行引擎單元150，且兩者皆耦合於一記憶體單元170。核芯190可以是一精簡指令集計算(RISC)核芯、複雜指令集計算(CISC)核芯、超長指令字(VLIW)核芯、或混合式或替代式核芯類型。就另一選項而言，核芯190可以是一特殊用途核芯，例如像是一網路或通信核芯、壓縮引擎、共處理器核芯、一般用途計算圖形處理單元(GPGPU)核芯、圖形核芯、或類似者。
前端單元130包括一分支預測單元132耦合於一指令快取單元134，指令快取單元耦合於一指令轉譯後備緩衝器(TLB)136，指令轉譯後備緩衝器則耦合於一指令擷取單元138，指令擷取單元耦合於一解碼單元140。解碼單元140(或解碼器)可解碼指令，且產生作為輸出一或多個微操作、微碼輸入點、微指令、其他指令、或其他控制信號，其係從原始指令解碼、或反映、或導出。解碼單元140可以使用許多不同機構實施。適合之機構範例包括但是不限定的有查詢表、硬體實施方式、可編程邏輯陣列(PLAs)、微碼唯讀記憶體(ROMs)、等等。在一實施例 中，核芯190包括一微碼ROM或儲存某些巨指令(例如，在解碼單元140中或在前端單元130內)用之微碼的其他媒體。解碼單元140耦合於執行引擎單元150中之一重新命名/配置器單元152。
執行引擎單元150包括重新命名/配置器單元152，重新命名/配置器單元耦合於一止用單元154及一組的一或多個排程器單元156。排程器單元156代表任意數量之不同排程器，包括保留站、中央指令窗、等等。排程器單元156耦合於實體暫存器檔案單元158。各實體暫存器檔案單元158代表一或多個實體暫存器檔案，不同之實體暫存器檔案儲存一或多個不同資料類型，例如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、狀態(例如，一指令指標，即欲執行之下一指令之位址)、等等。在一實施例中，實體暫存器檔案單元158包含一向量暫存器單元、一寫入遮罩暫存器單元、及一純量暫存器單元。這些暫存器單元可提供架構向量暫存器、向量遮罩暫存器、及一般用途暫存器。實體暫存器檔案單元158由止用單元154重疊，以便說明可以實施暫存器重新命名及亂序執行的不同方式(例如，使用重排序緩衝器及止用暫存器檔案；使用未來檔案、歷史緩衝器、及止用暫存器檔案；使用暫存器圖及暫存器庫、等等)。止用單元154及實體暫存器檔案單元158耦合於執行叢集160。執行叢集160包括一組的一或多個執行單元162及一組的一或多個記憶體存取單元164。執行單元162可執行許多操作(例 如，移位、加、減、乘)及在許多資料類型上執行(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。儘管一些實施例包括許多專用於特定功能或功能組之執行單元，其他實施例可以包括僅一執行單元或全執行所有功能之多數個執行單元。排程器單元156、實體暫存器檔案單元158、及執行叢集160揭示成可能呈複數，因為某些實施例係針對資料/操作之某些類型產生個別管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線、及/或記憶體存取管線，其各有自己的排程器單元、實體暫存器檔案單元、及/或執行叢集，而且在個別記憶體存取管線之情況中，某些實施例僅在此管線之執行叢集具有記憶體存取單元164時實施)。亦應瞭解的是在使用個別管線之場合中，這些管線之一或多者可以是亂序發送/執行且其餘是有序。
該組記憶體存取單元164耦合於記憶體單元170，記憶體單元包括一資料TLB單元172，資料TLB單元耦合於一資料快取單元174，資料快取單元耦合於一第二階(L2)快取單元176。在一示範實施例中，記憶體存取單元164可包括一載入單元、一儲存位址單元、及一儲存資料單元，其各耦合於記憶體單元170中之資料TLB單元172。指令快取單元134進一步耦合於記憶體單元170中之第二階(L2)快取單元176。L2快取單元176耦合於快取之其他一或多階且最後耦合於一主記憶體。
舉例而言，示範性暫存器重新命名亂序發送/執行核 芯架構可實施管線100如下：1)指令擷取單元138執行擷取及長度解碼階段102、104；2)解碼單元140執行解碼階段106；3)重新命名/配置器單元152執行配置階段108及重新命名階段110；4)排程器單元156執行排程階段112；5)實體暫存器檔案單元158及記憶體單元170執行暫存器讀取/記憶體讀取階段114；執行叢集160執行執行階段116；6)記憶體單元170及實體暫存器檔案單元158執行寫回/記憶體寫入階段118；7)許多單元可介入異常處置階段122；及8)止用單元154及實體暫存器檔案單元158執行確認階段124。
核芯190可支援一或多個指令集(例如，x86指令集(具有已加入較新版本的一些延伸)；加州桑尼維爾市MIPS Technologies公司之MIPS指令集；英格蘭劍橋市ARM Holdings公司之ARM®指令集(具有選項性之其他延伸，例如NEON))，包括本文內所述之指令。在一實施例中，核芯190包括邏輯器，以支援一封包資料指令集延伸(例如，AVX1、AVX2等)，藉以容許由許多多媒體應用程式使用之操作可使用封包資料執行。
應該瞭解的是核芯可支援多線執行(執行操作或線之二或多個平行組)，且可依許多方式進行，包括時間切割多線執行、同時多線執行(其中單一實體核芯提供一邏輯核芯給各線，實體核芯係同時多線執行)、或其組合(例如，時間切割擷取及解碼並且隨後同時多線執行，像是Intel® Hyper-Threading技術)。
儘管暫存器重新命名揭述於亂序執行之內文中，應該瞭解的是暫存器重新命名可用在有序架構。儘管處理器之揭示實施例亦包括個別指令與資料快取單元134/174及一共用L2快取單元176，替代實施例可具有一同時用於指令與資料之單一內部快取，例如第一階(L1)內部快取，或多階內部快取。在一些實施例中，系統可包括一內部快取與一設於核芯及/或處理器外之外部快取的組合。或者，所有快取可皆在核芯及/或處理器外。
特定示範性有序核芯架構
圖2A-B係一較特定示範性有序核芯架構之方塊圖，核芯為一晶片中之多數個邏輯方塊(包括同型及/或不同型之其他核芯)的其中之一。邏輯方塊透過一高頻寬互連網路(例如，環狀網路)通信於一些固定功能邏輯、記憶體輸入/輸出(I/O)介面、及其他所需之輸入/輸出(I/O)邏輯，此視應用而定。
圖2A係根據一實施例之一單一處理器核芯之方塊圖，連同其連接之晶粒上互連網路202及其第二階(L2)快取204之區域子集。在一實施例中，一指令解碼器200以一緊縮資料指令集延伸支援x86指令集。一L1快取206容許低潛時存取，以快取記憶體至純量及向量單元。然而在一實施例中(為了簡化設計)，一純量單元208及一向量單元210使用個別暫存器組(分別為純量暫存器212及向量暫存器214)，且在其間轉移之資料寫入記憶體及隨後從 第一階(L1)快取206讀回，替代實施例可使用不同方式(例如，使用單一暫存器組或包括一通信路徑，容許資料在兩暫存器檔案之間轉移，不需寫入及讀回)。
L2快取204之區域子集為一全域L2快取之一部分，全域L2快取分割成個別區域子集且每一處理器核芯有一區域子集。各處理器核芯具有一直接存取路徑通往其自身之L2快取204之區域子集。由一處理器核芯讀取之資料儲存在L2快取204中且可快速存取，即與存取自身區域L2快取子集之其他處理器核芯並行。由一處理器核芯寫入之資料儲存在其自身之L2快取子集204中且必要時從其他子集清除。環狀網路可確保共用資料之一致性。環狀網路係雙向性，以容許代理模組像是處理器核芯、L2快取及其他邏輯方塊在晶片內彼此通信。各環狀資料路徑為每個方向有1012位元寬。
圖2B係根據一實施例之圖2A中之處理器核芯的一部分之展開圖。圖2B包括L1資料快取206A，即L1快取206之一部分，以及關於向量單元210及向量暫存器214之較多細節。較明確說，向量單元210係16位寬向量處理單元(VPU)(參閱16位寬算術邏輯單元(ALU)228)，其執行整數、單精度浮點數、及雙精度浮點數指令。VPU使用拌和單元220支援拌和暫存器輸入、使用數字轉換單元222A-B支援數字轉換、及使用記憶體輸入瑞上之複製單元224複製。寫入遮罩暫存器226則容許預測之生成向量寫入。
具有整合式記憶體控制器及特殊用途邏輯之處理器
圖3係根據一實施例之一具有多核芯、具有一整合式記憶體控制器、及具有整合圖形的處理器300之方塊圖。圖3中之實線框說明一具有單一核芯302A、一系統代理單元310、一組的一或多個匯流排控制器單元316之處理器300，而虛線框之選項性附加則說明一具有多核芯302A-N、系統代理單元310中之一組的一或多個整合式記憶體控制器單元314、及特殊用途邏輯308之替代性處理器300。
因此，處理器300之不同實施方式可包括：1)一CPU，具有特殊用途邏輯308，係整合式圖形及/或科學(通量)邏輯(其可包括一或多個核芯)，及核芯302A-N，係一或多個一般用途核芯(例如，一般用途有序核芯、一般用途亂序核芯、兩者之組合)；2)一共處理器，具有核芯302A-N，係大量特殊用途核芯，主要用於圖形及/或科學(流通量)；及3)一共處理器，具有核芯302A-N，係大量一般用途有序核芯。因此，處理器300可以是一般用途處理器、共處理器或特殊用途處理器，例如像是網路或通信處理器、壓縮引擎、圖形處理器、GPGPU(一般用途計算圖形處理單元)、高通量多重整合核芯(MIC)處理器(包括30或更多核芯)、嵌入式處理器、或類似者。處理器可在一或多個晶片上實施。處理器300可以是一或多個基板之一部分及/或使用許多製程技術之任一者實施於基板上， 例如像是BiCMOS、CMOS、或NMOS。
記憶體階層包括核芯內之一或多階快取、一組或一或多個共用快取單元306、及耦合於整合式記憶體控制器單元組314的外部記憶體(圖中未示)。共用快取單元組306可包括一或多個中階快取，例如第二階(L2)、第三階(L3)、第四階(L4)，或其他階快取、最末階快取(LLC)、及/或其組合。儘管在一實施例中一環狀互連單元312將整合式圖形邏輯308、共用快取單元組306、及系統代理單元310/整合式記憶體控制器單元314互連，替代實施例可使用任意數量之習知技術將諸單元互連。在一實施例中，階層維持在一或多個快取單元306與核芯302A-N之間。
在一些實施例中，核芯302A-N之一或多者可以多線操作。系統代理單元310包括用以協調與操作核芯302A-N之諸組件。系統代理單元310可包括例如一電力控制單元(PCU)及一顯示單元。PCU可以是或包括用以調節核芯302A-N與整合式圖形邏輯308之電力狀態所需的邏輯及組件。顯示單元用以驅動一或多個外接顯示器。
核芯302A-N在架構指令集方面可以是均質性或異質性的；亦即，核芯302A-N之二或多者可以執行同一指令集，而其他核芯可以僅執行指令集之一子集或一不同指令集。
示範性電腦架構
圖4-7係示範性電腦架構之方塊圖。膝上型、桌上 型、掌上型個人電腦、個人數位化助理、工程工作站、伺服器、網路裝置、網路集線器、開關、嵌入式處理器、數位信號處理器(DSPs)、圖形裝置、視訊遊戲機、機上盒、微控制器、行動電話、可攜式媒體播放器、掌上型裝置、及許多其他電子裝置技藝中習知之其他系統設計與構型亦適用。大抵上，可併入本文內所述之一處理器及/或其他執行邏輯的廣泛系統或電子裝置皆大致適用。
請即參閱圖4，揭示根據本發明之一實施例之一系統400之方塊圖。系統400可包括一或多個處理器410、415，其耦合於一控制器集線器420。在一實施例中，控制器集線器420包括一圖形記憶體控制器集線器(GMCH)490及一輸入/輸出集線器(IOH)450(其可設在個別晶片上)；GMCH 490包括記憶體及圖形控制器，供記憶體440及一共處理器445耦合於此；IOH 450將輸入/輸出(I/O)裝置460耦合於GMCH 490。或者，記憶體及圖形控制器的其中之一或兩者係在處理器內整合(如本文內所述)，記憶體440及共處理器445直接耦合於處理器410，及控制器集線器420係與IOH 450設在單一晶片中。
附加處理器415之選項性性質係在圖4中以虛線表示。各處理器410、415可包括本文內所述處理器核芯之一或多者及可以是處理器300之某些版本。
記憶體440例如可以是動態隨機存取記憶體(DRAM)、相變記憶體(PCM)、或兩者之組合。針對至少一實施例，控制器集線器420透過多點匯流排(例如，前 側匯流排(FSB))、點對點介面(例如，快速通道互連(QPI))、或類似連接器495，以通信處理器410、415。
在一實施例中，共處理器445係特殊用途處理器，例如像是高通量MIC處理器、網路或通信處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器、或類似者。在一實施例中，控制器集線器420可包括一整合式圖形加速器。
依據指標量度範圍，包括架構上、微架構上、溫度上、耗電特徵、及類似者，實體資源410、415之間可以有許多差異。
在一實施例中，處理器410執行控制一般類型資料處理操作之指令。嵌入指令內者可以是共處理器指令。處理器410將這些共處理器指令辨識成一應該由附接共處理器445執行之類型。據此，處理器410在一共處理器匯流排或其他互連上發送這些共處理器指令(或代表共處理器指令之控制信號)到共處理器445。共處理器445接收及執行所收到之共處理器指令。
請即參閱圖5，揭示根據本發明之一實施例之第一較特定示範系統500之方塊圖。如圖5中所示，多處理器系統500係點對點互連系統，且包括透過一點對點互連550耦合之第一處理器570及第二處理器580。處理器570、580各為處理器300之某些版本。在本發明之一實施例中，處理器570、580分別為處理器410、415，同時共處理器538為共處理器445。在另一實施例中，處理器 570、580分別為處理器410、共處理器445。
處理器570、580揭示成分別包括整合式記憶體控制器(IMC)單元572、582。處理器570亦包括點對點(P-P)介面576、578，做為其匯流排控制器單元之一部分；相似地，第二處理器580包括P-P介面586、588。處理器570、580可以使用P-P介面電路578、588透過一點對點(P-P)介面550交換資訊。如圖5中所示，IMCs 572、582將處理器耦合於個別記憶體，亦即一記憶體532及一記憶體534，其可以是區域性附接於個別處理器之主記憶體的部分。
處理器570、580可以使用點對點介面電路576、594、586、598透過個別P-P介面552、554，以和一晶片組590交換資訊。晶片組590可以透過一高性能介面539選項性地和共處理器538交換資訊。在一實施例中，共處理器538係一特殊用途處理器，例如像是高通量MIC處理器、網路或通信處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器、或類似者。
一共用快取(圖中未示)可包括在兩處理器之任一者內或在其外，並且透過P-P互連與處理器連接，所以如果一處理器處於低電力模式，則任一或兩處理器之區域快取資訊可儲存於共用快取中。
晶片組590可以透過一介面596耦合於第一匯流排516。在一實施例中，第一匯流排516可以是周邊組件互連(PCI)匯流排，或是一例如PCI高速匯流排或另一第三 代I/O互連匯流排，儘管本發明之範疇並非如此限制。
如圖5中所示，許多輸入/輸出(I/O)裝置514可以隨著一匯流排橋接器518耦合於第一匯流排516，該匯流排橋接器518則將第一匯流排516耦合於第二匯流排520。在一實施例中，一或多個附加處理器515，例如像是共處理器、高通量MIC處理器、GPGPU、加速器(例如像是圖形加速器或數位信號處理(DSP)單元)、場可編程閘陣列、或任意其他處理器，皆可耦合於第一匯流排516。在一實施例中，第二匯流排520可以是一低針腳數(LPC)匯流排。許多裝置可耦合於第二匯流排520，包括例如鍵盤及/或滑鼠522、通信裝置527及一儲存器單元528，像是磁碟驅動器或其他大容量儲存裝置，其在一實施例中可包括指令/碼及資料530。再者，一音頻輸入/輸出裝置(I/O)524可耦合於第二匯流排520。應該注意的是，其他架構亦可行。例如取代圖5之點對點架構時，一系統可實施一多點匯流排或其他這類架構。
請即參閱圖6，揭示根據本發明之一實施例之第二較特定示範系統600之方塊圖。圖5及6中之相同元件使用相同參考編號，且圖5之某些態樣已從圖6刪略，以避免模糊圖6之其他態樣。
圖6揭示處理器570、580各別包括整合式記憶體及I/O控制邏輯(CL)572、582。因此，CL 572、582包括整合式記憶體控制器單元及包括I/O控制邏輯。圖6揭示不僅記憶體532、534耦合於CL 572、582，I/O裝置614亦 耦合於CL 572、582。舊I/O裝置615耦合於晶片組590。
請即參閱圖7，揭示根據本發明之一實施例之一系統晶片(SoC)700之方塊圖。圖3中之相同元件使用相同參考編號。再者，虛線框為較先進SoCs上之選項性特徵。在圖7中，一互連單元702耦合於：一應用處理器710，其包括一組的一或多個核芯302A-N及共用快取單元306；一系統代理單元310；一匯流排控制器單元316；一整合式記憶體控制器單元314；一組或一或多個共處理器720，其可包括整合式圖形邏輯、一影像處理器、一音頻處理器、及一視頻處理器；一靜態隨機存取記憶體(SRAM)單元730；一直接記憶體存取(DMA)單元732；及一顯示器單元740，用以耦合於一或多個外顯示器。在一實施例中，共處理器720包括一特殊用途處理器，例如像是網路或通信處理器、壓縮引擎、GPGPU、高通量MIC處理器、嵌入式處理器、或類似者。
本文內所揭露機構之實施例可實施於硬體、軟體、韌體、或諸實施方式之組合中。諸實施例可實施作為在含有至少一處理器、一儲存系統(包括揮發性及非揮發性記憶體及/或儲存元件)、至少一輸入裝置、及至少一輸出裝置之可編程系統上執行之電腦程式或程式碼。
程式碼(例如，圖5中所示之碼530)可施加於輸入指令，以執行本文內所述之功能且產生輸出資訊。輸出資訊可依習知方式施加於一或多個輸出裝置。針對此應用目 的，一處理系統包括任意系統，其具有例如像是一數位信號處理器(DSP)、一微控制器、一專用積體電路(ASIC)、或一微處理器的處理器。
程式碼可用一高階程序或物件導向編程語言實施，以利通信一處理系統。若有需要，程式碼也可用總成或機器語言實施。事實上，本文內所述之機構範疇並不限於任意特殊編程語言。在任意情況中，語言可以是編譯或解譯語言。
至少一實施例之一或多個態樣可以藉由儲存在一機器可讀取媒體上之代表指令實施，其代表處理器內之許多邏輯，當由一機器讀取時，其致使機器以組合邏輯以執行本文內所述之技術。此代表性(俗稱為IP核芯)可以儲存在一實體機器可讀取媒體上且供給至許多客戶或製造廠，以載入實際製成邏輯或處理器之製造機器內。
此機器可讀取儲存媒體可包括但是不限定的有由一機器或裝置製造或形成之物件之非暫態、實體配置，包括儲存媒體，像是硬碟、任意其他類型碟片(包括軟碟、光碟、光碟唯讀記憶體(CD-ROMs)、可重寫光碟(CD-RWs)、及磁光碟)、半導體裝置(像是唯讀記憶體(ROMs)、隨機存取記憶體(RAMs)，像是動態隨機存取記憶體(DRAMs)、靜態隨機存取記憶體(SRAMs))、可抹除可編程唯讀記憶體(EPROMs)、快閃記憶體、電可抹除可編程唯讀記憶體(EEPROMs)、相變記憶體(PCM)、磁性或光學性卡、或適用於儲存電子指令之任意其他類型媒體。
據此，一實施例亦包括非暫態、含有指令或含有設計資料之實體機器可讀取媒體，例如硬體說明語言(HDL)，其界定本文內所述之結構、電路、裝置、處理器及/或系統特徵。諸實施例亦稱為程式產物。
仿真(包括二進制翻譯、碼轉譯、等等)
在一些情況中，一指令轉換器可用以將一來自一來源指令集之指令轉換成一目標指令集。例如，指令轉換器可以翻譯(例如，使用靜態二進制翻譯、包括有動態編譯之動態二進制翻譯)、轉譯、仿真、或者轉換一指令成一或多個欲供核芯處理之其他指令。指令轉換器可實施於硬體、軟體、韌體、或其組合中。指令轉換器可以在處理器上、處理器外、或部分在處理器上且部分在處理器外。
圖8係方塊圖，根據一實施例對比使用一軟體指令轉換器將一來源指令集中之二進制指令轉換成一目標指令集中之二進制指令。在所示之實施例中，指令轉換器係一軟體指令轉換器，儘管指令轉換器在替代型式上可實施於軟體、韌體、硬體、或其許多組合中。圖8揭示一高階語言802中之一程式可使用一x86編譯器804編譯，以產生x86二進制碼806，其原本即由一具有至少一x86指令集核芯之處理器816執行。
具有至少一x86指令集核芯之處理器816代表實質上可與具有至少一x86指令集核芯之Intel®處理器執行相同的功能，即其藉由相容執行或處理(1)Intel® x86指令集 核芯之指令集之一實質部分或(2)目標在一具有至少一x86指令集核芯之Intel®處理器上運算的應用程式或其他軟體之目標碼版本，以利達成與具有至少一x86指令集核芯之Intel®處理器實質相同的結果。x86編譯器804代表一編譯器，其可操作成產生x86二進制碼806(例如，目標碼)，在有或無附加連結處理下可以在具有至少一x86指令集核芯之處理器816上執行。相似地，圖8揭示高階語言802中之程式可使用一替代指令集編譯器808編譯，以產生替代指令集二進制碼810，其原本即由一未具有至少一x86指令集核芯814之處理器執行(例如，一具有核芯可執行加州桑尼維爾市MIPS Technologies公司之MIPS指令集及/或執行英格蘭劍橋市ARM Holdings公司之ARM指令集的處理器)。
指令轉換器812用以將x86二進制碼806轉換成原本即由未具有一x86指令集核芯之處理器814執行的碼。此轉換碼不易成為與替代指令集二進制碼810一樣，因為可達成此目的之指令轉換器難以製造；惟，轉換碼可完成一般操作及由來自替代指令集之指令組成。因此，指令轉換器812代表軟體、韌體、硬體、或其組合，其透過仿真、模擬或任意其他程式而容許一處理器或其他電子裝置不具有一x86指令集處理器或核芯，即可執行x86二進制碼806。
資料相依之運行時間判定 運行時間記憶衝突檢測
將純量過程轉換成向量過程一般即轉換較長有序序列純量操作產生平行向量操作之較短序列。各平行操作對應於許多純量操作，其中該許多純量操作之數量可對應於執行操作的系統之向量長度。
衝突可以針對一無序單一索引、一有序單一索引及/或有序索引對檢測。衝突可以進一步針對寫後讀出相依檢測。衝突檢測係組構成在可能不係平行完成的一序列疊代操作中識別操作(亦即，疊代)。
此處所用之「索引」對應於一包括在陣列中之元件之位址。例如，陣列可由一基礎位址(或其他)指定。陣列中之一元件可由索引指引。元件之位址即包括基礎位址及索引(亦即，偏差值)。
當向量化一純量過程時，欲由過程操作之資料可儲存於一陣列中且純量過程可以組構成對陣列之一元件推作，每次一個元件。例如，純量過程可包括一迴圈，其中一元件每經過迴圈一次即操作一次(亦即，疊代)。依據過程，元件可以一次、多次操作或不操作。
程式向量化技術應該先得知向量化純量過程時的程式控制及資料相依。有些程式含有僅在運行時間才知道的資料相依。文後之表1揭示具有運行時間相依之示範性程式碼。
表1揭示示範性程式碼包括一迴圈，迴圈包括陣列A之元件之間的一指定。look測量系統含有一資料相依，即陣列A依賴陣列X及陣列Y之運行時間值。為了將示範性程式碼內之迴圈向量化，從陣列X到陣列Y都需要運行時間衝突檢測。示範性陣列X及Y揭示於文後之表2中。
上面的表2揭示向量元件為C語言陣列。陣列從左到右索引為零。示範性向量之各索引係與表1之程式碼中之迴圈的疊代相關聯。在此序列中，衝突存在於疊代3讀取A[1]及疊代3寫入A[1]處。換句話說，X[3]=Y[1]=1(請注意疊代數是從0開始)。因此，從X[3]到Y[1]至少有一衝突。從X[i]到Y[j]的各運行時間衝突意味著從A[X[k]]到A[Y[k]]有防止傳統向量化之運行時間相依。
圖9係方塊圖，揭示示範性向量之間的運行時間資料 相依。表2之示範性向量X 902及Y 904揭示有索引i 901及j 905。若X[i]=Y[j]且j<i，衝突即從X[i]到Y[j]中判定。除了衝突X[3]=Y[1]=1，衝突X[3]=Y[2]=1亦存在。此外，X[4]=Y[0]=2、X[5]=Y[4]=3、及X[6]=Y[3]=Y[2]=Y[1]=1。由於衝突，傳統迴圈向量化技術無法將表1之示範性程式碼之所有疊代向量化。然而，可以向量化[0,2]範圍內之迴圈疊代，接著向量化[3,4]範圍內之迴圈疊代，及最後向量化[5,7]範圍內之迴圈疊代。大抵上，可以將迴圈疊代分區成若干範圍，以致使一特定迴圈疊代範圍內無衝突(例如，針對迴圈疊代範圍[M,N]，並無X[i]=Y[j]，M<=j<i<=N)。隨後可以在一藉由位元遮罩保護之向量中之各範圍內運行迴圈疊代，不致破壞資料相依。
例如，可以先運行由位元遮罩0b11100000保護之[0,2]範圍內之迴圈疊代、接著是由位元遮罩00011000保護之[3,4]範圍內之迴圈疊代及由位元遮罩0b00000111保護之[5,7]範圍內之迴圈疊代。應該注意的是，在一實施例中，可以接受容許相同陣列元件(例如，A[1])在一向量之疊代1及2(例如，Y[1]=Y[2]=1)中寫入，因為向量寫入邏輯係組構成將連續寫入序列化到相同記憶體位置。
圖10係根據一實施例之計算一終止位元向量的邏輯方塊圖。在一實施例中為了計算一終止位元向量，邏輯係組構成可掃描X[i]之各元件，以判定元件是否與Y[j]之前一(例如，較低索引)元件衝突(例如，X[i]=Y[j]， j<i)，並將終止位元M[i]設定於0或1。輸入遮罩暫存器k2 1001作為一寫入遮罩，以控制目前之主動元件是否正被用於比較。定序器1002依序經過輸入遮罩暫存器k2 1001之位元位置。若遮罩暫存器k2 1001之目前位元位置之值在1003被判定為0，則輸出暫存器k1 1010中之對應位元位置即設定於0。
在一實施例中，若遮罩暫存器k2之目前位元位置之值為1，則此判定一用於定序器1004、1005之操作的啟始點。比較器1008比較v0之各元件i+1與v1之所有先前元件i、i-1、i-2、等等，且比較結果使用OR累加器1009被ORed運算在一起。遮罩暫存器k1隨後依此更新。
在一實施例中，並非每一個來自X[i]到Y[j]中之衝突都需要設定一終止位元M[i]。例如，表2中之給定示範性向量X、Y，有一衝突來自X[3]到Y[1]中(亦即，X[3]=Y[1]=1)且終止位元設定於M[3]。因此，不需要考慮來自X[4]到Y[0]中之衝突，其中X[4]=Y[0]=2且設定終止位元M[4]，因為終止位元M[3]已確定疊代0及疊代4是在不同迴圈疊代範圍內。大抵上，若終止位元M[i1]是因為來自X[i1]到Y[j1]中之衝突而設定，則衝突邏輯不必考慮來自X[i2]到Y[j2]中之所有衝突，若j2<i1<i2。換句話說，儘管邏輯檢查來自X[i]到Y[j]中之衝突，且j<i，邏輯可以針對所有j<最後終止位元組而忽略不計Y[j]之衝突。用於計算衝突向量M的一示範性 演算法揭示於下文表3中。
表2之給定示範性輸入向量X、Y如上，邏輯產生文後之表4中的終止位元向量M：
在示範性終止位元向量中，各範圍終止於位元「1」之前(例如，具有「1」值之位元指示一新迴圈分區的啟始)。因此，表3之向量M指示出迴圈疊代待分區成三個迴圈疊代範圍[0,2]、[3,4]及[5,7]。在一實施方式中，位元調處指令提供至一處理器，以便從M產生相對應之位元遮罩，以針對位元遮罩向量操作判定迴圈疊代範圍。例 如，位元遮罩0b11100000係產生用於第一向量操作，將迴圈疊代範圍[0,2]向量化。位元遮罩0b00011000用於第二向量操作，將迴圈疊代範圍[3,4]向量化。位元遮罩0b00000111係產生用於將迴圈疊代範圍[5,7]向量化。
基於向量之衝突判定
一替代實施方式使用處理器邏輯計算一向量Z，其中各位元代表一衝突是否存在於第一向量之各元件與第二向量之各別元件之間。例如，表2之給定示範性輸入向量X、Y具有圖9中所示之衝突，一Z向量即計算如表5中所示。
表5之示範性衝突向量Z例如揭示來自X[3]到Y[1]及Y[2]的衝突為Z[3]=01100000之位置1及2處的位元「1」(位元位置是從左到右)。
圖11係示範性衝突向量Z之矩陣說明。表2之示範性X向量揭示成一X軸線1102。表2之示範性Y向量揭示成一Y軸線1104。每份記憶衝突矩陣1100揭示表5之示範性衝突向量之一向量元件。
儘管一處理器向量單元可以有效率地計算Z衝突向量，Z向量必須在其可將迴圈分區成疊代範圍(例如，用 於示範性向量X及Y之[0,2]、[3,4]及[5,7])之前被後處理。後處理執行用以確定有正確且完整之衝突偵測器用於以局部範圍為主之迴圈向量化。
例如，原始之Z衝突向量似乎指出疊代0、1、2及7可以運行成向量操作，因為從X[0]、X[1]、X[2]及X[7]到Y元件皆無衝突，而Z[0]、Z[1]、Z[2]及Z[7]為零。惟，正確的記憶排序要求A[3]在疊代7的寫入(例如，Y[7]=3)是在A[3]在疊代4的寫入(例如，Y[4]=3)之後，因為在一實施例中要求寫至相同記憶體位址應嚴格排序。
一項解決方式是針對具有全部是零的元件依序處理Z，以判定第一迴圈疊代範圍[0,2]。針對示範性衝突向量Z，此指示元件0、1及2。在執行範圍[0,2]中之迴圈疊代成一向量操作後，有關於Y[0,2]之任何未來衝突皆可不計。為了遮掉向量Z中所代表之相對應衝突，因此產生一位元遮罩(例如，0b000111111)且範圍[0,2]中之位元為0及其餘為1。位元遮罩可以同時施加於Z之所有元件，如同一向量操作(例如，Z[ ]=Z[ ]及00011111)，以便移除有關於Y[0,2]之所有衝突。生成之新衝突產生一Z’(例如，Z撇號)向量，如表6中所示。
考慮到範圍[0,2]已經處理過，生成之向量即施加於範圍[3,4]。惟，範圍[3,4]中含有所有零位元的唯一向量元件 為元件3及4。這表示一向量操作可以供範圍[3,4]中之迴圈疊代安全地執行。一旦針對範圍[3,4]中之迴圈疊代執行向量操作時，相關於Y[3,4]之衝突即不再有關聯。因此，0b11100111之一位元遮罩施加於Z’之各元件，產生如表7中所示之Z”(例如，Z雙撇號)向量。
範圍[5,7]中之Z”之元件皆為零。因此，迴圈之剩餘疊代可以安全地向量化且處理邏輯可在一向量單一向量操作中進行處理範圍[5,7]中之迴圈疊代。
基於向量之快速衝突判定
在一實施例中，基於向量之快速衝突判定係由多數個附加指令提供。在單一指令、常式內，衝突判定執行基於向量之記憶衝突判定，不需要附加之後處理來解決嚴格之記憶定序問題。
在一實施例中，一P=VCONFLICTP(X,Y)指令處理兩輸入向量，以計算出一分區向量P。如同表2中之給定輸入向量X、Y，其產生一分區向量P，如下文之表8中所示。
在表8之示範性部分向量中「0」表示迴圈疊代屬於迴圈疊代範圍0(亦即，[0,2])，「1」表示迴圈疊代屬於迴圈疊代範圍1(亦即，[3,4])及「2」表示迴圈疊代屬於迴圈疊代範圍2(亦即，[5,7])。
因此，分區向量P提供相同迴圈疊代範圍之一不同表示成為終止位元向量M。也可以將圖P[i]形象化成為疊代範圍(0,i]中之終止位元M之計數(請注意，在一實施例中，M[0]一直是0)。這表示即容許快速位元遮罩產生，不需要終止位元向量M之位元之依序掃描，在一些實施例中其造成終止位元實施方式上的性能改善。
在一實施例中，用於各迴圈疊代範圍之位元遮罩是使用一向量比較操作從P產生。在一實施例中，向量比較操作基於向量值之一分組而產生用於各疊代分區之各別位元遮罩。示範性向量比較及生成之位元映像揭示於表9中。
分區向量之計算可以使用一有向非循環圖(DAG)揭 示，說明記憶位置之間的衝突。圖12係根據一實施例之一示範性DAG，用以判定一路徑向量。有向非循環圖(DAG)1200揭示由表2中之示範性向量X、Y判定之記憶位置之間的衝突。DAG 1200包括一用於各迴圈疊代(例如，節點0-7)之節點(例如，1201)及各對疊代之間的一邊緣j→i(例如，1202、1203)，j<i。各邊緣具有一長度，以致使若X[i]衝突到Y[j]，邊緣j→i之長度即1(例如，長度(j,i)=1，含邊緣1202)。否則，邊緣j→i之長度為0(例如，長度(j,i)=1，含邊緣1203)。
考量於圖12之DAG 1200，可以達成下列觀察：1)邊緣j→i且長度1表示至少一終止位元是因X[i]與Y[j]之間的衝突而使用在疊代範圍(j,i]；2)含長度p之從節點0到i的路徑表示至少p個終止位元使用在疊代範圍(0,i]；3)從0到i的最長路徑使終止位元之最小計數使用在疊代範圍(0,i]。最長路徑可以遞迴地定義，此處P(0)=0且P(i)=max_j{P(j)+長度(j,i)}。一用以計算向量路徑之示範性演算法揭示於表10中。
表10之向量路徑演算法的最壞情況複雜度相同於表3之終止位元演算法的最壞情況複雜度。惟，向量路徑演算法2避免了遍及內迴圈疊代之資料相依(針對內迴圈時，i>j)，並可藉由一處理器向量單元而相對於表3之終止位元演算法作較有效率計算。
在一實施例中，一附加指令提供用以計算R=VCONFLICTR(X,Y)，其係迴圈疊代分區之一附加說明。此指令使用一附加最佳化之演算法，其避免使用到在一些處理器中實施可能所費不貲的「max(最大值)」操作。R代表迴圈疊代分區，而R=2^(P+1)-1即使用以下位元表示：
欲計算R時，邏輯計算max(P[i],P[j]+長度[j][i])可由邏輯計算(R[i]|R[j]<<長度[j][i])取代(此處「<<」係「左移」操作且「|」係「位元方面之或(OR)」操作)。R可以用簡化之硬體邏輯計算，硬體邏輯相關於使用表12中之 示範性演算法的P。
此處較昂貴之「+」操作是以廉價之「<<」操作取代且昂貴之「max」操作是以廉價之「|」操作取代。因此，藉由表2中之向量X、Y，以表12之功率分區向量演算法計算，則一向重可產生如表13中所示。
在一實施例中，用於迴圈疊代範圍之位元遮罩是使用一向量比較操作從R產生，如表14中所示。
一向量比較可基於功率之分區向量之元件，針對各組向量化迴圈疊代來產生各別位元遮罩。產生之第一位元遮罩聚集範圍0中之所有疊代(例如，元件[0,2])、聚集範圍1中之所有疊代(例如，[3,4])、及聚集範圍2中之第三組疊代(例如，[5,7])。
在一替代實施例中，用於迴圈疊代範圍之位元遮罩係從R產生，如表15中所示。
如表15中所示，在一些實施例中，邏輯進一步藉由一單一位元向量比較接著一向量右移(例如，右移所有向量元件)等反覆施加而簡化。例如，在列(47)，一向量比較設定一位元於一初始化位元遮罩中，用在R等於1之對應元件，並對R執行向量右移，在R之各元件上執行右移。示範性生成向量揭示於列(48)，此處等於「1」之向量元件移至「0」，等於「11」之向量元件移至「1」，及向量元件「111」移至「11」。此序列可以重覆(例如，針對範圍1及範圍2)直到R之所有元件皆等於「0」。
儘管三個疊代群組已揭示用於說明許多實施例之示範 性向量及衝突，群組數係基於由向量判定之記憶位址或陣列元件之間的衝突數來判定。亦應該瞭解的是實施例在操作此一迴圈疊代期間大致上適用於檢測記憶衝突。用以實施本文內所述VCONFLICTP及VCONFLICTR指令之示範性邏輯揭示於文後之圖13及圖14。
圖13係根據一實施例之用以判定迴圈疊代分區之邏輯之流程圖。在一實施例中，編輯器或處理器邏輯包括用以向量化一組界定記憶位置之陣列的邏輯，用於一向量化純量操作(例如，一向量化迴圈)，如1302所示。在方塊1304，邏輯可掃描向量化之陣列組，以判定第一向量之一元件是否與第二向量之一下方索引元件衝突。在方塊1306，邏輯進一步針對各判定之衝突以寫入一路徑長度(例如，在一路徑矩陣、路徑資料結構、或組構成儲存路徑資料的暫存器組中)。在方塊1308，邏輯進一步基於向量中之元件對之間的最長路徑，判定用於向量化純量操作之疊代分區。迴圈疊代分區例如可以根據本文內所述之一向量路徑演算法或一基於功率之疊代向量演算法判定，儘管在許多實施例中也可以執行其他特定實施方式。
示範性處理器實施方式
圖14係根據一實施例之一處理系統之方塊圖，處理系統包括用以執行記憶衝突檢測之邏輯。示範性處理系統包括一耦合於主記憶體1400之處理器1455。處理器1455包括一解碼單元1430，具有用於解碼動態記憶衝突指令之解碼邏輯1431。此外，一處理器執行引擎單元1440包 括附加之執行邏輯1441，用於執行動態記憶衝突檢測指令。在執行單元1440執行指令流時，暫存器1405針對運算元、控制資料及資料之其他類型提供暫存器儲存。
為了簡明起見，圖14中僅揭示單一處理器核芯(核芯0)之細部結構。惟，應該瞭解的是圖14中所示之各核芯可以有和核芯0相同之邏輯組。如圖所示，各核芯也可以包括一專屬之第一階(L1)快取1412及第二階(L2)快取1411，用於根據一指定快取管理政策快取指令及資料。L1快取1412包括一用於儲存指令之各別指令快取1420及一用於儲存資料之各別資料快取1421。儲存於不同處理器快取內之指令及資料係以快取列之粒化管理，其可為固定大小(例如，64、128、512位元組之長度)。本示範性實施例之各核芯具有一指令擷取單元1410，用於從主記憶體1400及/或一共用之第三階(L3)快取1416中擷取指令；一解碼單元1430，用於解碼指令；一執行單元1440，用於執行指令；及一寫回/止用單元1450，用於止用指令及寫回結果。
指令擷取單元1410包括許多習知組件，包括有下一指令指標1403，用於儲存下一待從主記憶體1400(或其中一快取)擷取之指令的位址；一指令轉譯後備緩衝器(ITLB)1404，用於儲存近期使用虛擬-實體指令位址之映射圖，用以改善位址轉譯之速度；一分支預測單元1402，周於推測指令分支位址；及分支目標緩衝器(BTBs)1401，用於儲存分支位址及目標位址。一旦擷取時，指令串流至指 令管線之其餘階段，包括解碼單元1430、執行單元1440、及寫回/止用單元1450。
圖15係根據一實施例之用以執行動態記憶衝突檢測之邏輯之流程圖。在一實施例中，一處理器包括用以擷取指令以執行向量記憶衝突檢測之邏輯，如1502中所示。在1504，邏輯進一步用以將指令解碼成解碼之指令。在1506，邏輯進一步用以執行解碼之指令，以執行向量記憶衝突檢測。在1508，邏輯進一步基於突檢之衝突而用於一含有迴圈疊代分區資訊之寫入分區向量。在一實施例中，分區向量係如表8中所示之分區向量P。在一實施例中，分區向量係如表13中所示基於功率之分區向量R。
示範性指令格式
本文內所述之指令實施例可依不同格式具體實施。此外，示範性系統、架構及管線係詳述於後。指令實施例可在諸系統、架構及管線上執行，但是不限於此細節。
一向量友善指令格式係一適用於向量指令之指令格式(例如，有特定用於向量操作的某些欄位)。儘管所揭述之實施例中向量及純量操作兩者是透過向量友善指令格式支援，替代實施例僅使用向量操作向量友善指令格式。
圖16A-16B係方塊圖，揭示根據一實施例之一同屬向量友善指令格式及其指令樣板。圖16A係方塊圖，揭示根據一實施例之一同屬向量友善指令格式及其A類指令樣板；而圖16B係方塊圖，揭示根據一實施例之同屬向量友 善指令格式及其B類指令樣板。較明確說，一同屬向量友善指令格式1600用於界定A類及B類指令樣板，兩者皆包括無記憶體存取1605指令樣板及記憶體存取1620指令樣板。在向量友善指令格式之全文中的術語「同屬」是指無關於任意特定指令集之指令格式。
所揭述之實施例中向量友善指令格式支援如下：一64位元組向量運算元長度(或大小)乘32位元(4位元組)或64位元(8位元組)資料元件寬度(或大小)(因此，一64位元組向量是由16個雙字大小元件或者8個四字大小元件組成)；一64位元組向量運算元長度(或大小)乘16位元(2位元組)或8位元(1位元組)資料元件寬度(或大小)；一32位元組向量運算元長度(或大小)乘32位元(4位元組)、64位元(8位元組)、16位元(2位元組)、或8位元(1位元組)資料元件寬度(或大小)；及一16位元組向量運算元長度(或大小)乘32位元(4位元組)、64位元(8位元組)、16位元(2位元組)、或8位元(1位元組)資料元件寬度(或大小)。惟，替代實施例可支援較多、較少及/或不同向量運算元大小(例如，256位元組向量運算元)乘較多、較少及/或不同資料元件寬度(例如，128位元(16位元組)資料元件寬度)。
圖16A中之A類指令樣板包括：1)在無記憶體存取1605指令樣板內揭示一無記憶體存取、全捨入控制類型操作1610指令樣板及一無記憶體存取、資料變換類型操作1615指令樣板；及2)在記憶體存取1620指令樣板內揭 示一記憶體存取、暫存1625指令樣板及一記憶體存取、非暫存1630指令樣板。圖16B中之B類指令樣板包括：1)在無記憶體存取1605指令樣板內揭示一無記憶體存取、寫入遮罩控制、部分捨入控制類型操作1612指令樣板及一無記憶體存取、寫入遮罩控制、向量長度(vsize)類型操作1617指令樣板；及2)在記憶體存取1620指令樣板內揭示一記憶體存取、寫入遮罩控制1627指令樣板。
同屬向量友善指令格式1600包括依圖16A-16B中所示順序列示於下之欄位。
格式欄位1640-此欄位中之一特定值(一指令格式識別符值)唯一識別向量友善指令格式，及向量友善指令格式中之指令在指令流中的出現。就此而言，此欄位選項性意味著其並不為一僅有同屬向量友善指令格式之指令集所需。
基礎操作欄位1642-其內容可區別不同基礎操作。
暫存器索引欄位1644-其內容可直接或透過位址產生來指定來源及目的地運算元在暫存器或記憶體中之位置。這些包括足夠量之位元，以供從一PxQ(例如，32x512、16x128、32x1024、64x1024)暫存器檔案中選擇N暫存器。儘管在一實施例中N可以多達三來源及一目的地暫存器，替代實施例可支援較多或較少的來源及目的地暫存器(例如，可支援多達二來源且其中一來源也作為目的地，可支援多達三來源且其中一來源也作為目的地，可支援多達二來源及一目的地)。
修改符欄位1646-其內容可將指令在指定記憶體存取之同屬向量指令格式中的出現區別於未指定者，亦即，在無記憶體存取1605指令樣板與記憶體存取1620指令樣板之間。記憶體存取操作讀取及/或寫入於記憶體階層(在一些情況中，指定來源及/或目的地位址是使用暫存器中之值)，而無記憶體存取操作則否(例如，來源及目的地為暫存器)。儘管在一實施例中此欄位也在三個不同方式之間選擇，以執行記憶體位址計算，替代實施例則可支援較多、較少、或不同方式，以執行記憶體位址計算。
擴充操作欄位1650-其內容可區別除了基礎操作外，欲執行諸多不同操作的哪一個。此欄位係上下文特定。在本發明之一實施例中，此欄位分成一類別欄位1668、一甲欄位1652、及一乙欄位1654。擴充操作欄位1650容許共同之操作群組在單一指令中執行，而不是2、3、或4個指令。
比例欄位1660-其內容容許索引欄位之內容對於記憶體位址產生成比例(例如，對於使用2比例*索引+基礎之位址產生)。
位移欄位1662A-其內容使用作為記憶體位址產生之一部分(例如，對於使用2比例*索引+基礎+位移之位址產生)。
位移因數欄位1662B(請注意，位移欄位1662A直接在位移因數欄位1662B上方並列表示使用其一或另一個)-其內容使用作為位址產生之一部分；其指定一欲由記憶 體存取之大小(N)定比例的位移因數，此處N為記憶體存取中之位元組數(例如，對於使用2比例*索引+基礎+比例位移之位址產生)。冗餘之低階位元可忽略不計且因此，位移因數欄位之內容乘以記憶體運算元全部大小(N)，以利產生用於計算一有效位址之最終位移。N值係基於全運算碼欄位1674(如本文內所述)及資料處理欄位1654C而由處理器硬體在運行時間決定。位移欄位1662A及位移因數欄位1662B選項性意味著其並不使用於無記憶體存取1605指令樣板及/或不同實施例可以僅實施兩者之一或都不實施。
資料元件寬度欄位1664-其內容可區別欲使用許多資料元件寬度的哪一個(在一些實施例中是針對所有指令；在其他實施例中則僅針對一些指令)。此欄位選項性意味著若僅一資料元件寬度受到支援及/或資料元件寬度係使用全運算碼之一些態樣支援，則此欄位即不需要。
寫入遮罩欄位1670-其內容可在一每資料元件位置之基礎上控制目的地向量運算元中之資料元件位置是否反映基礎操作及擴充操作的結果。A類指令樣板支援合併遮罩，而B類指令樣板兼具支援合併及歸零遮罩。當合併時，向量遮罩容許目的地中之元件之任意組免於在(由基礎操作及擴充操作指定之)任何操作執行期間更新；在另一實施例中，保留目的地之各元件之舊值，此處之對應遮罩位元具有0值。對比之下，當歸零向量遮罩容許目的地中之元件之任意組在(由基礎操作及擴充操作指定之)任何 操作執行期間歸零時；在一實施例中，當對應遮罩位元具有0值時，目的地之一元件設定於0。此功能性之一子集為控制被執行之操作的向量長度的能力(亦即，被修改之元件的跨距，從第一個到最後一個)；惟，非必要的是被修改之元件呈連續狀。因此，寫入遮罩欄位1670容許部分的向量操作，包括載入、儲存、算術、邏輯、等等。儘管實施例中寫入遮罩欄位1670之內容選擇含有被使用之寫入遮罩的多數個寫入遮罩暫存器的其中之一(且因此寫入遮罩欄位1670之內容間接識別被執行之遮罩)，替代實施例改為或另外容許寫入遮罩欄位1670之內容直接指定被執行之遮罩。
立即欄位1672-其內容容許即時規定。此欄位選項性意味著其並不出現在不支援即時的同屬向量友善格式的執行中且不出現在不使用即時的指令中。
類別欄位1668-其內容在指令的不同類別之間辨別。參考圖16A-B，此欄位之內容在A類與B類指令之間選擇。在圖16A-B中，圓角方形係用以表示一出現在一欄位中之特定值(例如，分別用於圖16A-B中之類別欄位1668的A類1668A及B類1668B)。
A類指令樣板
在A類無記憶體存取1605指令樣板之情況中，甲欄位1652被解譯成一RS欄位1652A，其內容可區別不同擴充操作類型的哪一個應被執行(例如，捨入1652A.1及資 料變換1652A.2各指定用於無記憶體存取、全捨入類型操作1610及無記憶體存取、資料變換類型操作1615指令樣板)，而乙欄位1654可區別指定類型的哪一操作應被執行。在無記憶體存取1605指令樣板中，比例欄位1660、位移欄位1662A、及位移因數欄位1662B並未出現。
無記憶體存取指令樣板-全捨入控制類型操作
在無記憶體存取、全捨入控制類型操作1610指令樣板中，乙欄位1654被解譯成一捨入控制欄位1654A，其內容提供靜態捨入。儘管在揭述之實施例中捨入控制欄位1654A包括一抑制所有浮點異常(SAE)欄位1656及一捨入操作控制欄位1658，替代實施例則可支援將這些概念編碼成相同欄位或者僅有這些概念/欄位的其中之一或另一(例如，可以僅有捨入操作控制欄位1658)。
SAE欄位1656-其內容可區別是否停止異常事件報告；當SAE欄位1656之內容表示抑制被允許時，一給定之指令不報告任意類型之浮點異常旗標且不引發任何浮點異常處置器。
捨入操作控制欄位1658-其內容可區別一捨入操作群組中的哪一個應執行(例如，捨進、捨去、小數部分直接捨去、捨入至最接近數值)。因此，捨入操作控制欄位1658在每一指令之基礎上容許捨入模式改變。在本發明之一實施例中，一處理器包括一用於指定捨入模式之控制暫存器，捨入操作控制欄位1658之內容則可置換該暫存 器值。
無記憶體存取指令樣板-資料變換類型操作
在無記憶體存取、資料變換類型操作1615指令樣板中，乙欄位1654被解譯成一資料變換欄位1654B，其內容可區別多數資料變換的哪一個被執行(例如，無資料變換、拌和、播放)。
在A類記憶體存取1620指令樣板之情況中，甲欄位1652被解譯成一驅逐提示欄位1652B，其內容可區別驅逐提示的哪一個應被使用(在圖16A中，暫存1652B.1及非暫存1652B.2各指定用於記憶體存取、暫存1625指令樣板及記憶體存取、非暫存1630指令樣板)，而乙欄位1654被解譯成一資料處理欄位1654C，其內容可區別多數資料處理操作(亦稱為基元)的哪一個應被執行(例如，無處理；播放；來源之上轉換；及目的地之下轉換)。記憶體存取1620指令樣板包括比例欄位1660及選項性地包括位移欄位1662A或位移比例欄位1662B。
向量記憶體指令使用轉換支援執行向量載入自記憶體及向量儲存至記憶體。隨著正常向量指令，向量記憶體指令以資料元件方式轉移資料往返於記憶體，且實際轉移之元件係由被選作寫入遮罩之向量遮罩的內容指定。
記憶體存取指令樣板-暫存
暫存資料係得利於快取而可能很快被再用的資料。 惟，此為一提示且不同處理器可用不同方式執行，包括完全忽略提示。
記憶體存取指令樣板-非暫存
非暫存資料係得利於第一階快取中之快取而可能不含很快被再用的資料，並應該給予優先驅逐。惟，此為一提示且不同處理器可用不同方式執行，包括完全忽略提示。
B類指令樣板
在B類指令樣板之情況中，甲欄位1652被解譯成一寫入遮罩控制(Z)欄位1652C，其內容可區別由寫入遮罩欄位1670控制之寫入遮罩是否應該是合併或歸零。
在B類無記憶體存取1605指令樣板之情況中，乙欄位1654之一部分被解譯成一RL欄位1657A，其內容可區別不同擴充操作類型的哪一個應被執行(例如，捨入1657.A1及向量長度(VSIZE)1657A2各指定用於無記憶體存取、寫入遮罩控制、部分捨入控制類型操作1612指令樣板及無記憶體存取、寫入遮罩控制、向量長度(VSIZE)類型操作1617指令樣板)，而乙欄位1654之其餘可區別指定類型操作的哪一個應被執行。在無記憶體存取1605指令樣板中，比例欄位1660、位移欄位1662A、及位移比例欄位1662B並未出現。
在無記憶體存取、寫入遮罩控制、部分捨入控制類型操作1612指令樣板中，乙欄位1654之其餘被解譯成一捨 入操作欄位1659A且異常事件報告停止(一給定之指令不報告任意類型之浮點異常旗標且不引發任何浮點異常處置器)。
捨入操作控制欄位1659A-如同捨入操作控制欄位1658，其內容可區別一捨入操作群組中的哪一個應執行(例如，捨進、捨去、小數部分直接捨去、捨入至最接近數值)。因此，捨入操作控制欄位1659A在每一指令之基礎上容許捨入模式改變。在本發明之一實施例中，一處理器包括一用於指定捨入模式之控制暫存器，捨入操作控制欄位1659A之內容則可置換該暫存器值。
在無記憶體存取、寫入遮罩控制、VSIZE類型操作1617指令樣板中，乙欄位1654之其餘被解譯成一向量長度欄位1659B，其內容可區別多數資料向量長度的哪一個應執行(例如，128、256、或512位元組)。
在B類記憶體存取1620指令樣板之情況中，乙欄位1654之一部分被解譯成一播送欄位1657B，其內容可區別播送類型資料處理操作是否被執行，而乙欄位1654之其餘被解譯成向量長度欄位1659B。記憶體存取1620指令樣板包括比例欄位1660及選項性地包括位移欄位1662A或位移比例欄位1662B。
關於同屬向量友善指令格式1600，所揭示之一全運算碼欄位1674包括格式欄位1640、基礎操作欄位1642、及資料元件寬度欄位1664。儘管所示之實施例中全運算碼欄位1674包括所有這些欄位，但是在未支援全部的實 施例中，全運算碼欄位1674包括較少於所有這些欄位。全運算碼欄位1674提供操作碼(opcode)。
擴充操作欄位1650、資料元件寬度欄位1664、及寫入遮罩欄位1670在每一指令之基礎上容許這些特徵被指定於同屬向量友善指令格式中。
寫入遮罩欄位與資料元件寬度欄位之組合產生類型指令，即其基於不同資料元件寬度而容許施加遮罩。
在A類及B類內發現之許多指令樣板有利於不同狀況。在一些實施例中，不同處理器或一處理器內之不同核芯可以僅支援A類、B類、或兩類皆支援。例如，一用於一般用途計算之高性能一般用途亂序核芯可以僅支援B類，一主要用於圖形及/或科學(流通量)計算之核芯可以僅支援A類，及一用於兩者之核芯可以兩類皆支援(當然，具有來自兩類之樣板與指令的某些混合，但是並非來自兩類之所有樣板與指令的核芯也在本發明之範圍內)。再者，單一處理器可包括多核芯，所有核芯支援同一類或不同核芯支援不同類。例如，在一具有各別圖形與一般用途核芯之處理器中，主要用於圖形及/或科學計算之其中一圖形核芯可以僅支援A類，同時一或多個一般用途核芯可以是具有亂序執行與暫存器重新命名以用於一般用途計算的高性能一般用途核芯，其僅支援B類。另一沒有各別圖形核芯之處理器可包括一或多個一般用途有序或亂序核芯，其支援A類及B類。當然，在不同實施例中，來自一類之特徵也可以在另一類中執行。以高階語言寫入之程 式可置入(例如，及時編譯或靜態編譯)成許多不同之可執行形式，包括：1)一形式僅有由目標處理器支援執行之類別指令；或2)一形式具有使用所有類例指令之不同組合寫入之替代常式，且具有控制流動碼，可基於由目前執行碼之處理器支援的指令來選擇常式執行。
示範性特定向量友善指令格式
圖17係方塊圖，揭示根據一實施例之一示範性特定向量友善指令格式。圖17揭示一特定向量友善指令格式1700，特定之意味在於其指定位置、大小、解讀、及欄位順序，以及一些欄位的值。特定向量友善指令格式1700可用以延伸x86指令集，因此一些欄位相似或相同於現有x86指令集與其延伸(例如，AVX)中所用者。此格式仍與具有延伸的現有x86指令集之前置編碼欄位、實數運算碼位元組欄位、MOD R/M欄位、SIB欄位、位移欄位、及立即欄位一致。文後說明供圖17之欄位映射其中的圖16之欄位。
應該瞭解的是，儘管實施例為了說明而揭述參考於同屬向量友善指令格式1600全文中之特定向量友善指令格式1700，除了申請專利範圍，本發明並不限於特定向量友善指令格式1700。例如，同屬向量友善指令格式1600針對許多欄位而考量到許多可行之大小，而特定向量友善指令格式1700則揭示成具有特定大小之欄位。舉特定範例而言，儘管資料元件寬度欄位1664揭示成特定向量友 善指令格式1700中之一位元欄位，本發明並不限於此(亦即，同屬向量友善指令格式1600考慮到其他大小之資料元件寬度欄位1664)。
同屬向量友善指令格式1600包括依圖17A中所示順序排列之以下欄位。
EVEX前置碼(位元組0-3)1702-係以四位元組形式編碼。
格式欄位1640(EVEX位元組0，位元[7：0])-第一位元組(EVEX位元組0)為格式欄位1640且其含有0x62(在本發明之一實施例中用於區別向量友善指令格式的唯一值)。
第二至第四位元組(EVEX位元組1-3)包括多數個提供特定能力之位元欄位。
REX欄位1705(EVEX位元組1，位元[7-5])-由一EVEX.R位元欄位(EVEX位元組1，位元[7]-R)、EVEX.X位元欄位(EVEX位元組1，位元[6]-X)、及1657BEX位元組1，位元[5]-B)組成。EVEX.R、EVEX.X、及EVEX.B位元欄位提供與相對應VEX位元欄位相同功能性，並且使用一的補碼形式編碼，亦即，ZMM0編碼成1111B，ZMM15編碼成0000B。指令之其他欄位將暫存器索引之下三位元編碼已屬習知技術(rrr、xxx、及bbb)，所以Rrrr、Xxxx、及Bbbb可藉由附加EVEX.R、EVEX.X、及EVEX.B形成。
REX’欄位1610-這是REX’欄位1610的第一部分， 並且是EVEX.R’位元欄位(EVEX位元組1，位元[4]-R’)，用以編碼延伸32暫存器組之上16個或下16個。在本發明之一實施例中，此位元伴隨著文後所述之其他位元係以位元反格式儲存，以區別於(習知x86 32位元模式)BOUND指令，其實數運算碼位元組為62，但是在MOD R/M欄位(容後詳述)中不接受MOD欄位中之11之值；替代實施例則不以反格式儲存此位元及後續其他位元。1之值用以編碼下16暫存器。換言之，R’Rrrr係藉由組合EVEX.R’、EVEX.R、及來自其他欄位的其他RRR形成。
運算碼映射欄位1715(EVEX位元組1，位元[3：0]-mmmm)-其內容可編碼一隱含之前導運算碼位元組(0F、0F38、或0F3)。
資料元件寬度欄位1664(EVEX位元組2，位元[7]-W)-係以記號EVEX.W代表。EVEX.W用以界定資料類型(32位元資料元件或64位元資料元件)之粒化(大小)。
EVEX.vvvv 1720(EVEX位元組2，位元[6：3]-vvvv)-EVEX.vvvv之角色可包括如下：1)EVEX.vvvv編碼以反(一的補碼)形式指定的第一來源暫存器運算碼且其對於具有2或多個來源運算元之指令有效；2)EVEX.vvvv編碼以一的補碼形式作某些向量移動指定的目的地暫存器運算碼；或3)EVEX.vvvv不編碼任何欄位，欄位保留且應該含有1111b。因此，EVEX.vvvv欄位1720編碼以反(一的補碼)形式儲存之第一來源暫存器區分符之4個低階位元。依據指令，一額外之不同EVEX位元欄位用以延伸區分符 大小至32暫存器。
EVEX.U 1668類別欄位(EVEX位元組2，位元[2]-U)-若EVEX.U=0，表示A類或EVEX.U0；若EVEX.U=1，表示B類或EVEX.U1。
前置碼編碼欄位1725(EVEX位元組2，位元[1：0]-pp)-其對基礎操作欄位提供附加位元。除了對EVEX前置碼格式中之舊有SSE指令提供支援外，此亦有緊密SIMD前置碼之效益(反而不需要用一位元組來表示SIMD前置碼，EVEX前置碼僅需要2位元)。在一實施例中，欲支援在舊有格式中及在EVEX前置碼格式中皆使用SIMD前置碼(66H、F2H、F3H)之舊有SSE指令時，這些舊有SIMD前置碼係編碼成SIMD前置碼編碼欄位；且在運行時間在提供至解碼器之PLA前擴充到舊有SIMD前置碼(所以PLA可以兼具執行這些舊有指令之舊有及EVEX格式而不修改)。儘管較新的指令可以直接使用EVEX前置碼編碼欄位之內容作為一運算碼延伸，某些實施例則為了一致性而以相似方式擴充，但是容許由這些舊有SIMD前置碼指定不同含義。替代實施例可重新設計PLA，以支援2位元SIMD前置碼編碼，且不需要擴充。
甲欄位1652(EVEX位元組3，位元[7]-EH；亦稱為EVEX.EH、EVEX.rs、EVEX.RL、EVEX.寫入遮罩控制、及EVEX.N；亦以α說明)-如上所述，此欄位係上下文指定。
乙欄位1654(EVEX位元組3，位元[6：4]-SSS；亦稱 為EVEX.s2-0,EVEX.r2-0,EVEX.rr1,EVEX.LL0,EVEX.LLB；亦以βββ說明)-如上所述，此欄位係上下文指定。
REX’欄位1610-這是REX’欄位的其餘部分，並且是EVEX.V’位元欄位(EVEX位元組3，位元[3]-V’)，用以編碼延伸32暫存器組之上16個或下16個。此位元係以位元反格式儲存。1之值用以編碼下16個暫存器。換句話說，V’VVVV係藉由組合EVEX.V’、EVEX.vvvv形成。
寫入遮罩欄位1670(EVEX位元組3，位元[2：0]-kkk)-其內容可在寫入遮罩暫存器中指定一暫存器之索引。在本發明之一實施例中，指定值EVEX.kkk=000有一特殊行為，暗示未使用寫入遮罩於特定指令(此可依多樣方式實施，包括使用一硬連線於全體之寫入遮罩或繞過遮罩硬體之硬體)。
實數運算碼欄位1730(位元組4)亦稱為運算碼位元組。運算碼的一部分係在此欄位中指定。
MOD R/M欄位1740(位元組5)包括MOD欄位1742、Reg欄位1744、及R/M欄位1746。如上所述，MOD欄位1742之內容可在記憶體存取與無記憶體存取操作之間區別。Reg欄位1744之角色可以總結成兩個狀況：編碼目的地暫存器運算元或來源暫存器運算元，或當作一運算碼延伸來處理且不用於編碼任何指令運算元。R/M欄位1746之角色可包括如下：編碼參考於一記憶體位址之指令運算元、或編碼目的地暫存器運算元或一來源暫存器運算元的任一者。
比例、索引、基礎(SIB)位元組(位元組6)-如上所述，比例欄位1660之內容係用於記憶體位址產生。SIB.xxx欄位1754及SIB.bbb欄位1756-這些欄位的內容已參考相關於暫存器索引Xxxx及Bbbb。
位移欄位1662A(位元組7-10)-當MOD欄位1742含有10時，位元組7-10即位移欄位1662A，且其工作係與舊有32位元位移(disp32)相同及以位元組粒化工作。
位移因數欄位1662B(位元組7)-當MOD欄位1742含有01時，位元組7即位移因數欄位1662B。此欄位之位置係與舊有x86指令集8位元位移(disp8)相同，即以位元組粒化工作。由於disp8為符號延伸，其僅能定址於-128與127位元組偏置之間；依據64位元組快取列，disp8使用僅可設定於四個實際有效值-128、-64、0、及64之8位元；由於經常需要較大範圍，故使用disp32；惟，disp32需要4位元組。對比於disp8及disp32，位移因數欄位1662B係disp8之重新解釋；當使用位移因數欄位1662B時，實際位移係由位移因數欄位之內容乘以記憶體運算元存取之大小(N)來決定。此類位移類型稱為disp8*N。這減少了平均指令長度(單一位元組用於位移，但是有更大範圍)。此壓縮位移是基於有效位移為記憶體存取粒化之倍數的假設上，且因此，位址偏差之冗餘低階位元即不需要編碼。換句話說，位移因數欄位1662B取代舊有x86指令集8位元位移。因此，位移因數欄位1662B係以和x86指令集8位元位移相同方式編碼(所以 ModRM/SIB編碼規則不變)，唯一例外的是disp8過載成disp8*N。換句話說，編碼規則或編碼長度並未改變，只有硬體在解釋位移值時不同(必須以記憶體運算元之大小標示位移，以取得一位元組定址位移)。
立即欄位1672係依上述操作。
全運算碼欄位
圖17B係方塊圖，揭示根據本發明之實施例之構成全運算碼欄位1674的特定向量友善指令格式1700之欄位。較明確說，全運算碼欄位1674包括格式欄位1640、基礎操作欄位1642、及資料元件寬度(W)欄位1664。基礎操作欄位1642包括前置碼編碼欄位1725、運算碼映射欄位1715、及實數運算碼欄位1730。
暫存器索引欄位
圖17C係方塊圖，揭示根據本發明之實施例之構成暫存器索引欄位1644的特定向量友善指令格式1700之欄位。較明確說，暫存器索引欄位1644包括REX欄位1705、REX’欄位1710、MODR/M.reg欄位1744、MODR/M.r/m欄位1746、VVVV欄位1720、xxx欄位1754、及bbb欄位1756。
擴充操作欄位
圖17D係方塊圖，揭示根據本發明之實施例之構成擴 充操作欄位1650的特定向量友善指令格式1700之欄位。當類別(U)欄位1668含有0時，表示EVEX.U0(A類1668A)；當其含有1時，表示EVEX.U1(B類1668B)，當U=0且MOD欄位1742含有11時(表示一無記憶體存取操作)，甲欄位1652(EVEX位元組3，位元[7]-EH)係解譯成rs欄位1652A。當rs欄位1652A含有1(捨入1652A1)時，乙欄位1654(EVEX位元組3，位元[6：4]-SSS)解譯成捨入控制欄位1654A。捨入控制欄位1654A包括一個一位元SAE欄位1656及一兩位元捨入操作控制欄位1658。當rs欄位1652A含有0(資料變換1652A.2)時，乙欄位1654(EVEX位元組3，位元[6：4]-SSS)係解譯成一個三位元資料變換欄位1654B。當U=0且MOD欄位1742含有00、01、或10時(表示一記憶體存取操作)，甲欄位1652(EVEX位元組3，位元[7]-EH)係解譯成驅逐提示(eviction h'mt,EH)欄位1652B且乙欄位1654(EVEX位元組3，位元[6：4]-SSS)解譯成一個三位元資料處理欄位1654C。
當U=1時，甲欄位1652(EVEX位元組3，位元[7]-EH)係解譯成寫入遮罩控制(Z)欄位1652C。當U=1且MOD欄位1742含有11時(表示一無記憶體存取操作)，乙欄位1654之一部分(EVEX位元組3，位元[4]-S0)解譯成RL欄位1657A；當其含有1(捨入1657A.1)時，乙欄位1654之剩餘部分(EVEX位元組3，位元[6-5]-S2-1)解譯成捨入操作控制欄位1659A，而當RL欄位1657A含有0 (VSIZE 1657A.2)時，乙欄位1654之剩餘部分(EVEX位元組3，位元[6-5]-S2-1)解譯成向量長度欄位1659B(EVEX位元組3，位元[6-5]-L1-0)。當U=1且MOD欄位1742含有00、01、或10時(表示一記憶體存取操作)，乙欄位1654(EVEX位元組3，位元[6：4]-SSS)解譯成向量長度欄位1659B(EVEX位元組3，位元[6-5]-L1-0)及播送欄位1657B(EVEX位元組3，位元[4]-B)。
示範性暫存器架構
圖18係根據本發明之實施例之一暫存器架構1800之方塊圖。在所示之實施例中有512位元寬之32個向量暫存器1810；這些暫存器參考為zmm0至zmm31。下16zmm暫存器之低階256位元覆蓋在暫存器ymm0-16上。下16zmm暫存器之低階128位元(ymm暫存器之低階128位元)覆蓋在暫存器xmm0-15上。特定向量友善指令格式1700係依下表4內所示操作於這些覆蓋暫存器檔案上。
換句話說，向量長度欄位1659B在一最大長度與一或多個其他較短長度之間選擇，而各較短長度為前一長度的一半；且無向量長度欄位1659B之指令樣板是以最大向量長度操作。再者，在一實施例中，特定向量友善指令格式1700之B類指令樣板是在緊縮或純量單/雙精度浮點資料及緊縮或純量整數資料上操作。純量操作係在一zmm/ymm/xmm暫存器中之最低階資料元件位置上執行；較高階資料元件位置則和其在指令之前相同或被歸零，此依據實施例而定。
寫入遮罩暫存器1815-在揭示之實施例中，有8個寫入遮罩暫存器(k0至k7)，各為64位元大小。在一替代實施例中，寫入遮罩暫存器1815為16位元大小。如上所述，在本發明之一實施例中，向量遮罩暫存器k0無法使 用作為一寫入遮罩；當正常情況下表示k0之編碼被使用於一寫入遮罩時，其選擇一硬連線之寫入遮罩0xFFFF，有效地停止對於該指令之寫入遮罩。
一般用途暫存器1825-在所示之實施例中有16個64位元一般用途暫存器，其伴隨著現有之x86定址模式使用，以便定址記憶體運算元。這些暫存器稱為RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP、及R8至R15。
純量浮點堆疊暫存器檔案(x87堆疊)1845，其別名為MMX緊縮整數平面暫存器檔案1850-在所示之實施例中，x87堆疊係八元件堆疊，用以對使用x87指令集延伸之32/64/80位元浮點資料執行純量浮點操作；同時MMX暫存器用以對64位元緊縮整數資料執行操作，以及為在MMX與XMM暫存器之間執行的一些操作保留運算元。
替代實施例可使用較寬或較窄之暫存器。此外，替代實施例可使用較多、較少、或不同暫存器檔案及暫存器。
在前面的說明書中，本發明已揭述參考於其特定示範實施例。惟，顯然在不悖離文後申請專利範圍中載述之本發明廣義精神及範疇下，仍可達成許多修改及變化。據此，說明書及圖式應以揭示意味而非限制意味視之。
本文中所述之指令可視為硬體之特定組構，像是專用積體電路(ASICs)，其組構成執行某些操作或具有一預定功能性。此電子裝置典型上包括一組的一或多個處理器，耦合於一或多個其他組件，像是一或多個儲存裝置(非暫 態機器可讀取儲存媒體)、使用者輸入/輸出裝置(例如，鍵盤、觸控螢幕、及/或顯示器)、及網路連接。處理器組及其他組件之耦合典型上是經過一或多個匯流排及橋接器(亦稱為匯流排控制器)。載有網路流量之儲存裝置及信號各代表一或多個機器可讀取儲存媒體及機器可讀取通信媒體。因此，一給定電子裝置之儲存裝置典型上儲存用以在該電子裝置之該組一或多個處理器上執行的碼及/或資料。
當然，本發明之一實施例之一或多部分可以使用軟體、韌體、及/或硬體之不同組合實施。在本詳細說明之全文中，為了闡釋而載述許多特定細節，以提供對本發明之徹底瞭解。惟，習於此技者應該瞭解的是，本發明可以在沒有一些特定細節情況下實施。在某些情況中，習知結構及功能並未詳述，以免模糊本發明之標的。據此，本發明之範疇及精神應該以文後之申請專利範圍判定。

Claims (18)

  1. 一種處理裝置，包含：解碼電路，用以將指令解碼成解碼指令，該解碼指令包括第一運算元及第二運算元；以及執行單元電路，用以執行該第一解碼指令，以於該第一運算元及該第二運算元上執行記憶衝突檢測並基於該記憶衝突檢測衍生分區向量。
  2. 如申請專利範圍第1項之處理裝置，進一步包含：指令擷取電路，用以擷取該指令。
  3. 如申請專利範圍第1項之處理裝置，進一步包含：暫存器檔案電路，用以確認該分區向量至由該解碼指令之目的地運算元指定之位置。
  4. 如申請專利範圍第3項之處理裝置，其中，該暫存器檔案電路包含：第一暫存器，用以儲存該第一運算元值；第二暫存器，用以儲存該第二運算元值；以及第三暫存器，用以儲存該分區向量。
  5. 如申請專利範圍第4項之處理裝置，其中，該第一暫存器、該第二暫存器、及該第三暫存器各為向量暫存器。
  6. 如申請專利範圍第5項之處理裝置，其中，該向量暫存器係128位元暫存器。
  7. 如申請專利範圍第5項之處理裝置，其中，該向量暫存器係256位元暫存器。
  8. 如申請專利範圍第5項之處理裝置，其中，該向量暫存器係512位元暫存器。
  9. 如申請專利範圍第1項之處理裝置，其中，當在第一索引處之該第一來源之該第一向量之元件等於在第二索引處之該第二來源之該第二向量之元件且該第二索引小於該第一索引時，即判定為衝突。
  10. 如申請專利範圍第9項之處理裝置，其中，該執行單元進一步用以針對各該判定之衝突而寫入路徑長度。
  11. 如申請專利範圍第10項之處理裝置，其中，該執行單元進一步用以基於該元件對之間的最長路徑，針對該向量化之純量操作來判定疊代分區。
  12. 如申請專利範圍第1項之處理裝置，其中，該執行單元進一步用以從該分區向量中衍生一寫入遮罩組。
  13. 一種方法，包含：擷取單一指令，用以執行記憶衝突檢測，該指令具有兩來源運算元；將該單一指令解碼成解碼指令；擷取和該兩來源運算元相關聯之來源運算元值；以及執行該解碼指令以於該第一運算元及該第二運算元上執行記憶衝突檢測並基於該記憶衝突檢測衍生分區向量。
  14. 如申請專利範圍第13項之方法，進一步包含：確認該分區向量至由該指令之目的地運算元指定之位 置。
  15. 如申請專利範圍第14項之方法，進一步包含：從該分區向量中衍生一寫入遮罩組。
  16. 如申請專利範圍第13項之方法，其中，該來源運算元指示第一及第二向量暫存器，各該暫存器儲存向量化陣列，該向量化陣列包括用於一向量化疊代純量疊代組之記憶位置。
  17. 如申請專利範圍第16項之方法，其中，判定衝突包括當在第一索引處之該第一來源之第一向量之元件等於在第二索引處之該第二來源之第二向量之元件且該第二索引小於該第一索引時，即判定為衝突。
  18. 如申請專利範圍第16項之方法，其中，該積體電路用以執行進一步之操作，包括針對各該判定之衝突而寫入路徑長度，及判定疊代分區。
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