TW201715655A - 靜態隨機存取記憶體 - Google Patents

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Abstract

一種靜態隨機存取記憶體，包括至少一個靜態隨機存取記憶胞。靜態隨機存取記憶胞的閘極佈局包括第一至第四條狀摻雜區、凹入式閘極線、第一閘極線及第二閘極線。第一至第四條狀摻雜區依序設置於基底中且彼此分離。凹入式閘極線相交於第一至第四條狀摻雜區。第一至第四條狀摻雜區在與凹入式閘極線的相交處斷開。第一閘極線相交於第一條狀摻雜區與第二條狀摻雜區。第一條狀摻雜區與第二條狀摻雜區在與第一閘極線的相交處斷開。第二閘極線相交於第三條狀摻雜區與第四條狀摻雜區。第三條狀摻雜區與第四條狀摻雜區在與第二閘極線的相交處斷開。

Description

靜態隨機存取記憶體
本發明是有關於一種記憶體，且特別是有關於一種靜態隨機存取記憶體。
隨機存取記憶體(Random Access Memory，RAM)為一種揮發性的(volatile)記憶體，而廣泛的應用於資訊電子產品中。一般而言，隨機存取記憶體包括靜態隨機存取記憶體(Static Random Access Memory，SRAM)與動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）。
靜態隨機存取記憶體對於資料處理的速度較快，且其製程可與互補式金氧半導體電晶體(Complementary Metal Oxide Semiconductor，CMOS)的製程整合在一起，因此靜態隨機存取記憶體的製程較為簡易。
然而，現有的靜態隨機存取記憶體的缺點為記憶胞所佔的面積大，而無法有效地提高元件集積度。因此，如何進一步縮小靜態隨機存取記憶胞的尺寸為目前積極發展的目標。
本發明提供一種靜態隨機存取記憶體，其可效地縮小靜態隨機存取記憶胞的尺寸。
本發明提出一種靜態隨機存取記憶體，包括至少一個靜態隨機存取記憶胞。靜態隨機存取記憶胞的閘極佈局包括第一條狀摻雜區、第二條狀摻雜區、第三條狀摻雜區與第四條狀摻雜區、凹入式閘極線(recessed gate line)、第一閘極線及第二閘極線。第一條狀摻雜區、第二條狀摻雜區、第三條狀摻雜區與第四條狀摻雜區依序設置於基底中且彼此分離。凹入式閘極線相交於第一條狀摻雜區、第二條狀摻雜區、第三條狀摻雜區與第四條狀摻雜區。第一條狀摻雜區、第二條狀摻雜區、第三條狀摻雜區與第四條狀摻雜區在與凹入式閘極線的相交處斷開。第一閘極線相交於第一條狀摻雜區與第二條狀摻雜區。第一條狀摻雜區與第二條狀摻雜區在與第一閘極線的相交處斷開。第二閘極線相交於第三條狀摻雜區與第四條狀摻雜區。第三條狀摻雜區與第四條狀摻雜區在與第二閘極線的相交處斷開。
依照本發明的一實施例所述，在靜態隨機存取記憶體中，第一條狀摻雜區與第四條狀摻雜區可具有第一導電型，且第二條狀摻雜區與第三條狀摻雜區可具有第二導電型。
依照本發明的一實施例所述，在靜態隨機存取記憶體中，凹入式閘極線的頂表面可低於基底的頂表面。
依照本發明的一實施例所述，在靜態隨機存取記憶體中，第一閘極線可為平面式導線(planar conductive line)或凹入式導線(recessed conductive line)。
依照本發明的一實施例所述，在靜態隨機存取記憶體中，第二閘極線可為平面式導線或凹入式導線。
依照本發明的一實施例所述，在靜態隨機存取記憶體中，位於凹入式閘極線與第一閘極線之間的第一條狀摻雜區與第二條狀摻雜區可藉由第一連接構件而電性連接。
依照本發明的一實施例所述，在靜態隨機存取記憶體中，第一連接構件可為狹縫接觸窗(slit contact)或導線與接觸窗的組合。
依照本發明的一實施例所述，在靜態隨機存取記憶體中，第二閘極線可電性連接至第一連接構件。
依照本發明的一實施例所述，在靜態隨機存取記憶體中，位於凹入式閘極線與第二閘極線之間的第三條狀摻雜區與第四條狀摻雜區可藉由第二連接構件而電性連接。
依照本發明的一實施例所述，在靜態隨機存取記憶體中，第二連接構件可為狹縫接觸窗或導線與接觸窗的組合。
依照本發明的一實施例所述，在靜態隨機存取記憶體中，第一閘極線可電性連接至第二連接構件。
依照本發明的一實施例所述，在靜態隨機存取記憶體中，在第一閘極線與第二閘極線遠離凹入式閘極線的一側，第二條狀摻雜區與第三條狀摻雜區可藉由第三連接構件進行電性連接。
依照本發明的一實施例所述，在靜態隨機存取記憶體中，第三連接構件可為狹縫接觸窗、連接用摻雜區(doped region for connection)或導線與接觸窗的組合。
依照本發明的一實施例所述，在靜態隨機存取記憶體中，靜態隨機存取記憶胞的數量可為多個，且在第一閘極線與第二閘極線遠離凹入式閘極線的一側，位於相鄰兩個靜態隨機存取記憶胞之間的第一條狀摻雜區與第四條狀摻雜區可藉由第四連接構件進行電性連接。
依照本發明的一實施例所述，在靜態隨機存取記憶體中，第四連接構件可為狹縫接觸窗、連接用摻雜區或導線與接觸窗的組合。
基於上述，在本發明所提出的靜態隨機存取記憶體中，由於採用凹入式閘極線來作為通道閘電晶體(pass-gate transistor)的閘極，所以可有效地縮小通道閘電晶體的閘極尺寸，且可大幅地縮小凹入式閘極線與其相鄰的內連線構件之間的距離，因此可有效地縮小靜態隨機存取記憶胞的尺寸，進而提高記憶體元件的積集度。另外，藉由上述靜態隨機存取記憶胞的閘極佈局，通道閘電晶體的效能(performance)與下拉電晶體的效能可分別控制。此外，上述靜態隨機存取記憶胞的閘極佈局可藉由較簡易的光學鄰近修正(OPC)與製程來進行製作。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文中參照隨附圖式來更充分地描述本發明實施例。然而，本發明可以多種不同的形式來實踐，並不限於文中所述之實施例。以下實施例中所提到的方向用語，例如「上」等，僅是參考附加圖式的方向，因此使用的方向用語是用來詳細說明，而非用來限制本發明。此外，在圖式中為明確起見可能將各層的尺寸以及相對尺寸作誇張的描繪。
圖1A為本發明第一實施例的靜態隨機存取記憶體的上視圖。在圖1A中，省略了介電層與間隙壁的繪示，以更明確地進行說明。圖1B為沿著圖1A中的I-I’剖面線的剖面圖。圖1C為沿著圖1A中的II-II’剖面線的剖面圖。
請參照圖1A，靜態隨機存取記憶體10包括至少一個靜態隨機存取記憶胞MC。在此實施例中，靜態隨機存取記憶體10是以包括多個靜態隨機存取記憶胞MC為例來進行說明。靜態隨機存取記憶胞MC的閘極佈局包括條狀摻雜區102、條狀摻雜區104、條狀摻雜區106與條狀摻雜區108、凹入式閘極線110、閘極線112及閘極線114。此外，在靜態隨機存取記憶胞MC可包括通道閘電晶體PG1、PG2、下拉電晶體PD1、PD2與上拉電晶體PU1、PU2。在實施例中，通道閘電晶體PG1、PG2與下拉電晶體PD1、PD2分別是以N型金氧半電晶體(NMOS transistor)為例來進行說明，且上拉電晶體PU1、PU2分別是以P型金氧半電晶體(PMOS transistor)為例來進行說明。
條狀摻雜區102、條狀摻雜區104、條狀摻雜區106與條狀摻雜區108依序設置於基底100中且彼此分離。條狀摻雜區102與條狀摻雜區108可具有第一導電型，且條狀摻雜區104與條狀摻雜區106可具有第二導電型，其中第一導電型與第二導電型為不同導電型。條狀摻雜區102與條狀摻雜區108分別可作為通道閘電晶體PG1、PG2中的源極區與汲極區以及下拉電晶體PD1、PD2中的源極區與汲極區。條狀摻雜區104與條狀摻雜區106分別可作為上拉電晶體PU1、PU2中的源極區與汲極區。基底100例如是半導體基底，如矽基底。在此實施例中，第一導電型例如是N型，且第二導電型例如是P型。
此外，靜態隨機存取記憶體10更包括隔離結構116。隔離結構116設置於條狀摻雜區102、條狀摻雜區104、條狀摻雜區106與條狀摻雜區108中的相鄰兩者之間。隔離結構116例如是淺溝渠隔離結構(STI)。隔離結構116的材料例如是氧化矽。
請同時參照圖1A與圖1B，凹入式閘極線110相交於條狀摻雜區102、條狀摻雜區104、條狀摻雜區106與條狀摻雜區108。條狀摻雜區102、條狀摻雜區104、條狀摻雜區106與條狀摻雜區108在與凹入式閘極線110的相交處斷開。凹入式閘極線110可用以作為通道閘電晶體PG1、PG2中的閘極。凹入式閘極線110的頂表面可低於基底100的頂表面。
以下，以通道閘電晶體PG1為例來說明凹入式閘極線110的態樣。凹入式閘極線110可設置於溝渠118。凹入式閘極線110的材料例如是鎢、銅或鋁。此外，在溝渠118的表面上可設置介電層120，在介電層120與凹入式閘極線110之間可設置阻障層122，且在凹入式閘極線110上可設置填滿溝渠118的頂蓋層(cap layer)124。介電層120的材料例如是氧化矽。阻障層122的材料例如是TiN。頂蓋層124的材料例如是氧化矽。
由於採用凹入式閘極線110作為通道閘電晶體PG1、PG2中的閘極，所以可使得通道閘電晶體PG1、PG2具有U型通道區，因此可進一步地縮小通道電晶體PG1、PG2的閘極尺寸，進而可縮小靜態隨機存取記憶胞MC的尺寸。此外，凹入式閘極線110可電性連接通道閘電晶體PG1的閘極與PG2的閘極，所以凹入式閘極線110本身可作為字元線使用，因此無需藉由額外的內連線結構來電性連接通道閘電晶體PG1的閘極與道閘電晶體PG2的閘極，因此有助於縮小靜態隨機存取記憶胞MC的尺寸。
閘極線112相交於條狀摻雜區102與條狀摻雜區104。條狀摻雜區102與條狀摻雜區104在與閘極線112的相交處斷開。閘極線112可作為下拉電晶體PD1中的閘極與上拉電晶體PU1中的閘極。閘極線114相交於條狀摻雜區106與條狀摻雜區108。條狀摻雜區106與條狀摻雜區108在與閘極線114的相交處斷開。閘極線114可作為下拉電晶體PD2中的閘極與上拉電晶體PU2中的閘極。閘極線112與閘極線114分別可為平面式導線或凹入式導線。平面式導線意指導線位於基底100的頂表面上的導線結構。凹入式導線意指導線的頂表面低於基底100的頂表面的導線結構，其相似於凹入式閘極線110的結構，可參考上述對於凹入式閘極線110的說明，於此不再贅述。在此實施例中，閘極線112與閘極線114是以平面式導線為例來進行說明。
以下，以下拉電晶體PD1的閘極線112為例來說明平面式導線的態樣。閘極線112可設置於基底100上。閘極線112的材料例如是摻雜多晶矽、摻雜多晶矽與矽自對準金屬矽化物(silicon salicide)的組合或摻雜多晶矽與金屬的組合等的導體材料。此外，在閘極線112與基底100之間可設置介電層126，在閘極線112的側壁上可設置間隙壁128。介電層126的材料例如是氧化矽。間隙壁128的材料例如是氧化矽或氮化矽。此外，採用平面式導線的閘極線114的結構可參考上述對於閘極線112的說明，於此不再贅述。
藉由上述靜態隨機存取記憶胞MC的閘極佈局，通道閘電晶體PG1、PG2的效能與下拉電晶體PD1、PD2的效能可分別控制。此外，上述靜態隨機存取記憶胞MC的閘極佈局可藉由較簡易的光學鄰近修正與製程來進行製作。
請同時參照圖1A至圖1C，位於凹入式閘極線110與閘極線112之間的條狀摻雜區102與條狀摻雜區104可藉由連接構件130而電性連接。連接構件130可為狹縫接觸窗或導線與接觸窗的組合。連接構件130的材料例如是鎢、銅或鋁。在此實施例中，連接構件130是以狹縫接觸窗為例來進行說明。狹縫接觸窗意指延伸於待電性連接的兩個以上構件上方且將其進行電性連接的狹長接觸窗結構。在其他實施例中，連接構件130亦可為組合使用導線與接觸窗的一般內連線結構。相較於組合使用導線與接觸窗的一般內連線結構，當連接構件130採用狹縫接觸窗的型態時，能有效地縮小狹縫接觸窗在其短邊方向的尺寸，而可進一步縮小靜態隨機存取記憶胞MC的尺寸。
以下，以連接構件130為例來說明狹縫接觸窗的態樣。連接構件130可設置於介電層132中並延伸至條狀摻雜區102與條狀摻雜區104上方，且將位於隔離結構116兩側的條狀摻雜區102與條狀摻雜區104進行電性連接。介電層132的材料例如是氧化矽。此外，在連接構件130與介電層132之間、連接構件130與條狀摻雜區102之間以及連接構件130與條狀摻雜區104之間更可設置阻障層134。阻障層134的材料例如是TiN。
另外，位於凹入式閘極線110與閘極線114之間的條狀摻雜區106與條狀摻雜區108可藉由連接構件136而電性連接。連接構件136可為狹縫接觸窗或導線與接觸窗的組合。連接構件136的材料例如是鎢、銅或鋁。在此實施例中，連接構件136是以狹縫接觸窗為例來進行說明。在其他實施例中，連接構件136亦可為組合使用導線與接觸窗的一般內連線結構。相較於組合使用導線與接觸窗的一般內連線結構，當連接構件136採用狹縫接觸窗的型態時，能有效地縮小狹縫接觸窗在其短邊方向的尺寸，而可進一步縮小靜態隨機存取記憶胞MC的尺寸。
閘極線112可電性連接至連接構件136，且閘極線114可電性連接至連接構件130。閘極線112例如是利用接觸窗138與導線140而電性連接至連接構件136，但本發明並不以此為限。閘極線114例如是利用接觸窗142與導線144而電性連接至連接構件130，但本發明並不以此為限。在圖1A中為了簡化說明，導線140、144以雙箭頭表示，但實際上導線140、144可分別為藉由內連線製程所製作的內連線構件。接觸窗138、導線140、接觸窗142與導線144的材料分別例如是鎢、銅或鋁。
在閘極線112與閘極線114遠離凹入式閘極線110的一側，條狀摻雜區104與條狀摻雜區106可藉由連接構件146進行電性連接。連接構件146可將上拉電晶體PU1、PU2的一個端子電性連接至高參考電壓，如Vdd。連接構件146可為狹縫接觸窗、連接用摻雜區(請參照圖2)或導線與接觸窗的組合。連接構件146的材料例如是鎢、銅或鋁。在此實施例中，連接構件146是以狹縫接觸窗為例來進行說明。在其他實施例中，連接構件146亦可為連接用摻雜區或組合使用導線與接觸窗的一般內連線結構。相較於組合使用導線與接觸窗的一般內連線結構，當連接構件146採用狹縫接觸窗的型態時，能有效地縮小狹縫接觸窗在其短邊方向的尺寸，而可進一步縮小靜態隨機存取記憶胞MC的尺寸。
在閘極線112與閘極線114遠離凹入式閘極線110的一側，位於相鄰兩個靜態隨機存取記憶胞MC之間的條狀摻雜區102與條狀摻雜區108可藉由連接構件148進行電性連接。連接構件148可將下拉電晶體PD1、PD2的一個端子電性連接至低參考電壓，如Vss或接地。連接構件148可為狹縫接觸窗、連接用摻雜區(請參照圖2)或導線與接觸窗的組合。連接構件148的材料例如是鎢、銅或鋁。在此實施例中，連接構件148是以狹縫接觸窗為例來進行說明。在其他實施例中，連接構件148亦可為連接用摻雜區或組合使用導線與接觸窗的一般內連線結構。相較於組合使用導線與接觸窗的一般內連線結構，當連接構件148採用狹縫接觸窗的型態時，能有效地縮小狹縫接觸窗在其短邊方向的尺寸，而可進一步縮小靜態隨機存取記憶胞MC的尺寸。
請參照圖1A，靜態隨機存取記憶胞MC更包括接觸窗150、152。接觸窗150、152分別連接於位於凹入式閘極線110遠離閘極線112與閘極線114的一側的條狀摻雜區102與條狀摻雜區108。接觸窗150可將通道閘電晶體PG1的一個端子電性連接至位元線。接觸窗152可將通道閘電晶體PG2的一個端子電性連接至另一位元線。接觸窗150、152的材料例如是鎢、銅或鋁等金屬。
基於上述實施例可知，由於採用凹入式閘極線110來作為通道閘電晶體PG1、PG2的閘極，所以可有效地縮小通道閘電晶體PG1、PG2的閘極尺寸，且可大幅地縮小凹入式閘極線110與其相鄰的內連線構件(連接構件130、136及接觸窗150、152)之間的距離，因此可有效地縮小靜態隨機存取記憶胞MC的尺寸，進而提高記憶體元件的積集度。另外，藉由上述靜態隨機存取記憶胞MC的閘極佈局，通道閘電晶體PG1、PG2的效能與下拉電晶體PD1、PD2的效能可分別控制。此外，上述靜態隨機存取記憶胞MC的閘極佈局可藉由較簡易的光學鄰近修正與製程來進行製作。
圖2為本發明第二實施例的靜態隨機存取記憶體的上視圖。在圖2中，省略了介電層與間隙壁的繪示，以更明確地進行說明。
請同時參照圖1A與圖2，圖2的靜態隨機存取記憶體20與圖1的靜態隨機存取記憶體10的差異如下。在圖2的靜態隨機存取記憶體20中，連接構件146a、148a分別為連接用摻雜區。連接構件146a與條狀摻雜區104、106可具有相同的第二導電型，而可藉由同一道離子植入製程而同時形成。連接構件148a與條狀摻雜區102、108可具有相同的第一導電型，而可藉由同一道離子植入製程而同時形成。連接構件146a可藉由接觸窗146b電性連接至高參考電壓(Vdd)。連接構件148a可藉由接觸窗148b電性連接至低參考電壓(Vss或接地)。此外，圖2與圖1中相同的構件使用相同的符號表示，於此省略其說明。
相較於圖1的第一實施例，由於圖2的第二實施例採用連接用摻雜區作為連接構件146a、148a，因此可更進一步地縮小靜態隨機存取記憶胞MC的尺寸。
圖3為本發明第三實施例的靜態隨機存取記憶體的上視圖。在圖3中，省略了介電層與間隙壁的繪示，以更明確地進行說明。
請同時參照圖1A與圖3，圖3的靜態隨機存取記憶體30與圖1的靜態隨機存取記憶體10的差異如下。在圖3的靜態隨機存取記憶體30中，閘極線112a、114a分別為凹入式導線。此外，圖3與圖1中相同的構件使用相同的符號表示，於此省略其說明。
相較於圖1的第一實施例，由於圖3的第三實施例採用凹入式導線作為閘極線112a、114a，因此可更進一步地縮小靜態隨機存取記憶胞MC的尺寸。
綜上所述，在上述實施例的靜態隨機存取記憶體中，由於採用凹入式閘極線來作為通道閘電晶體的閘極，所以可有效地縮小靜態隨機存取記憶胞的尺寸，進而提高記憶體元件的積集度。此外，藉由上述靜態隨機存取記憶胞的閘極佈局可分別控制通道閘電晶體的效能與下拉電晶體的效能，且可藉由較簡易的光學鄰近修正與製程來進行製作。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20、30‧‧‧靜態隨機存取記憶體
100‧‧‧基底
102、104、106、108‧‧‧條狀摻雜區
110‧‧‧凹入式閘極線
112、112a、114、114a‧‧‧閘極線
116‧‧‧隔離結構
118‧‧‧溝渠
120、126、132‧‧‧介電層
122、134‧‧‧阻障層
124‧‧‧頂蓋層
128‧‧‧間隙壁
130、136、146、146a、148、148a‧‧‧連接構件
138、142、146b、148b、150、152‧‧‧接觸窗
140、144‧‧‧導線
MC‧‧‧靜態隨機存取記憶胞
PD1、PD2‧‧‧下拉電晶體
PG1、PG2‧‧‧通道閘電晶體
PU1、PU2‧‧‧上拉電晶體
圖1A為本發明第一實施例的靜態隨機存取記憶體的上視圖。 圖1B為沿著圖1A中的I-I’剖面線的剖面圖。 圖1C為沿著圖1A中的II-II’剖面線的剖面圖。 圖2為本發明第二實施例的靜態隨機存取記憶體的上視圖。 圖3為本發明第三實施例的靜態隨機存取記憶體的上視圖。
10‧‧‧靜態隨機存取記憶體
100‧‧‧基底
102、104、106、108‧‧‧條狀摻雜區
110‧‧‧凹入式閘極線
112、114‧‧‧閘極線
116‧‧‧隔離結構
130、136、146、148‧‧‧連接構件
138、142、150、152‧‧‧接觸窗
140、144‧‧‧導線
MC‧‧‧靜態隨機存取記憶胞
PD1、PD2‧‧‧下拉電晶體
PG1、PG2‧‧‧通道閘電晶體
PU1、PU2‧‧‧上拉電晶體

Claims (15)

  1. 一種靜態隨機存取記憶體，包括至少一靜態隨機存取記憶胞，該靜態隨機存取記憶胞的閘極佈局包括： 一第一條狀摻雜區、一第二條狀摻雜區、一第三條狀摻雜區與一第四條狀摻雜區，依序設置於一基底中且彼此分離； 一凹入式閘極線，相交於該第一條狀摻雜區、該第二條狀摻雜區、該第三條狀摻雜區與該第四條狀摻雜區，其中該第一條狀摻雜區、該第二條狀摻雜區、該第三條狀摻雜區與該第四條狀摻雜區在與該凹入式閘極線的相交處斷開； 一第一閘極線，相交於該第一條狀摻雜區與該第二條狀摻雜區，其中該第一條狀摻雜區與該第二條狀摻雜區在與該第一閘極線的相交處斷開；以及 一第二閘極線，相交於該第三條狀摻雜區與該第四條狀摻雜區，其中該第三條狀摻雜區與該第四條狀摻雜區在與該第二閘極線的相交處斷開。
  2. 如申請專利範圍第1項所述的靜態隨機存取記憶體，其中該第一條狀摻雜區與該第四條狀摻雜區具有第一導電型，且該第二條狀摻雜區與該第三條狀摻雜區具有第二導電型。
  3. 如申請專利範圍第1項所述的靜態隨機存取記憶體，其中該凹入式閘極線的頂表面低於該基底的頂表面。
  4. 如申請專利範圍第1項所述的靜態隨機存取記憶體，其中該第一閘極線包括平面式導線或凹入式導線。
  5. 如申請專利範圍第1項所述的靜態隨機存取記憶體，其中該第二閘極線包括平面式導線或凹入式導線。
  6. 如申請專利範圍第1項所述的靜態隨機存取記憶體，其中位於該凹入式閘極線與該第一閘極線之間的該第一條狀摻雜區與該第二條狀摻雜區藉由一第一連接構件而電性連接。
  7. 如申請專利範圍第6項所述的靜態隨機存取記憶體，其中該第一連接構件包括狹縫接觸窗或導線與接觸窗的組合。
  8. 如申請專利範圍第6項所述的靜態隨機存取記憶體，其中該第二閘極線電性連接至該第一連接構件。
  9. 如申請專利範圍第1項所述的靜態隨機存取記憶體，其中位於該凹入式閘極線與該第二閘極線之間的該第三條狀摻雜區與該第四條狀摻雜區藉由一第二連接構件而電性連接。
  10. 如申請專利範圍第9項所述的靜態隨機存取記憶體，其中該第二連接構件包括狹縫接觸窗或導線與接觸窗的組合。
  11. 如申請專利範圍第9項所述的靜態隨機存取記憶體，其中該第一閘極線電性連接至該第二連接構件。
  12. 如申請專利範圍第1項所述的靜態隨機存取記憶體，其中在該第一閘極線與該第二閘極線遠離該凹入式閘極線的一側，該第二條狀摻雜區與該第三條狀摻雜區藉由一第三連接構件進行電性連接。
  13. 如申請專利範圍第12項所述的靜態隨機存取記憶體，其中該第三連接構件包括狹縫接觸窗、連接用摻雜區或導線與接觸窗的組合。
  14. 如申請專利範圍第1項所述的靜態隨機存取記憶體，其中該至少一靜態隨機存取記憶胞的數量為多個，且在該第一閘極線與該第二閘極線遠離該凹入式閘極線的一側，位於相鄰兩個靜態隨機存取記憶胞之間的該第一條狀摻雜區與該第四條狀摻雜區藉由一第四連接構件進行電性連接。
  15. 如申請專利範圍第14項所述的靜態隨機存取記憶體，其中該第四連接構件包括狹縫接觸窗、連接用摻雜區或導線與接觸窗的組合。
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