TW201702880A - 多晶片雙重寫入 - Google Patents

多晶片雙重寫入 Download PDF

Info

Publication number
TW201702880A
TW201702880A TW104140593A TW104140593A TW201702880A TW 201702880 A TW201702880 A TW 201702880A TW 104140593 A TW104140593 A TW 104140593A TW 104140593 A TW104140593 A TW 104140593A TW 201702880 A TW201702880 A TW 201702880A
Authority
TW
Taiwan
Prior art keywords
volatile memory
memory chip
memory
wafer
address information
Prior art date
Application number
TW104140593A
Other languages
English (en)
Inventor
羅西特 哈森 賽揚阿瑞楊
維奈 山迪普
Original Assignee
桑迪士克科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 桑迪士克科技有限責任公司 filed Critical 桑迪士克科技有限責任公司
Publication of TW201702880A publication Critical patent/TW201702880A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
    • G06F11/167—Error detection by comparing the memory output
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0613—Improving I/O performance in relation to throughput
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0685—Hybrid storage combining heterogeneous device types, e.g. hierarchical storage, hybrid arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G11C29/765—Masking faults in memories by using spares or by reconfiguring using address translation or modifications in solid state disks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)

Abstract

藉由以下方法將相同資料寫入至連接至一記憶體匯流排之多個非揮發性記憶體晶片：將位址資訊發送至一第一非揮發性記憶體晶片及一第二非揮發性記憶體晶片；選擇該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片；在選擇該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片兩者時，經由該記憶體匯流排將使用者資料並行發送至該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片；且並行程式化該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片中之該使用者資料。

Description

多晶片雙重寫入
本申請案係關於諸如半導體快閃記憶體之可再程式化非揮發性記憶體之操作。
能夠非揮發性地儲存電荷之固態記憶體(尤其呈封裝為一小外觀尺寸卡之EEPROM及快閃EEPROM之形式)已變成各種行動及手持裝置(尤其資訊設備及消費型電子產品)中之儲存選擇。不同於亦為固態記憶體之RAM(隨機存取記憶體)，快閃記憶體係非揮發性的，且甚至在電源關閉之後仍留存其儲存資料。又，不同於ROM(唯讀記憶體)，快閃記憶體類似於一磁碟儲存裝置係可重寫。
快閃EEPROM與EEPROM(電可抹除且可程式化唯讀記憶體)類似之處在於，其係可抹除且具有寫入或「程式化」至其等記憶體單元中之新資料之一非揮發性記憶體。兩者皆利用定位於一半導體基板中之一通道區域上方源極區域與汲極區域之間之一場效電晶體結構中之一浮動(未連接)導電閘極。接著在浮動閘極上方提供一控制閘極。藉由留存於浮動閘極上之電荷量控制電晶體之臨限值電壓特性。即，對於浮動閘極上之一給定電荷位準，存在在電晶體「開啟」以允許其源極區域與汲極區域之間的傳導之前施加至控制閘極之一對應電壓(臨限值)。諸如快閃EEPROM之快閃記憶體允許同時抹除記憶體單元之整個區塊。
浮動閘極可保持一電荷範圍且因此可經程式化至一臨限值電壓 窗內之任何臨限值電壓位準。臨限值電壓窗之大小藉由裝置之最小及最大臨限值位準定界，其繼而對應於可經程式化至浮動閘極上之電荷範圍。臨限值窗大體上取決於記憶體裝置之特性、操作條件及歷史。原則上，窗內之各相異可解析臨限值電壓位準範圍可用於指定單元之一明確記憶體狀態。
亦由具有用於儲存電荷之一介電層之記憶體單元製造非揮發性記憶體裝置。使用一介電層代替先前描述之導電浮動閘極元件。一ONO介電層跨源極擴散與汲極擴散之間的通道延伸。一資料位元之電荷被局域化於鄰近汲極之介電層中，且另一資料位元之電荷被局域化於鄰近源極之介電層中。藉由單獨讀取介電質內之空間分離電荷儲存區域之二元狀態而實施多狀態資料儲存。
許多非揮發性記憶體沿著一基板(例如，矽基板)之一表面形成為二維(2D)或平面記憶體。其他非揮發性記憶體係一體地形成於具有安置於一基板上方之有效面積之記憶體單元之一或多個實體層級中之三維(3D)記憶體。
在一些情況中，將兩個或兩個以上記憶體晶粒連接至一共同匯流排，例如，發送資料至一記憶體控制器及自記憶體控制器發送資料之一記憶體匯流排。一記憶體控制器可管理此一記憶體匯流排或可管理兩個或兩個以上記憶體匯流排，且各記憶體匯流排可具有兩個或兩個以上記憶體晶粒。因此，可由共同操作之多個晶粒構建大型記憶體系統。
在一些非揮發性記憶體系統中，可將待儲存之資料並行寫入至連接至一共同匯流排之兩個不同晶粒。可將相同資料寫入各晶粒中且若在一個晶粒中發生一程式故障，則可忽視該故障且僅使用成功寫入之複本。若未發生程式故障，則可做出關於哪一複本較佳之某一決 定。接著維持較佳複本且可捨棄另一複本。可藉由同時啟用兩個晶片而並行傳送且接著並行程式化資料。亦可藉由啟用兩個晶粒且傳送位址資訊而並行傳送位址資訊。若在不同晶粒中使用不同實體位址，則可藉由一次啟用一個晶粒且將晶粒特定之位址資訊傳送至各晶粒而依序傳送位址資訊。
一種將相同資料寫入至連接至一記憶體匯流排之多個非揮發性記憶體晶片之方法之一實例包含：將位址資訊發送至一第一非揮發性記憶體晶片及一第二非揮發性記憶體晶片；選擇該第一非揮發性記憶體晶片；選擇該第二非揮發性記憶體晶片；在選擇該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片兩者時，經由該記憶體匯流排將使用者資料發送至該第一非揮發性記憶體晶片且經由該記憶體匯流排將該使用者資料並行發送至該第二非揮發性記憶體晶片；及並行程式化該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片中之該使用者資料。
將該位址資訊發送至該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片可包含：選擇該第一非揮發性記憶體晶片；經由該記憶體匯流排將第一位址資訊發送至該第一非揮發性記憶體晶片；隨後選擇該第二非揮發性記憶體晶片；及經由該記憶體匯流排將第二位址資訊發送至該第二非揮發性記憶體晶片，該第二位址資訊與該第一位址資訊不同。該第一位址資訊可限於該第一非揮發性記憶體晶片中之良好區塊，該第二位址資訊可限於該第二非揮發性記憶體晶片中之良好區塊，該第一非揮發性記憶體晶片中之該等良好區塊及該第二非揮發性記憶體晶片中之該等良好區塊在各自區塊中之不同實體位置處。將該位址資訊發送至該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片可包含：同時選擇該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片；及經由該記憶體匯流排將該位址資訊發送至該第一 非揮發性記憶體晶片及該第二非揮發性記憶體晶片，該位址資訊包含一或多個位址，該一或多個位址之各者對應於該第一非揮發性記憶體晶片中之一實體位置及該第二非揮發性記憶體晶片中之一對應實體位置。可在該第一晶片及該第二晶片中之對應實體位置處程式化該使用者資料。隨後可判定該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片中之程式化狀態。若該第一非揮發性記憶體晶片中之該程式化狀態係一故障狀態，則可將該第一非揮發性記憶體晶片中之該使用者資料之一複本標記為不良且隨後可將針對該使用者資料之讀取請求引導至該第二非揮發性記憶體晶片中之該使用者資料之複本。亦可將儲存於該第一非揮發性記憶體晶片中之所有使用者資料儲存於該第二非揮發性記憶體晶片中。在並行程式化該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片中之該使用者資料之後，可將該第一非揮發性記憶體晶片或該第二非揮發性記憶體晶片中之該使用者資料之一複本識別為一過時複本且隨後可抹除該過時複本而維持該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片之另一者中之一有效複本。當並行程式化該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片中之該使用者資料時，可根據以下至少一者來識別該過時複本：寫入時間、寫入迴圈計數及/或寫入錯誤。
一種多晶片非揮發性記憶體系統之一實例包含：一第一非揮發性記憶體晶片；一第二非揮發性記憶體晶片；一資料匯流排，其將資料傳送至該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片及自該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片傳送資料；一位址匯流排，其將位址資訊傳送至該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片；及一記憶體控制器，其經組態以在一雙重寫入模式中同時選擇該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片且經由該資料匯流排發送使用者資料以並行儲存於該第 一非揮發性記憶體晶片及該第二非揮發性記憶體晶片中。
一第一晶片選擇線可自該記憶體控制器延伸至該第一非揮發性記憶體晶片且一第二晶片選擇線可自該記憶體控制器延伸至該第二非揮發性記憶體晶片，該記憶體控制器經組態以在該雙重寫入模式中在施加一選擇信號於該第一晶片選擇線上時在該位址匯流排上發送第一位址資訊，且隨後在施加一選擇信號於該第二晶片選擇線上時在該位址匯流排上發送第二位址資訊，該第一位址資訊與該第二位址資訊不同。該第一非揮發性記憶體晶片可含有第一不良區塊，該第二非揮發性記憶體晶片可含有第二不良區塊，該記憶體控制器可維持第一不良區塊及第二不良區塊之映射，且僅可將該第一位址資訊引導至該第一非揮發性記憶體晶片之未處於第一不良區塊之映射上之區塊且僅可將該第二位址資訊引導至該第二非揮發性記憶體晶片之未處於第二不良區塊之映射上之區塊。一第一晶片選擇線可自該記憶體控制器延伸至該第一非揮發性記憶體晶片且一第二晶片選擇線可自該記憶體控制器延伸至該第二非揮發性記憶體晶片，該記憶體控制器經組態以在該雙重寫入模式中並行施加一選擇信號於該第一晶片選擇線上及該第二晶片選擇線上，且在將該選擇信號施加於該第一晶片選擇線上及該第二晶片選擇線上時，在該資料匯流排上發送位址資訊。該記憶體控制器可經組態以在該雙重寫入模式中在將該選擇信號施加於該第一晶片選擇線上及該第二晶片選擇線上時，將位址資訊並行發送至該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片。該記憶體控制器可經組態以在該雙重寫入模式中在經由該資料匯流排發送該使用者資料之後對該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片執行一狀態檢查。該記憶體控制器可進一步經組態以維持程式化故障之一記錄且將任何後續讀取請求引導至未產生一程式化故障之寫入資料之一複本。該記憶體控制器可經組態以在一單晶粒寫入模式中在任何時間 選擇一個且僅一個晶粒。
一種將相同資料寫入至連接至一記憶體匯流排之多個記憶體晶片之方法之一實例包含：經由一位址匯流排將位址資訊發送至一第一非揮發性記憶體晶片及一第二非揮發性記憶體晶片；選擇該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片；在選擇該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片兩者時，經由一資料匯流排將使用者資料發送至該第一非揮發性記憶體晶片且經由該資料匯流排將該使用者資料並行發送至該第二非揮發性記憶體晶片；並行程式化該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片中之該使用者資料；隨後基於以下至少一者來判定是否自該第一非揮發性記憶體晶片或該第二非揮發性記憶體晶片讀取該使用者資料：所偵測之一程式化錯誤、所偵測之一讀取錯誤、一高錯誤率。
該等記憶體晶片可經組態以回應於該等記憶體晶片具有高程式故障率或高讀取故障率之一判定而儲存相同資料。
各種態樣、優勢、特徵及實施例包含於其等之例示性實例之以下描述中，應結合隨附圖式理解此描述。
10‧‧‧記憶體單元/記憶體電晶體
14‧‧‧源極
16‧‧‧汲極
20‧‧‧電荷儲存單元
30‧‧‧控制閘極
32‧‧‧控制閘極
34‧‧‧源極線
36‧‧‧位元線
42‧‧‧字線
44‧‧‧選擇線
50‧‧‧NAND串
54‧‧‧源極終端
56‧‧‧汲極終端
60‧‧‧頁
80‧‧‧主機
90‧‧‧記憶體系統
100‧‧‧控制器
102‧‧‧記憶體
110‧‧‧介面電路
120‧‧‧處理器
122‧‧‧ROM(唯讀記憶體)
124‧‧‧可程式化非揮發性記憶體
130‧‧‧RAM(隨機存取記憶體)
141‧‧‧資料匯流排
143‧‧‧位址匯流排
145‧‧‧晶片啟用(CE)線
147‧‧‧晶片啟用(CE)線
210‧‧‧NAND陣列/記憶體陣列
212‧‧‧感測放大器
214‧‧‧鎖存器
664‧‧‧步驟
666‧‧‧步驟
668‧‧‧步驟
670‧‧‧步驟
701‧‧‧NAND串
703‧‧‧垂直位元線
705‧‧‧選擇閘極
707‧‧‧選擇閘極
709‧‧‧外部元件
711‧‧‧外部元件
772‧‧‧步驟
774‧‧‧步驟
776‧‧‧步驟
778‧‧‧步驟
780‧‧‧步驟
782‧‧‧步驟
784‧‧‧步驟
786‧‧‧步驟
815‧‧‧NAND串
816A‧‧‧翼
816B‧‧‧翼
817‧‧‧垂直局部位元線
888‧‧‧步驟
889‧‧‧步驟
890‧‧‧步驟
892‧‧‧步驟
A‧‧‧資料
B‧‧‧資料
C‧‧‧資料
M1至Mn‧‧‧記憶體電晶體
S1‧‧‧選擇電晶體
S2‧‧‧選擇電晶體
X‧‧‧位置/位址/位址資訊
X’‧‧‧位置/位址/位址資訊
Y‧‧‧位置/位址/位址資訊
Y’‧‧‧位置/位址/位址資訊
Z‧‧‧位置/位址/位址資訊
Z’‧‧‧位置/位址/位址資訊
圖1示意性地圖解說明一記憶體系統之主要硬體組件。
圖2示意性地圖解說明一非揮發性記憶體單元。
圖3圖解說明浮動閘極可在任一時間在固定汲極電壓下選擇性地儲存之四個不同電荷Q1至Q4之源極汲極電流ID與控制閘極電壓VCG之間的關係。
圖4A示意性地圖解說明組織成一NAND串之記憶體單元之一串。
圖4B圖解說明由諸如在圖4A中展示之NAND串50構成之記憶體單元之一NAND陣列210之一實例。
圖5圖解說明組織成NAND組態之並行感測或程式化之記憶體單 元之一頁。
圖6A至圖6C圖解說明程式化記憶體單元之一群體之一實例。
圖7展示一3D NAND串之一實體結構之一實例。
圖8展示一U形3D NAND串之一實體結構之一實例。
圖9展示具有y-z平面中之U形NAND串之一3D NAND記憶體陣列之一橫截面之一實例。
圖10展示具有y-z平面中之筆直NAND串之一3D NAND記憶體陣列之一橫截面之一實例。
圖11圖解說明其中藉由一共用匯流排將兩個記憶體晶粒連接至一記憶體控制器之一配置。
圖12A至圖12B圖解說明在兩個晶粒中之對應實體位址處儲存資料。
圖13A至圖13C圖解說明在兩個晶粒中之不同實體位址處儲存資料。
圖14圖解說明具有不良區塊之多平面晶粒之一實例。
圖15圖解說明成對晶粒之一實例。
圖16圖解說明在兩個晶粒中之對應實體位址處儲存資料之步驟。
圖17圖解說明在兩個晶粒中之不同實體位址處儲存資料之步驟。
圖18圖解說明雙重寫入及後續操作之一實例。
記憶體系統
半導體記憶體裝置包含揮發性記憶體裝置(諸如動態隨機存取記憶體(「DRAM」)或靜態隨機存取記憶體(「SRAM」))、非揮發性記憶體裝置(諸如電阻式隨機存取記憶體(「ReRAM」)、電可抹除可程 式化唯讀記憶體(「EEPROM」)、快閃記憶體(其亦可被視為EEPROM之一子集)、鐵電隨機存取記憶體(「FRAM」)及磁阻式隨機存取記憶體(「MRAM」))及能夠儲存資訊之其他半導體元件。各類型之記憶體裝置可具有不同組態。舉例而言，快閃記憶體裝置可經組態為一NAND或一NOR組態。
可由被動及/或主動元件以任何組合形成記憶體裝置。藉由非限制性實例，被動半導體記憶體元件包含ReRAM裝置元件，在一些實施例中，其等包含一電阻率切換儲存元件(諸如一反熔絲相變材料等等)及視情況一操縱元件(諸如二極體等等)。進一步藉由非限制性實例，主動半導體記憶體元件包含EEPROM及快閃記憶體裝置元件，在一些實施例中，其等包含含有一電荷儲存區域之元件，諸如一浮動閘極、導電奈米粒子或一電荷儲存介電材料。
多個記憶體元件可經組態使得其等串聯連接或使得可個別地存取各元件。藉由非限制性實例，成一NAND組態之快閃記憶體裝置(NAND記憶體)通常含有串聯連接之記憶體元件。一NAND記憶體陣列可經組態，使得該陣列由多個記憶體串組成，其中一串係由共用一單一位元線且作為一群組進行存取之多個記憶體元件組成。替代性地，記憶體元件可經組態使得可個別地存取各元件(例如，一NOR記憶體陣列)。NAND及NOR記憶體組態係例示性的，且可以其他方式組態記憶體元件。
可將定位於一基板內及/或上方之半導體記憶體元件配置成二維或三維，諸如一二維記憶體結構或一三維記憶體結構。
在一二維記憶體結構中，半導體記憶體元件配置於一單一平面或一單一記憶體裝置層級中。通常，在一二維記憶體結構中，記憶體元件配置於實質上平行於支撐記憶體元件之一基板之一主表面而延伸之一平面中(例如，在一x-z方向平面中)。基板可為一晶圓(記憶體元 件之層形成於該晶圓上方或該晶圓中)或其可為一載體基板(其在記憶體元件形成之後附接至該等記憶體元件)。作為一非限制性實例，基板可包含諸如矽之一半導體。
記憶體元件可以一有序陣列(諸如複數個列及/或行)配置在單一記憶體裝置層級中。然而，記憶體元件可排列成不規則或非正交組態。記憶體元件各可具有兩個或兩個以上電極或接觸線，諸如位元線及字線。
一三維記憶體陣列經配置，使得記憶體元件佔據多個平面或多個記憶體裝置層級，藉此形成三維(即，在x、y及z方向上，其中y方向實質上垂直於基板之主表面且x及z方向實質上平行於基板之主表面)結構。
作為一非限制性實例，可將一三維記憶體結構垂直配置為多個二維記憶體裝置層級之一堆疊。作為另一非限制性實例，可將一三維記憶體陣列配置為多個垂直行(例如，實質上垂直於基板之主表面(即，在y方向上)延伸之行)，其中各行具有各行中之多個記憶體元件。可將行配置成一二維組態(例如，在一x-z平面中)，從而導致在多個垂直堆疊之記憶體平面上具有元件之記憶體元件之一三維配置。在三個維度中之記憶體元件之其他組態亦可構成一三維記憶體陣列。
藉由非限制性實例，在一三維NAND記憶體陣列中，記憶體元件可耦合在一起以在一單一水平(例如，x-z)記憶體裝置層級內形成一NAND串。替代性地，記憶體元件可耦合在一起以形成橫跨多個水平記憶體裝置層級之一垂直NAND串。可設想其他三維組態，其中一些NAND串含有一單一記憶體層級中之記憶體元件，而其他串含有跨過多個記憶體層級之記憶體元件。三維記憶體陣列亦可設計為一NOR組態及一ReRAM組態。
通常，在一單體三維記憶體陣列中，一或多個記憶體裝置層級 形成於一單一基板上方。視情況，單體三維記憶體陣列亦可具有至少部分處於單一基板內之一或多個記憶體層。作為一非限制性實例，基板可包含諸如矽之一半導體。在一單體三維陣列中，構成陣列之各記憶體裝置層級之層通常形成於陣列之下伏記憶體裝置層級之層上。然而，一單體三維記憶體陣列之鄰近記憶體裝置層級之層可共用或具有在記憶體裝置層級之間之中介層。
再者，二維陣列可經單獨形成且接著封裝在一起以形成具有多個記憶體層之一非單體記憶體裝置。舉例而言，可藉由在分離基板上形成記憶體層級且接著將記憶體層級堆疊於彼此之上而構成非單體堆疊記憶體。基板可在堆疊之前薄化或自記憶體裝置層級移除，但由於記憶體裝置層級最初形成於分離基板上方，故所得記憶體陣列並非單體三維記憶體陣列。此外，多個二維記憶體陣列或三維記憶體陣列(單體或非單體)可形成於分離晶片上且接著封裝在一起以形成一堆疊晶片記憶體裝置。
記憶體元件之操作及與記憶體元件之通信通常需要相關聯電路。作為非限制性實例，記憶體裝置可具有用於控制及驅動記憶體元件完成諸如程式化及讀取之功能之電路。此相關聯電路可在與記憶體元件相同之基板上及/或在一分離基板上。舉例而言，用於記憶體讀取寫入操作之一控制器可定位於一分離控制器晶片上及/或與記憶體元件相同之基板上。
在其他實施例中，可使用除此處描述之二維及三維例示性結構以外的記憶體類型。
圖1示意性地圖解說明適用於實施此處描述之一些技術之一記憶體系統之主要硬體組件。記憶體系統90通常透過一主機介面而使用一主機80操作。記憶體系統可呈諸如一記憶體卡之一可抽換記憶體之形式或可呈一嵌入式記憶體系統之形式。記憶體系統90包含一記憶體 102，藉由一控制器100控制其之操作。記憶體102包括分佈於一或多個積體電路晶片上方之非揮發性記憶體單元之一或多個陣列。控制器100可包含介面電路110、一處理器120、ROM(唯讀記憶體)122、RAM(隨機存取記憶體)130、可程式化非揮發性記憶體124及額外組件。通常將控制器形成為一ASIC(特定應用積體電路)且包含於此一ASIC中之組件通常取決於特定應用。記憶體系統可在各種不同環境中與各種主機一起使用。舉例而言，一主機可為一行動裝置，諸如一蜂巢式電話、膝上型電腦、音樂播放器(例如，MP3播放器)、全球定位系統(GPS)裝置、平板電腦或類似物。此等記憶體系統可在無電力之情況下長期處於非作用中，在此期間其等可經受包含高溫、振動、電磁場等等之各種條件。可針對一廣泛環境條件範圍(例如，一廣泛溫度範圍)中之低電力消耗、高資料保持及可靠性選擇用於此等主機之記憶體系統(無論可抽換或嵌入)。其他主機可為固定的。舉例而言，用於網際網路應用之伺服器可使用非揮發性記憶體系統以儲存經由網際網路發送及接收之資料。此等系統可保持電力開啟而不在延長時期(例如，一年或更長)中斷且可貫穿此等時期頻繁地存取。可頻繁寫入及抹除個別區塊，使得耐久性可為一主要關注。
實體記憶體結構
圖2示意性地圖解說明一非揮發性記憶體單元。可藉由具有一電荷儲存單元20(諸如一浮動閘極或一電荷捕捉(介電)層)之一場效電晶體實施記憶體單元10。記憶體單元10亦包含一源極14、一汲極16及一控制閘極30。
現今使用許多在商業上成功之非揮發性固態記憶體裝置。此等記憶體裝置可採用不同類型之記憶體單元，各類型具有一或多個電荷儲存元件。
實務上，通常藉由在將一參考電壓施加至控制閘極時感測跨一 單元之源極及汲極電極之傳導電流而讀取該單元之記憶體狀態。因此，對於一單元之浮動閘極上之各給定電荷，可偵測相對於一固定參考控制閘極電壓之一對應傳導電流。類似地，可程式化至浮動閘極上之電荷範圍界定一對應臨限值電壓窗或一對應傳導電流窗。
替代性地，代替偵測一分區電流窗中之傳導電流，可在控制閘極處針對測試中之一給定記憶體狀態設定臨限值電壓且偵測傳導電流是否低於或高於一臨限值電流(單元讀取參考電流)。在一項實施方案中，藉由檢查透過位元線之電容排放之傳導電流之速率而完成相對於一臨限值電流之傳導電流之偵測。
圖3圖解說明浮動閘極可在任一時間選擇性地儲存之四個不同電荷Q1至Q4之源極汲極電流ID與控制閘極電壓VCG之間的關係。在固定汲極電壓偏壓之情況下，四個固態ID對VCG曲線表示分別對應於四個可能記憶體狀態之可程式化於一記憶體單元之一浮動閘極上之七個可能電荷位準之四者。作為一實例，一單元群體之臨限值電壓窗之範圍可為自0.5V至3.5V。可藉由將臨限值窗分區為各間隔0.5V之區域而對七個可能程式化記憶體狀態「0」、「1」、「2」、「3」、「4」、「5」、「6」及一抹除狀態(未展示)進行分界。舉例而言，若如展示般使用一參考電流(2μA之IREF)，則使用Q1程式化之單元可被視為處於一記憶體狀態「1」中，此係由於其曲線在藉由VCG=0.5V及1.0V分界之臨限值窗之區域中與IREF相交。類似地，Q4處於一記憶體狀態「5」中。
如由上文描述可見，一記憶體單元經製成以儲存之狀態愈多，其臨限值電壓窗被劃分地愈精細。舉例而言，一記憶體裝置可具有含有自-1.5V至5V之範圍之一臨限值電壓窗之記憶體單元。此提供6.5V之一最大寬度。若記憶體單元將儲存16個狀態，則各狀態可佔據臨限值窗中之200mV至300mV。此將需要程式化及讀取操作之較高精確 性，以便能夠達成所需解析度。
NAND結構
圖4A示意性地圖解說明組織成一NAND串之記憶體單元之一串。一NAND串50包括一系列記憶體電晶體M1、M2、......Mn(例如，n=4、8、16或更高)，其等藉由其等之源極及汲極而菊鏈。一對選擇電晶體S1、S2分別經由NAND串之源極終端54及汲極終端56來控制記憶體電晶體鏈至外界之連接。在一記憶體陣列中，當源極選擇電晶體S1開啟時，源極終端耦合至一源極線(見圖4B)。類似地，當汲極選擇電晶體S2開啟時，NAND串之汲極終端耦合至記憶體陣列之一位元線。鏈中之各記憶體電晶體10充當一記憶體單元。其具有一電荷儲存元件20以儲存給定量之電荷，從而表示一預期記憶體狀態。各記憶體電晶體之一控制閘極30允許控制讀取及寫入操作。如將在圖4B中所見，NAND串之一列之對應記憶體電晶體之控制閘極30皆連接至相同字線。類似地，選擇電晶體S1、S2之各者之一控制閘極32分別經由其源極終端54及汲極終端56而提供對NAND串之控制存取。同樣地，NAND串之一列之對應選擇電晶體之控制閘極32皆連接至相同選擇線。
當在程式化期間讀取或驗證一NAND串內之一定址記憶體電晶體10時，其控制閘極30經供應有一適當電壓。同時，藉由在其餘非定址記憶體電晶體上施加足夠電壓而完全開啟NAND串50中之其餘非定址記憶體電晶體。以此方式，有效地產生自個別記憶體電晶體之源極至NAND串之源極終端54且同樣地自個別記憶體電晶體之汲極至單元之汲極終端56之一導電路徑。
圖4B圖解說明由諸如在圖4A中展示之NAND串50構成之記憶體單元之一NAND陣列210之一實例。沿著NAND串之各行，諸如位元線36之一位元線耦合至各NAND串之汲極終端56。沿著NAND串之各 庫，諸如源極線34之一源極線耦合至各NAND串之源極終端54。再者，沿著NAND串之一庫中之一列記憶體單元之控制閘極連接至諸如字線42之一字線。沿著NAND串之一庫中之一列選擇電晶體之控制閘極連接至諸如選擇線44之一選擇線。可藉由NAND串之一庫之字線及選擇線上之適當電壓而定址NAND串之庫中之一整列記憶體單元。
圖5圖解說明組織成NAND組態之並行感測或程式化之記憶體單元之一頁。圖5本質上展示圖4B之記憶體陣列210中之NAND串50之一庫，其中如在圖4A中般明確展示各NAND串之細節。一實體頁(諸如頁60)係能夠並行感測或程式化之記憶體單元之一群組。此可藉由感測放大器212之一對應頁完成。感測結果鎖存於一組對應鎖存器214中。各感測放大器可經由一位元線耦合至一NAND串。藉由共同連接至一字線42之頁之單元之控制閘極啟用該頁且可藉由可經由一位元線36存取之一感測放大器存取各單元。作為一實例，當分別感測或程式化單元頁60時，將一感測電壓或一程式化電壓連同位元線上之適當電壓分別施加至共同字線WL3。
記憶體之實體組織
快閃記憶體與其他類型之記憶體之間的一差異係通常自抹除狀態程式化一快閃記憶體單元。即，首先清空浮動閘極之電荷。接著程式化將所要量之電荷添加回至浮動閘極。快閃記憶體通常不支援自浮動閘極移除電荷之一部分以自一更大程度的程式化狀態變為一較小程度的程式化狀態。此意謂更新資料無法覆寫現有資料且代替性地寫入至一先前未寫入位置。
此外，抹除係自浮動閘極清空所有電荷且通常花費大量時間。為此原因，逐單元或甚至逐頁抹除將係麻煩且十分緩慢的。實務上，將記憶體單元陣列劃分為大量記憶體單元區塊。如快閃EEPROM系統所常見，區塊係抹除單位。即，各區塊含有一起抹除之最小數目個記 憶體單元。雖然將大量單元彙總於一區塊中以並行抹除將改良抹除效能，但一大的區塊大小亦需要處置較大量更新及過時資料。
各區塊通常被劃分為數個實體頁。一邏輯頁係含有等於一實體頁中之單元數目之數目個位元之一程式化或讀取單位。在每單元儲存一個位元之一記憶體中(一單位階單元或「SLC」記憶體)，一實體頁儲存資料之一邏輯頁。在每單元儲存兩個位元之記憶體中，一實體頁儲存兩個邏輯頁。因此，儲存於一實體頁中之邏輯頁數目反映每單元儲存之位元數目。術語多位階單元或「MLC」大體上用於指代每單元儲存一個以上位元之記憶體，包含每單元儲存三個位元(TLC)、每單元儲存四個位元或每單元儲存更多位元之記憶體。在一項實施例中，可將個別頁劃分為片段，且該等片段可含有在一基本程式化操作時同時寫入之最小數目個單元。資料之一或多個邏輯頁通常儲存於一列記憶體單元中。一頁可儲存一或多個區段。一區段包含使用者資料及附加項資料。
MLC程式化
圖6A至圖6C圖解說明程式化4狀態記憶體單元之一群體之一實例。圖6A圖解說明可程式化為分別表示記憶體狀態「E」、「A」、「B」及「C」之臨限值電壓之四個相異分佈之記憶體單元之群體。圖6B圖解說明用於一抹除記憶體之「抹除」臨限值電壓之初始分佈。圖6C圖解說明在已程式化許多記憶體單元之後的記憶體之一實例。本質上，一單元最初具有一「抹除」臨限值電壓且程式化將使其移動至一較高值而至藉由驗證位準vV1、vV2及vV3分界之三個區之一者中。以此方式，可將各記憶體單元程式化至三個程式化狀態「A」、「B」及「C」之一者或在「抹除」狀態中保持未程式化。隨著記憶體獲得更大程度的程式化，如在圖6B中展示之「抹除」狀態之初始分佈將變窄且抹除狀態由「0」狀態表示。
具有一下位元及一上位元之一2位元碼可用於表示四個記憶體狀態之各者。舉例而言，「E」、「A」、「B」及「C」狀態分別由「11」、「01」、「00」及「10」表示。可藉由在「全序列」模式(其中藉由分別相對於三個子通路中之讀取分界臨限值rV1、rV2及rV3感測而一起感測兩個位元)中感測而自記憶體讀取2位元資料。
3D NAND結構
對一習知二維(2D)NAND陣列之一替代配置係一三維(3D)陣列。與2D NAND陣列(其沿著一半導體晶圓之一平面表面形成)相比，3D陣列自晶圓表面向上延伸且大體上包含向上延伸之記憶體單元之堆疊或行。各種3D配置係可行的。在一配置中，垂直形成一NAND串，其中一端(例如，源極)在晶圓表面處且另一端(例如，汲極)在頂部上。在另一配置中，將一NAND串形成為一U形，使得可在頂部上存取NAND串之兩端，因此促進此等串之間的連接。
圖7展示在一垂直方向上延伸(即，在垂直於基板之x-y平面之z方向上延伸)之一NAND串701之一第一實例。形成記憶體單元，其中一垂直位元線(局部位元線)703穿過一字線(例如，WL0、WL1等等)。局部位元線與字線之間的一電荷捕捉層儲存電荷，此影響藉由耦合至垂直位元線(通道)之字線(閘極)(其環繞位元線)形成之電晶體之臨限值電壓。可藉由形成字線之堆疊且接著蝕刻待形成記憶體單元之記憶體孔而形成此等記憶體單元。接著，使用一電荷捕捉層加襯裡於記憶體孔且使用一合適局部位元線/通道材料(具有用於隔離之合適介電層)填充記憶體孔。
如同平面NAND串，選擇閘極705、707定位於串之任一端處以允許NAND串選擇性地連接至外部元件709、711或與外部元件709、711隔離。此等外部元件通常係導電線，諸如伺服大量NAND串之共同源極線或位元線。可以類似於平面NAND串之一方式操作垂直NAND串 且單位階單元(SLC)及多位階單元(MLC)操作兩者皆為可行的。雖然圖7展示具有串聯連接之32個單元(0至31)之一NAND串之一實例，但一NAND串中之單元數目可為任何合適數目。為簡明起見未展示所有單元。將理解，在字線3至29(未展示)與局部垂直位元線相交之處形成額外單元。
圖8展示在一垂直方向(z方向)上延伸之一NAND串815之一第二實例。在此情況中，NAND串815形成一U形，與定位於結構頂部上之外部元件(源極線「SL」及位元線「BL」)連接。連接NAND串815之兩個翼816A、816B之一可控制閘極(背閘極「BG」)係在NAND串815之底部處。在字線WL0至WL63與垂直局部位元線817相交之處形成總共64個單元(但在其他實例中可提供其他數目個單元)。選擇閘極SGS、SGD定位於NAND串之任一端處以控制NAND串815之連接/隔離。
垂直NAND串可經配置以按各種方式形成一3D NAND陣列。圖9展示其中一區塊中之多個U形NAND串連接至一位元線之一實例。在此情況中，在一區塊中存在連接至一位元線(「BL」)之n個串(串1至串n)。「n」之值可為任何合適數字，例如，8、12、16、32或更大。串在定向上交替，使得奇數串之源極連接在左側上，且偶數串之源極在右側上。此配置係方便的但並非必要且其他型樣亦係可行的。
共同源極線「SL」連接至各NAND串之一端(與連接至位元線之端相對)。此可被視為NAND串之源極端，其中位元線端被視為NAND串之汲極端。共同源極線可經連接，使得可藉由一周邊電路一起控制用於一區塊之所有源極線。因此，一區塊之NAND串在一端上之位元線與另一端上之共同源極線之間平行延伸。
圖10展示一記憶體結構，其中筆直垂直NAND串自一基板中或附近之共同源極連接延伸至在記憶體單元之實體層級上方延伸之全域位元線(BL0至BL3)。在一區塊中之一給定實體層級中之字線係由導電 材料之一薄片形成。記憶體孔結構向下延伸穿過導電材料之此等薄片以形成記憶體單元。在一給定區塊內，存在連接至一給定位元線之多個NAND串。將NAND串分組為共用共同選擇閘極之串組。因此，舉例而言，藉由SGS0及SGD0選擇之NAND串可被視為一組且可指定為串0，而藉由SGS1及SGD1選擇之NAND串可被視為一組且可指定為串1，如展示。一區塊可由任何合適數目個此等串組構成。將理解，圖10之橫截面展示BL0至BL3之部分，此等位元線在y方向上進一步延伸。此外，額外位元線平行於BL0至BL3而延伸(例如，在沿著x軸之不同位置、圖10之橫截面之位置之前方或後方處)。其他三維記憶體係基於電阻元件而非電荷儲存元件。
記憶體單元(無論在3D記憶體中或平面記憶體中)通常形成於分離晶粒上，其中各晶粒具有一些周邊電路及用於外部通信之某一介面(例如，用於接合與外部電路連接之電線之接觸墊)。可藉由一或多個記憶體控制器一起操作多個晶粒，使得其等一起形成能夠以一高效方式儲存大量資料之一記憶體系統。一記憶體控制器與一記憶體晶粒之間的通信可使用一專用通信路徑。替代性地，多個記憶體晶粒可共用將記憶體晶粒連接至一記憶體控制器之一共同匯流排。一般言之，記憶體控制器管理此一匯流排，使得依序定址晶粒，其中在任何給定時間針對通信啟用一個晶粒。
圖11展示經由一共用資料匯流排141與兩個晶粒(晶粒0及晶粒1)通信之一記憶體控制器或快閃介面模組(「FIM」)之一實例。一共用位址匯流排143亦自FIM延伸至晶粒0及晶粒1以允許控制器發送關於待儲存資料之實體位址之位址資訊。一專用晶片啟用(CE)線145自FIM延伸至晶粒0且一分離專用CE線147自FIM延伸至晶粒1。此允許每次啟用或選擇一個晶粒，使得資料及/或位址匯流排可用於與經啟用晶粒通信。在其他配置中，兩個以上晶粒可連接至相同匯流排且一 FIM可管理多個匯流排。
當資料儲存於一記憶體中且隨後讀出時可發生各種問題。可藉由錯誤校正碼(ECC)或某一其他冗餘系統校正少量錯誤。大量錯誤可能無法容易地被校正且可導致資料不可恢復。一些記憶體系統在記憶體系統係新的時可具有資料中之大量錯誤(例如，由於製造期間的一或多個實體缺陷)。在其他記憶體系統中，錯誤數目隨著時間而增大且在某一使用週期之後變大。在任一情況中，可期望避免大量錯誤。
一些錯誤可由程式化導致。在一些情況中，當資料在一特定時間之後或在數個程式化驗證循環之後(在達到一最大迴圈計數之後)無法程式化時發生一程式化故障。此可需要在記憶體中之別處程式化該資料，此可花費大量時間。甚至在不發生一程式化故障之情況下，可由於資料之程式化存在大量不良位元(即，儲存資料中可存在硬錯誤，使得位元翻轉且產生不良位元)。在其他情況中，位元經程式化，使得其等最初經正確讀取但接近於錯讀(例如，臨限值電壓接近於用於讀取記憶體單元狀態之一鑑別電壓)。此等可產生軟錯誤，其等可隨著時間變為硬錯誤。
在此處呈現之一實例中，在兩個不同位置中並行程式化資料之一部分，使得可期望至少一複本在程式化之後係良好的(例如，一複本可不遭受一程式故障或具有大量硬錯誤或軟錯誤)。雖然此一方案使在儲存資料之一部分時最初佔據之空間量加倍，但在判定存在至少一良好複本之後可捨棄複本之一者。藉由以一高效方式並行程式化兩個複本，可在不顯著增大寫入時間之情況下寫入兩個複本。
圖12A展示將資料之一部分之兩個相同複本寫入至兩個記憶體晶粒(晶粒0及晶粒1)之一第一步驟之一實例。圖12A展示藉由兩個CE線145、147上之啟用信號(選擇信號)啟用晶粒0及晶粒1兩者。當啟用晶粒0及晶粒1兩者時，經由位址匯流排143發送位址資訊「X、Y、Z」。 因此，晶粒0及晶粒1兩者同時接收相同位址資訊。此位址資訊可鎖存於晶粒0及晶粒1兩者中以允許在晶粒0及晶粒1中之位址X、Y、Z處寫入後續資料。
隨後，如在圖12B中展示，在經由資料匯流排147將資料「A、B、C」發送至兩個晶粒時啟用晶粒0及晶粒1兩者。因此，晶粒0及晶粒1兩者同時接收資料A、B、C。接著，在晶粒0及晶粒1之各晶粒中之位置X、Y、Z處並行程式化資料A、B、C。結果係兩個晶粒在對應位置處含有相同資料。將理解，位置可為區塊、頁或其他單位且晶粒可相同，使得對於晶粒0中之每一區塊、頁等等，存在晶粒1中之一對應區塊、頁等等。可見，在此實例中，寫入資料A、B、C之兩個複本所需之時間可等於寫入一個複本之時間。因此，在不具有時間損失之情況下寫入第二複本。
在一些情況中，可不期望或可無法在兩個晶粒中之相同位置處寫入複本。舉例而言，在一晶粒中可存在不良區塊，使得資料在寫入至另一晶粒中之一對應良好區塊(具有對應實體位址之良好區塊)時無法寫入至此等不良區塊。一個晶粒可含有未包含於另一晶粒中之一些資料(即，並非所有資料可並行寫入至兩者)，使得兩個此等晶粒之剩餘自由區域可不同。圖13A至圖13C展示用於將複本寫入至具有不同位址之兩個晶粒之一高效方案。
圖13A展示晶粒0接收CE線145上之一啟用信號而晶粒1並不接收CE線147上之一啟用信號。位址資訊X、Y、Z經由位址匯流排143發送且藉由晶粒0(而非藉由晶粒1)接收。
隨後，如在圖13B中展示，晶粒1接收CE線147上之一啟用信號而晶粒0並不接收CE線145上之一啟用信號。位址資訊X’、Y’、Z’經由位址匯流排143發送且藉由晶粒1(而非晶粒0)接收。位址資訊X’、Y’、Z’不同於位址資訊X、Y、Z，使得各晶粒經組態以在此時具有不 同位址資訊。
圖13C展示在經由CE線145、147將啟用信號發送至晶粒0及晶粒1兩者時經由資料匯流排141發送之資料A、B、C。因此，兩個晶粒並行接收相同資料。接著，在各晶粒中之藉由各自晶粒先前接收之實體位址處程式化此資料。因此，晶粒0在位置X、Y、Z處儲存資料A、B、C而晶粒1在位置X’、Y’、Z’處儲存資料A、B、C。此導致各晶粒中之一不同資料配置。根據此方案寫入兩個複本可花費稍長於寫入一單一複本之時間，此係因為連續兩次將位址資訊發送至晶粒0及晶粒1。然而，傳送此位址資訊所需之時間大體上係總體程式化時間之一小部分(即，少於資料傳送或資料程式化之時間)，使得此可不表示全總體寫入時間之一顯著增大。
各種記憶體系統可受益於此處描述之技術，包含使用多平面晶粒之系統。圖14展示兩個晶粒(晶粒A及晶粒B)之一實例，兩個晶粒之各者具有兩個平面(平面0及平面1)。晶粒B之平面0展示可含有一或多個不良區塊之一不良區塊(「BB」)區域。因此，寫入跳過不良區塊且行進至此平面中之下一良好區塊。結果係在晶粒A及晶粒B中不同地寫入資料(可藉由記憶體控制器發送不同位址以允許此)。當在晶粒A及晶粒B中相同地寫入平面1中之資料(資料E)時，平面0中之資料(資料D)由於晶粒B中之不良區塊區域而偏移。
兩個以上晶粒可連接至相同匯流排。雖然可將資料之相同複本寫入至任何數目個晶粒，但寫入兩個複本可係足夠的。因此，在具有四個或四個以上記憶體晶粒之一系統中，可期望配對晶粒且將複本並行寫入至一對晶粒。
圖15展示連接至一記憶體控制器之四個晶粒之一實例。晶粒A及晶粒B經配對且皆在對應位置處儲存相同資料(資料F)。晶粒C及晶粒D經配對且在不同位置處儲存相同資料(資料G)(例如，由於不良區塊 或在一晶粒中而不在另一晶粒中之先前寫入資料)。
雖然在所展示實例中使所有晶粒配對，但在其他實例中，一些晶粒可保持未配對且可儲存資料之唯一複本。舉例而言，在具有多個晶粒之一記憶體系統中，一些晶粒可識別為可能具有程式化相關之錯誤而其他晶粒可識別為不太可能具有此等錯誤。可能具有此等錯誤之晶粒可經受一雙重寫入方案，藉此立即將寫入此等晶粒中之資料寫入至兩個晶粒。不太可能具有此等錯誤之晶粒可以一習知方式操作，使得其等經個別地啟用以用於資料傳送及程式化。因此，此等晶粒可含有資料之唯一複本。一記憶體系統可使用一雙重寫入方案操作一些晶粒且同時使用一習知方案操作其他晶粒。一區塊可自習知操作改變為雙重寫入操作，使得操作模式可回應於增加錯誤或其他因素而改變。
一記憶體系統可經組態以自初始化雙重寫入(例如，藉由設計或作為指示程式錯誤之一高風險之一測試結果)。在其他情況中，在記憶體之壽命期間視需要應用雙重寫入。最初，可很少需要或無需雙重寫入。在記憶體被使用且遭受損耗相關之損害時，晶粒可經識別以用於雙重寫入且因此可經配對及操作。因此，在雙重寫入模式中操作之晶粒數目可隨著產品壽命而增大。在雙重寫入模式中操作一晶粒之一判定可基於損耗(例如，寫入抹除循環計數)錯誤率(例如，由ECC或以其他方式發現之位元錯誤率「BER」)或某一其他度量。
圖16圖解說明在兩個晶粒中使用相同定址之一雙重寫入方案。啟用兩個晶粒(晶粒0及晶粒1)664。接著，在啟用兩個晶粒時將相同位址資訊並行發送至晶粒0及晶粒1兩者666。隨後，在仍啟用兩個晶粒之情況下，將資料發送至晶粒0及晶粒1 668。接著，並行程式化晶粒0及晶粒1 670。
圖17圖解說明針對兩個晶粒使用不同定址之另一雙重寫入方案。啟用晶粒0 762且將位址資訊發送至晶粒0 774。接著，關閉至晶 粒0之啟用信號776且將一啟用信號發送至晶粒1 778。接著，將位址資訊發送至晶粒1 780。此位址資訊不同於發送至晶粒0之位址資訊。接著，晶粒0及晶粒1兩者並行接收一啟用信號782。接著，將資料並行發送至晶粒0及晶粒1 784。接著，並行程式化晶粒0及晶粒1 786。在一些情況中，可在相同記憶體系統中同時使用相同定址及不同定址。一般言之，相同定址更快且更簡單且因此可更理想。在雙重寫入模式中操作之一對晶粒可使用與一預設方案相同之定址且在無法維持相同定址時(例如，當遭遇不良區塊時)視需要使用不同定址。因此，可使用相同定址部分寫入一對區塊且隨後可使用不同定址進一步寫入該對區塊。
在一些情況中，可期望維持兩個相同複本達一延長時期以在一複本被損壞(例如，由於資料保持問題或資料干擾)之情況中提供冗餘。在其他情況中，可期望在作出寫入至少一良好複本之一判定之後僅維持一複本。
若在一晶粒中成功寫入一複本且在另一晶粒中寫入其他複本期間發生一程式故障，則可忽視程式故障且可維持成功寫入之複本。若在兩個晶粒中皆發生一程式故障，則可在相同晶粒中或別處重寫資料。當在不具有一程式故障之情況下寫入兩個複本時，則可作出關於應維持哪一複本且應捨棄哪一複本之某一判定。舉例而言，可比較程式化各晶粒中之資料所需之程式化驗證循環之數目(迴圈計數)。較高迴圈計數可為程式化問題之一指示符，使得可捨棄具有一較高迴圈計數之資料複本且可維持具有較低迴圈計數之複本。在另一實例中，可自各晶粒讀取資料且可捨棄產生一或多個讀取錯誤之一複本。亦可比較讀取步驟之數目(讀取迴圈計數)且可捨棄具有一較高讀取迴圈計數之複本。可比較數個錯誤。舉例而言，一些資料可經讀出且經受ECC解碼以判定用於各複本(至少來自各複本之某一樣本)之一BER。可捨 棄具有一較高錯誤率之一複本。
在一些情況中，可將待捨棄之一複本標記為過時且可在此後的任何時間抹除該複本。在其他情況中，可維持待捨棄之一複本達某一時段作為一冗餘複本且接著捨棄該複本。舉例而言，在一些記憶體系統中，最初以一低密度格式寫入資料(例如，每單元一個位元，SLC格式)且隨後將資料折疊為一較高密度格式(例如，每單元兩個、三個或更多位元，MLC格式)。可維持一冗餘複本直至資料經折疊且MLC複本被確認為成功寫入。
圖18展示其中使用相同資料程式化晶粒0及晶粒1 888之一實例。接著，執行某一分析以將晶粒0複本或晶粒1複本識別為一過時複本890。此可基於某一品質度量，諸如程式故障、程式迴圈計數、讀取故障、讀取迴圈計數、位元錯誤率或其他度量或度量組合。隨後，標記過時複本以抹除而維持良好複本892。隨後，將針對資料之任何請求(例如，主機讀取命令)引導至良好(未過時)複本。
結論
已出於圖解及描述之目的呈現前述詳細描述。其不旨在詳盡性或限制隨附申請專利範圍。鑒於上述教示，許多修改及變動係可行的。
141‧‧‧資料匯流排
143‧‧‧位址匯流排
145‧‧‧晶片啟用(CE)線
147‧‧‧晶片啟用(CE)線
A‧‧‧資料
B‧‧‧資料
C‧‧‧資料
X‧‧‧位置/位址/位址資訊
Y‧‧‧位置/位址/位址資訊
Z‧‧‧位置/位址/位址資訊

Claims (20)

  1. 一種將相同資料寫入至連接至一記憶體匯流排之多個非揮發性記憶體晶片之方法，其包括：將位址資訊發送至一第一非揮發性記憶體晶片及一第二非揮發性記憶體晶片；選擇該第一非揮發性記憶體晶片；選擇該第二非揮發性記憶體晶片；在選擇該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片兩者時，經由該記憶體匯流排將使用者資料發送至該第一非揮發性記憶體晶片且經由該記憶體匯流排將該使用者資料並行發送至該第二非揮發性記憶體晶片；及並行程式化該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片中之該使用者資料。
  2. 如請求項1之方法，其中將該位址資訊發送至該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片包含：選擇該第一非揮發性記憶體晶片；經由該記憶體匯流排將第一位址資訊發送至該第一非揮發性記憶體晶片；隨後選擇該第二非揮發性記憶體晶片；及經由該記憶體匯流排將第二位址資訊發送至該第二非揮發性記憶體晶片，該第二位址資訊與該第一位址資訊不同。
  3. 如請求項2之方法，其中該第一位址資訊限於該第一非揮發性記憶體晶片中之良好區塊，該第二位址資訊限於該第二非揮發性記憶體晶片中之良好區塊，該第一非揮發性記憶體晶片中之該等良好區塊及該第二非揮發性記憶體晶片中之該等良好區塊在 各自區塊中之不同實體位置處。
  4. 如請求項1之方法，其中將該位址資訊發送至該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片包含：同時選擇該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片；及經由該記憶體匯流排將該位址資訊發送至該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片，該位址資訊包含一或多個位址，該一或多個位址之各者對應於該第一非揮發性記憶體晶片中之一實體位置及該第二非揮發性記憶體晶片中之一對應實體位置。
  5. 如請求項4之方法，其中在該第一晶片及該第二晶片中之對應實體位置處程式化該使用者資料。
  6. 如請求項1之方法，其進一步包括：隨後判定該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片中之程式化狀態。
  7. 如請求項6之方法，其中若該第一非揮發性記憶體晶片中之該程式化狀態係一故障狀態，則將該第一非揮發性記憶體晶片中之該使用者資料之一複本標記為不良且隨後將針對該使用者資料之讀取請求引導至該第二非揮發性記憶體晶片中之該使用者資料之該複本。
  8. 如請求項1之方法，其中儲存於該第一非揮發性記憶體晶片中之所有使用者資料亦儲存於該第二非揮發性記憶體晶片中。
  9. 如請求項8之方法，其進一步包括在並行程式化該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片中之該使用者資料之後，將該第一非揮發性記憶體晶片或該第二非揮發性記憶體晶片中之該使用者資料之一複本識別為一過時複本且隨後抹除該 過時複本同時維持該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片之另一者中之一有效複本。
  10. 如請求項9之方法，其中當並行程式化該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片中之該使用者資料時，根據以下至少一者來識別該過時複本：寫入時間、寫入迴圈計數及/或寫入錯誤。
  11. 一種多晶片非揮發性記憶體系統，其包括：一第一非揮發性記憶體晶片；一第二非揮發性記憶體晶片；一資料匯流排，其將資料傳送至該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片及自該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片傳送資料；一位址匯流排，其將位址資訊傳送至該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片；及一記憶體控制器，其經組態以在一雙重寫入模式中同時選擇該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片且經由該資料匯流排發送使用者資料以並行儲存於該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片中。
  12. 如請求項11之多晶片非揮發性記憶體系統，其進一步包括自該記憶體控制器延伸至該第一非揮發性記憶體晶片之一第一晶片選擇線及自該記憶體控制器延伸至該第二非揮發性記憶體晶片之一第二晶片選擇線，該記憶體控制器經組態以在該雙重寫入模式中在施加一選擇信號於該第一晶片選擇線上時在該位址匯流排上發送第一位址資訊，且隨後在施加一選擇信號於該第二晶片選擇線上時在該位址匯流排上發送第二位址資訊，該第一位址資訊與該第二位址資訊不同。
  13. 如請求項12之多晶片非揮發性記憶體系統，其中該第一非揮發性記憶體晶片含有第一不良區塊，該第二非揮發性記憶體晶片含有第二不良區塊，該記憶體控制器維持第一不良區塊及第二不良區塊之映射，且僅將該第一位址資訊引導至該第一非揮發性記憶體晶片之未處於第一不良區塊之該映射上之區塊且僅將該第二位址資訊引導至該第二非揮發性記憶體晶片之未處於第二不良區塊之該映射上之區塊。
  14. 如請求項11之多晶片非揮發性記憶體系統，其進一步包括自該記憶體控制器延伸至該第一非揮發性記憶體晶片之一第一晶片選擇線及自該記憶體控制器延伸至該第二非揮發性記憶體晶片之一第二晶片選擇線，該記憶體控制器經組態以在該雙重寫入模式中並行施加一選擇信號於該第一晶片選擇線上及該第二晶片選擇線上，且在將該選擇信號施加於該第一晶片選擇線上及該第二晶片選擇線上時，在該資料匯流排上發送位址資訊。
  15. 如請求項14之多晶片非揮發性記憶體系統，其中該記憶體控制器經組態以在該雙重寫入模式中在將該選擇信號施加於該第一晶片選擇線上及該第二晶片選擇線上時，將位址資訊並行發送至該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片。
  16. 如請求項11之多晶片非揮發性記憶體系統，其中該記憶體控制器經組態以在該雙重寫入模式中在經由該資料匯流排發送該使用者資料之後對該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片執行一狀態檢查。
  17. 如請求項16之多晶片非揮發性記憶體系統，其中該記憶體控制器進一步經組態以維持程式化故障之一記錄且將任何後續讀取請求引導至未產生一程式化故障之寫入資料之一複本。
  18. 如請求項11之多晶片非揮發性記憶體系統，其中該記憶體控制器 經組態以在一單晶粒寫入模式中在任何時間選擇一個且僅一個晶粒。
  19. 一種將相同資料寫入至連接至一記憶體匯流排之多個記憶體晶片之方法，其包括：經由一位址匯流排將位址資訊發送至一第一非揮發性記憶體晶片及一第二非揮發性記憶體晶片；選擇該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片；在選擇該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片兩者時，經由一資料匯流排將使用者資料發送至該第一非揮發性記憶體晶片且經由該資料匯流排將該使用者資料並行發送至該第二非揮發性記憶體晶片；並行程式化該第一非揮發性記憶體晶片及該第二非揮發性記憶體晶片中之該使用者資料；及隨後基於以下至少一者來判定是否自該第一非揮發性記憶體晶片或該第二非揮發性記憶體晶片讀取該使用者資料：所偵測之一程式化錯誤、所偵測之一讀取錯誤、一高錯誤率。
  20. 如請求項19之方法，其中該等記憶體晶片經組態以回應於該等記憶體晶片具有高程式故障率或高讀取故障率之一判定而儲存相同資料。
TW104140593A 2015-03-11 2015-12-03 多晶片雙重寫入 TW201702880A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/645,102 US9952784B2 (en) 2015-03-11 2015-03-11 Multichip dual write

Publications (1)

Publication Number Publication Date
TW201702880A true TW201702880A (zh) 2017-01-16

Family

ID=54771193

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104140593A TW201702880A (zh) 2015-03-11 2015-12-03 多晶片雙重寫入

Country Status (5)

Country Link
US (1) US9952784B2 (zh)
CN (1) CN107112044B (zh)
DE (1) DE112015006285T5 (zh)
TW (1) TW201702880A (zh)
WO (1) WO2016144395A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10078448B2 (en) * 2015-07-08 2018-09-18 Samsung Electronics Co., Ltd. Electronic devices and memory management methods thereof
US20170206165A1 (en) * 2016-01-14 2017-07-20 Samsung Electronics Co., Ltd. Method for accessing heterogeneous memories and memory module including heterogeneous memories
US10007545B2 (en) * 2016-03-15 2018-06-26 International Business Machines Corporation Dynamic altering of SRIOV virtual function (VF) resources including DMA windows without bringing down the VF
US10481799B2 (en) 2016-03-25 2019-11-19 Samsung Electronics Co., Ltd. Data storage device and method including receiving an external multi-access command and generating first and second access commands for first and second nonvolatile memories
US10153046B1 (en) 2017-10-30 2018-12-11 Western DigitalTechnologies, Inc. Non-volatile memory with backing up of programmed data
US10437557B2 (en) * 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
CN108733324B (zh) * 2018-05-25 2021-11-09 郑州云海信息技术有限公司 一种固态硬盘的数据读写方法、装置、设备及存储介质
US11024385B2 (en) * 2019-05-17 2021-06-01 Sandisk Technologies Llc Parallel memory operations in multi-bonded memory device
KR20210017109A (ko) 2019-08-07 2021-02-17 삼성전자주식회사 스토리지 장치
FR3100347B1 (fr) 2019-09-04 2022-07-22 St Microelectronics Rousset Détection d'erreurs
FR3100346B1 (fr) * 2019-09-04 2022-07-15 St Microelectronics Rousset Détection d'erreurs
US11062756B2 (en) 2019-10-14 2021-07-13 Western Digital Technologies, Inc. Extending operating temperature of storage device
US11442666B2 (en) 2020-11-17 2022-09-13 Western Digital Technologies, Inc. Storage system and dual-write programming method with reverse order for secondary block
CN112764682A (zh) * 2021-01-22 2021-05-07 南昌黑鲨科技有限公司 应用于智能终端的数据存储结构及智能终端
US11935622B2 (en) * 2022-04-20 2024-03-19 Sandisk Technologies Llc Free flow data path architectures

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5603001A (en) * 1994-05-09 1997-02-11 Kabushiki Kaisha Toshiba Semiconductor disk system having a plurality of flash memories
US7123512B2 (en) * 2002-07-19 2006-10-17 Micron Technology, Inc. Contiguous block addressing scheme
US7577806B2 (en) * 2003-09-23 2009-08-18 Symantec Operating Corporation Systems and methods for time dependent data storage and recovery
US7287115B2 (en) * 2003-10-30 2007-10-23 Kabushiki Kaisha Toshiba Multi-chip package type memory system
US8041879B2 (en) 2005-02-18 2011-10-18 Sandisk Il Ltd Flash memory backup system and method
US7873803B2 (en) 2007-09-25 2011-01-18 Sandisk Corporation Nonvolatile memory with self recovery
US8397011B2 (en) * 2007-10-05 2013-03-12 Joseph Ashwood Scalable mass data storage device
US8291181B2 (en) 2008-10-28 2012-10-16 Micron Technology, Inc. Temporary mirroring, logical segregation, and redundant programming or addressing for solid state drive operation
JP2013069171A (ja) 2011-09-22 2013-04-18 Toshiba Corp メモリシステムとその制御方法
TWI461913B (zh) * 2011-11-30 2014-11-21 Silicon Motion Inc 快閃記憶裝置及其資料讀取方法
US8554963B1 (en) 2012-03-23 2013-10-08 DSSD, Inc. Storage system with multicast DMA and unified address space

Also Published As

Publication number Publication date
DE112015006285T5 (de) 2018-01-18
CN107112044A (zh) 2017-08-29
US20160266821A1 (en) 2016-09-15
US9952784B2 (en) 2018-04-24
CN107112044B (zh) 2020-11-03
WO2016144395A1 (en) 2016-09-15

Similar Documents

Publication Publication Date Title
CN107112044B (zh) 多芯片双写入
US9015561B1 (en) Adaptive redundancy in three dimensional memory
US9792175B2 (en) Bad column management in nonvolatile memory
US9361991B1 (en) Efficient scanning of nonvolatile memory blocks
US9760303B2 (en) Partially-bad block operation in 3-D nonvolatile memory
US8886877B1 (en) In-situ block folding for nonvolatile memory
US9558847B2 (en) Defect logging in nonvolatile memory
US8902652B1 (en) Systems and methods for lower page writes
CN108108272B (zh) 三维存储器的适应性操作
US9349479B1 (en) Boundary word line operation in nonvolatile memory
US9483339B2 (en) Systems and methods for fast bit error rate estimation
US9312026B2 (en) Zoned erase verify in three dimensional nonvolatile memory
US9484098B1 (en) Smart reread in nonvolatile memory
US9659666B2 (en) Dynamic memory recovery at the sub-block level
US9411669B2 (en) Selective sampling of data stored in nonvolatile memory
US9269446B1 (en) Methods to improve programming of slow cells
US8918577B1 (en) Three dimensional nonvolatile memory with variable block capacity
US9804785B2 (en) Nonvolatile memory adaptive to host boot up routine
US9401216B1 (en) Adaptive operation of 3D NAND memory
US9384845B2 (en) Partial erase of nonvolatile memory blocks
US9583207B2 (en) Adaptive data shaping in nonvolatile memory
US20160111161A1 (en) Biasing of unselected blocks of non-volatile memory to reduce loading
US9502123B2 (en) Adaptive block parameters
US20160124664A1 (en) Block Level Local Column Redundancy Methods for Higher Yield