TW201533915A - 半導體裝置及其製造方法 - Google Patents

Abstract

一種半導體裝置，包括：一半導體層；一摻雜井區，設置於該半導體層內且具有一第一導電類型；一汲極區，設置於該摻雜井區內；一源極區與一主體區，設置於該半導體層內；一第一摻雜區，具有一第二導電類型，該第一摻雜區設置於該源極區與該摻雜井區之間；一第二摻雜區，具有該第一導電類型且設置於該源極區之下；一第三摻雜區，具有該第二導電類型且設置於該摻雜井區內；以及一第四摻雜區，設置於該摻雜井區內且位於該第三摻雜區之上，該第四摻雜區具有該第一摻雜類型。此外，上述半導體裝置可包括一閘極與一場板。

Description

半導體裝置及其製造方法

本發明係關於半導體裝置，且特別是關於一種具有摻雜區之半導體裝置及其製造方法。

橫向雙擴散金氧半導體場效電晶體(LDMOSFET)為應用於包括如射頻(RF)、功率轉換(power conversion)、功率放大(power amplification)、靜電放電(ESD)、及高電壓應用等多種半導體元件應用之一種重要技術。於此些應用中，橫向雙擴散金氧半導體場效電晶體之源極區與主體區通常藉由於後段製程所形成之金屬層及/或一重度摻雜半導體深井區(通稱為sinker)而形成電性連結。

然而，介於源極區與主體區之間的電性連接關係使得不易於此兩個區域之間建立起一電壓差(differential voltage)，且降低了元件設計與應用的彈性。因此，便須要一種半導體元件內具有分隔之源極區與主體區之研究，以使得此些源極區與主體區分別適用於不同電壓之操作。

依據本發明之數個實施例，一種半導體裝置，包括：一半導體層；以及一摻雜井區，設置於該半導體層內且具 有一第一導電類型。此半導體裝置亦可包括一汲極區，設置於該摻雜井區內；以及一源極區與一主體區，設置於該半導體層內。再者，此半導體裝置可包括一第一摻雜區，具有一第二導電類型，該第一摻雜區設置於該源極區與該摻雜井區之間；以及一第二摻雜區，具有該第一導電類型且設置於該源極區之下。此外，此半導體裝置亦可包括一第三摻雜區，具有該第二導電類型且設置於該摻雜井區內；以及一第四摻雜區，設置於該摻雜井區內且位於該第三摻雜區之上，該第四摻雜區具有該第一摻雜類型。

於數個實施例中，上述半導體裝置可包括一或多個下述特徵：一第五井區，具有該第二導電類型且設置於該主體區之下；該第一摻雜區與該第五摻雜區具有大體相同之摻雜濃度；該第一摻雜區與該第五摻雜區具有不同之摻雜濃度；一場板，連結於至少該源極區、該汲極區或該主體區其中之一；一絕緣層，設置於該第一摻雜區上；以及一導電元件，設置於該絕緣層上；以及一場板，連結於該導電元件。

依據本發明之數個實施例，一種半導體裝置，包括：一半導體層；以及一摻雜井區，設置於該半導體層內且具有一第一導電類型。上述半導體裝置亦可包括一汲極區，設置於該摻雜井區內；以及一源極區與一主體區，設置於該半導體層內。上述半導體裝置亦包括一第一摻雜區，具有一第二導電類型，該第一摻雜區設置於該源極區與該摻雜井區之間。此外，上述半導體裝置亦可包括一第二摻雜區，具有該第一導電類型且設置於該源極區之下。

於數個實施例中，上述半導體裝置可包括一或多個下述特徵：一第三摻雜區，具有該第二導電類型且設置於該主體區之下；該第一摻雜區與該第三摻雜區具有大體相同之摻雜濃度；該第一摻雜區與該第三摻雜區具有不同之摻雜濃度；一場板，連結於至少該源極區、該汲極區或該主動區其中之一；一絕緣層，設置於該第一摻雜區上；以及一導電元件，設置於該絕緣層上；以及一場板，連結於該導電構件。

依據本發明之數個實施例，一種半導體裝置之製造方法，包括：形成具有一第一導電類型之一第一摻雜井區於具有一第二導電類型之一第一半導體層內；形成具有該第二導電類型之一第二半導體層於該第一半導體層上；形成具有該第一導電類型之一第二摻雜井區於該第二半導體層內；形成具有該第二導電類型之一第一摻雜區於該第二摻雜井區內；形成具有該第一導電類型之一第二摻雜區於該第二摻雜井區內，該第二摻雜區設置於該第一摻雜區之上；形成具有該第一導電類型之一第三摻雜區於該第二半導體層內，該第三摻雜區係與該第二摻雜井區相分隔；形成具有該第二導電類型之一第四摻雜區於該第二半導體層內，該第四摻雜區係形成於該第二摻雜井區與該第三摻雜區之間；形成具有該第二導電類型之一第五摻雜區於該第二半導體層內，該第五摻雜區係與該第二摻雜井區與該第四摻雜區相分隔；形成一第一絕緣層於該第四摻雜區上；形成一導電元件於該絕緣層上；形成一源極區於該第三摻雜區上；形成一汲極區於該第二摻雜井區上；以及形成一主體區於該第二半導體層上。

依據本發明之數個實施例，一種半導體裝置之製造方法，包括：形成具有一第一導電類型之一摻雜井區於一半導體層內；形成具有該第一導電類型之一第一摻雜區於該半導體層內，該第一摻雜區係與該摻雜井區相分隔；形成具有該第二導電類型之一第二摻雜區於該半導體層內，該第二摻雜區係設置於該摻雜井區與該第一摻雜區之間；形成一源極區於該第一摻雜區上；形成一汲極區於該摻雜井區上；以及形成一主體區於該半導體層上。

於數個實施例中，上述半導體裝置之製造方法可具有下述一或多個特徵：形成具有該第二摻雜類型之一第五摻雜區於該半導體層內，該第五摻雜區係設置於該主體區之下；形成該第四摻雜區與該第五摻雜區之步驟為同時施行的；形成該第四摻雜區與該第五摻雜區之步驟為依序施行的，係先形成該第四摻雜區或該第五摻雜區；該第四摻雜區與該第五摻雜區具有大體相同之摻雜濃度；該第四摻雜區與該第五摻雜區具有不同之摻雜濃度；形成一場板，連結於至少該源極區、該汲極區或該主體區其中之一；形成一第一絕緣層於該第四摻雜區上；以及形成一導電元件於該第一絕緣層上；以及形成一場板，連結於至少該源極區、該汲極區、該主體區或該導電元件其中之一。

依據本發明之數個實施例，一種半導體裝置之製造方法，包括：形成具有一第一導電類型之一摻雜井區於一半導體層內；形成具有該第一導電類型之一第一摻雜區於該半導體層內，該第一摻雜區係與該摻雜井區相分隔；形成具有該第 二導電類型之一第二摻雜區於該半導體層內，該第二摻雜區係設置於該摻雜井區與該第一摻雜區之間；形成一源極區於該第一摻雜區上；形成一汲極區於該摻雜井區上；以及形成一主體區於該半導體層上。

於數個實施例中，上述半導體裝置之製造方法可具有下述一或多個特徵：形成具有該第二導電類型之一第三摻雜區於該摻雜井區內，以及形成具有該第一導電類型之一第四摻雜區於該摻雜井區內，該第四摻雜區係設置於該第三摻雜區內；形成具有該第二導電類型之一第五摻雜區於該半導體層內，該第五摻雜區係設置於該主體區下；形成該第二摻雜區與形成該第五摻雜區之步驟為同時施行的；形成該第二摻雜區與形成該第五摻雜區之步驟為依序施行的，且係先形成該第二摻雜區或先形成該第五摻雜區；該第二摻雜區與該第五摻雜區具有大體相同之摻雜濃度；該第二摻雜區與該第五摻雜區具有不同之摻雜濃度；形成一場板，連結於至少該源極區、該汲極區或該主體區其中之一；形成一第一絕緣層於該第二摻雜區上，以及形成一導電元件於該第一絕緣層上；以及形成一場板，連結於至少該源極區、該汲極區、該主體區或該導電元件其中之一。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

10A、20A、30A、40A、50A、60A‧‧‧半導體裝置

102、202、302、402、502、602‧‧‧半導體層

104、204、304、404、504、604‧‧‧深井區

106、206、306、406、506、606‧‧‧汲極區

108、208、308、408、508、608‧‧‧源極區

110、210、310、410、510、610‧‧‧主體區

112、212、312、412、512、612‧‧‧第一摻雜區/第一區

114、214、314、414、514、614‧‧‧摻雜井區

116、216、316、416、516、616‧‧‧第二摻雜區/第二區

120a、220a、320a、420a、520a、620a‧‧‧絕緣層

120b、220b、320b、420b、520b、620b‧‧‧絕緣層

320c、620c‧‧‧絕緣層

320d、620d‧‧‧絕緣層

122a、222a、322a、422a、522a、622a‧‧‧導電元件

122b、222b、322b、422b、522b、622b‧‧‧導電元件

322c、622c‧‧‧導電元件

322d、622d‧‧‧導電元件

140、240、340、440、540、640‧‧‧隔離物

142、242、342、442、542、642‧‧‧隔離物

144、244、344、444、544、644‧‧‧隔離物

146、246、346、446、546、646‧‧‧隔離物

248、348、548、648‧‧‧隔離物

150、250、350、450、550、650‧‧‧電極

152、252、352、452、552、652‧‧‧電極

154、254、354、454、554、654‧‧‧電極

156、256、356、456、556、656‧‧‧電極

160、260、360、460、560、660‧‧‧層間介電層

470、570‧‧‧摻雜區

472、572‧‧‧摻雜區

702a、802a、902a‧‧‧第一半導體層

702b、802b、902b‧‧‧第二半導體層

704a、804a、904a‧‧‧深井區

704b、804b、904b‧‧‧深井區

706、806、906‧‧‧汲極區

708、808、908‧‧‧源極區

710、810、910‧‧‧主體區

712、812、912‧‧‧第一摻雜區/第一區

714、814、914‧‧‧摻雜井區

716、816、916‧‧‧第二摻雜區/第二區

720、820、920‧‧‧絕緣層

720a、820a、920a‧‧‧絕緣層

720b、820b、920b‧‧‧絕緣層

722、822、922‧‧‧導電元件

722a、822a、922a‧‧‧導電元件

722b、822b、922b‧‧‧導電元件

922c‧‧‧導電元件

922d‧‧‧導電元件

740、840、940‧‧‧隔離物

742、842、942‧‧‧隔離物

744、844、944‧‧‧隔離物

746、846、946‧‧‧隔離物

848、948‧‧‧隔離物

750、850、950‧‧‧電極

752、852、952‧‧‧電極

754、854、954‧‧‧電極

756、856、956‧‧‧電極

760、860、960‧‧‧層間介電層

第1A、1B圖顯示了依據本發明之數個實施例之範例半導體裝置；第2A、2B圖顯示了依據本發明之數個實施例之範例半導體裝置；第3A、3B圖顯示了依據本發明之數個實施例之範例半導體裝置；第4A、4B圖顯示了依據本發明之數個實施例之範例半導體裝置；第5A、5B圖顯示了依據本發明之數個實施例之範例半導體裝置；第6A、6B圖顯示了依據本發明之數個實施例之範例半導體裝置；第7A-7L圖顯示了第1A、1B、4A與4B等圖之半導體裝置之製造方法；第8A-8H圖顯示了第2A、2B、5A與5B等圖之半導體裝置之製造方法；以及第9A-9H圖顯示了第3A、3B、6A與6B等圖之半導體裝置之製造方法。

於下文中將配合相關圖式以解說本發明之範例實施例。

請參照第1A圖，顯示了一種範例半導體裝置10A。此半導體裝置10A為一N型裝置(n-type device)，其包括了P型之半導體層102。於P型之半導體層102內設置有N 型摻雜之深井區(n-type doped deep well)104、N型之一源極區(n-type source region)108與P型之一主體區(p-type body region)110。於深井區104內設置有N型之一汲極區(n-type drain region)106。於源極區108與深井區104之間設置有P型之一第一摻雜區(first p-type doped region，下稱第一區)112。於源極區108之下方設置有N型之摻雜井區(n-type doped well)114且此N型之摻雜井區114環繞了源極區108。深井區104、第一區112及N型摻雜井區114可為相鄰或非相鄰的。

於數個實施例中，於P型之半導體層102及第一區112上可設置有一絕緣層(insulator)120a。此外，一導電元件(conductive member)122a係設置於絕緣層120a上。導電元件122a可作為如閘極，以控制或調節位於絕緣層120a下方之P型之半導體層102的導電度(conductivity)。於P型之半導體層102內設置有數個電性絕緣之隔離物(electrically insulating isolations)140、142、144與146，以形成如介於摻雜區、深井區、膜層、構件或相鄰裝置之間的隔離情形。於數個實施例中，絕緣層120a與導電元件122a延伸至隔離物142之上。導電元件122a的延伸部可作為如一場板(field plate)之用，以降低局部電場(local electric field)並增加半導體裝置10A之崩潰電壓(breakdown voltage)。數個導電之電極150、152、154、156則分別地電性連結於汲極區106、導電元件122a、源極區108、與主體區110。此些電極150、152、154、156可由如銅、鋁、鋁銅、適當之經高度摻雜半導體、導體或金屬所形成。可設置一層間介電層(interlayer dielectric layer)160以覆蓋此半導體 裝置10A。

於數個實施例中，半導體裝置10A更包括一絕緣層120b，其設置於P型之半導體層102與隔離物142上且鄰近於汲極區106。此外，於絕緣物120b上設置有一導電元件122b。導電元件122b係透過電極150而電性連接於汲極區106。導電元件122b可作為如一場板之用，以降低局部電場及增加半導體裝置10A之崩潰電壓。

於上述之半導體裝置10A的範例結構中，半導體裝置10A可具有分隔之源極區與主體區，因此源極區與主體區可分別適用不同電壓下之操作，以提供於裝置設計與應用方面的額外彈性。於數個實施例中，源極區108之電壓可高於主體區110之電壓約1-100伏特。

於數個實施例中，請參照第1B圖，顯示了一半導體裝置10B。此半導體裝置10B包括了半導體裝置10A之所有構件，且更包括一P型之第二摻雜區(second p-type doped region，下稱第二區)116，其設置於主體區110之下並環繞主體區110。

於數個實施例中，請參照第2A與2B圖，分別顯示了數個半導體裝置20A與20B。此些半導體裝置20A與20B分別包括了上述半導體裝置10A與10B之所有元件，且更包括設置於一摻雜井區214上且位於源極區208與P型之第一摻雜區(下稱第一區)212之間之一隔離物248。在此，第2A-2B圖內相同於如第1A-1B圖所示元件之元件係標示為其相同標號加上100。相似或相同元件之描述則不在此重複。於數個實 施例中，絕緣層220a及導電元件222a則延伸至隔離物248之上。導電元件222a之延伸部可作為如一場板之用，以降低局部電場及降低此些半導體裝置20A與20B之崩潰電壓。

於數個實施例中，請參照第3A與3B圖，分別顯示了數個半導體裝置30A與30B。此些半導體裝置30A與30B包括了上述半導體裝置20A與20B之所有元件，且更包括分別設置於絕緣層320c與320d上之導電元件322c及322d。在此，第3A-3B圖內相同於如第2A-2B圖所示元件之元件係標示為其相同標號加上100。相似或相同元件之描述則不在此重複。絕緣層320c係設置於源極區308上。絕緣層320d係設置於主體區310上。於數個實施例中，導電元件322c與絕緣層310c，或導電元件322d與絕緣層310d可延伸至隔離物344上。再者，此些導電元件322c或322d可藉由電極354或356而分別連結源極區308或主體區310。導電元件322c或322d之延伸部可作為如一場板之用，以降低局部電場以及增加半導體裝置30A與30B之崩潰電壓。

請參照第4A圖與第4B圖，分別顯示了半導體裝置40A與40B。此些半導體裝置40A與40B包括了半導體裝置10A與10B之所有元件。此外，半導體裝置40A與40B分別更包括N型之一摻雜區470與P型之一摻雜區472，此兩者係設置於N型摻雜之深井區404中，其中N型之摻雜區470係設置於P型之摻雜區472之上。在此，第4A-4B圖內相同於如第1A-1B圖所示元件之元件係標示為其相同標號加上300。相似或相同元件之描述則不在此重複。N型之摻雜區470與P 型之摻雜區472可增加半導體裝置40A與40B之崩潰電壓且同時降低此些半導體裝置之導通電阻(On-resistance)。

請參照第5A圖與第5B圖，分別顯示了半導體裝置50A與50B。此些半導體裝置50A與50B包括了半導體裝置20A與20B之所有元件。此外，半導體裝置50A與50B分別包括N型之一摻雜區570與P型之一摻雜區572，此兩者係設置於N型摻雜之深井區504中，其中N型之摻雜區570係設置於P型之摻雜區572之上。在此，第5A-5B圖內相同於如第2A-2B圖所示元件之元件係標示為其相同標號加上300。相似或相同元件之描述則不在此重複。N型之摻雜層570與P型之摻雜區572可增加半導體裝置50A與50B之崩潰電壓且同時降低此些半導體裝置之導通電阻(On-resistance)。

請參照第6A圖與第6B圖，分別顯示了半導體裝置50A與50B。此些半導體裝置50A與50B包括了半導體裝置30A與30B之所有元件。此外，半導體裝置60A與60B分別包括N型之一摻雜區670與P型之一摻雜區672，此兩者係設置於N型摻雜之深井區604中，其中N型之摻雜區670係設置於P型之摻雜區672之上。在此，第6A-6B圖內相同於如第3A-3B圖所示元件之元件係標示為其相同標號加上300。相似或相同元件之描述則不在此重複。N型之摻雜層670與P型之摻雜區672可增加半導體裝置60A與60B之崩潰電壓且同時降低此些半導體裝置之導通電阻(On-resistance)。

接著，將藉由第7A-7L圖以解說半導體裝置10A與10B之製造方法。在此，第7A-7L圖內相同於如第1A-1B 圖所示元件之元件係標示為其相同標號加上600。請參照第7A圖，形成N型摻雜之一深井區(n-type doped deep well)704a於一第一半導體層702內。此N型摻雜之深井區704a可藉由如微影(lithography)製程與摻雜(doping)製程的組合所形成。舉例來說，可使用一微影製程以定義或圖案化出此深井區704a之一區域。可藉由如離子佈植製程以摻雜經微影定義之深井區704a之此區域以達到一特定摻雜濃度。第一半導體層702a可為一矽晶圓、一含矽基板或其他半導體材料之一膜層。

請參照第7B圖，形成具有P型導電類型之一第二半導體層702b於第一半導體層702a上。此第二半導體層702b可藉由如化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、離子束磊晶(MBE)製程、物理氣相沉積(PVD)製程或其他適當製程所形成。第二半導體層702b可如採用如前述製程之一所形成之一磊晶層。第二半導體層之P型導電類型可藉由如沉積第二半導體層702b時之臨場摻雜(in situ doping)製程、於沉積第二半導體層702b後之一離子佈植製程、或其他之適當摻雜技術所形成。

請參照第7C圖，形成N型摻雜之一深井區(n-type doped deep well)704b於第二半導體層702b內。此深井區704b可藉由如前述之微影製程與佈置製程之組合所形成。深井區704b的形成而使得區域704a與704b結合而形成N型摻雜之單一深井區704。值得注意的是，深井區704並非必要藉由採用前述之多重製程(包括形成深井區704a、形成膜層702b、及形成深井區704b)所形成。深井區704可藉由採用單一摻雜製 程而形成。相似地，為膜層702a與702b組合之半導體層702，並不需要形成採用前述之多重步驟製程(形成膜層702a、形成深井區704a、及形成膜層702b)而形成。半導體層702可為一半導體晶圓、一單層半導體材料、或一多層半導體材料。

請參照第7D圖，形成N型之一摻雜井區(n-type doped region)714於第二半導體層702b內並與深井區704b相分隔。摻雜井區714之摻雜濃度可為如約1e11-1e14原子/平方公分。摻雜井區714可藉由如相似於前述之微影製程與摻雜製程之組合而形成。

請參照第7E圖，形成P型摻雜之一第一摻雜區(下稱第一區)712於第二半導體層702b內，且其位於深井區704b與摻雜井區714之間。第一區712之摻雜濃度可為如約1e11-1e14原子/平方公分。深井區704b、第一區712與摻雜井區714可彼此相鄰或不相鄰。第一區712可藉由相似於前述之微影製程與摻雜製程之組合所形成。

於數個實施例中，請參照第7F圖，形成P型摻雜之一第二摻雜區716(下稱第二區)於第二半導體層702b內，且其與深井區704b以及第一區712相分隔。第二區716可能或不可能鄰近摻雜井區714。第二區714可鄰近或不鄰近於摻雜井區714。第二區716之摻雜濃度可為如約1e11-1e14原子/平方公分。第二區716可藉由相似於如前述之微影製程與摻雜製程的組合所形成。第二區716可於第一區712的形成之前或之後形成。或者，第一區712與第二區716可同時地形成。再者，第一區712與第二區716之摻雜濃度可相同或不相同。於數個 實施例中，第一區712或第二區之摻雜濃度可藉由一後續摻雜製程的調整以達到一期望摻雜濃度。

如第1A與1B圖所示之半導體裝置10A與10B之間的差異係在於第二區716的存在與否。半導體裝置10A並不包括有第二區716，而半導體裝置10B則包括有第二區716。因此，半導體裝置10A可採用如第7A-7E圖所示之方法所形成，且接著採用第7G-7L圖中之下述範例方法而進行。另一方面，半導體裝置10B可採用如第7A-7F圖所示之方法而進行，且接著採用如第7G-7L所述範例方法而製作。

請參照第7G圖，形成數個隔離物(isolation)740、742、744、與746於第二半導體層702b內以隔離如於後續範例方法中形成之源極區、汲極區與主體區等元件。此些隔離物740、742、744、與746可採用如淺溝槽隔離(STI)製程、局部矽氧化(LOCOS)製程或其他製程而形成。於半導體製程中，淺溝槽隔離物與局部矽氧化製程為習知，故不在於下文中詳細描述其製作。

請參照第7H圖，形成一絕緣層720於第二半導體層702b以及此些隔離物740、742、744、與746上。絕緣層720可藉由如氧化第二半導體層702b或藉由採用化學氣相沉積製程、原子層沉積製程、分子束磊晶製程、物理氣相沉積或其他適當沉積製程以沉積一絕緣材料所形成。於數個實施例中，此絕緣層720可藉由如微影與蝕刻製程的組合而圖案化。藉由微影製程的採用，可圖案化沉積於沉積或形成之絕緣層上之一阻劑層，以露出於後續製程中被移除之絕緣層的數個區 域。於蝕刻製程中，移除了絕緣層之露出區域，使得此絕緣層720僅設置於特定之數個區域(未顯示)上。

請參照第7I圖，於數個實施例中，形成一導電元件722於絕緣層720上。導電元件722可藉由如採用化學氣相沉積製程、原子層沉積製程、分子束磊晶製程、物理氣相沉積或其他適當沉積製程沉積一半導體材料或一導電材料而形成。於數個實施例中，導電元件722可藉由如相似於前述之微影與蝕刻製程的組合而圖案化，以使得導電元件722可僅設置於特定指定區域上(未顯示)。

請參照第7J圖，於數個實施例中，絕緣層720與導電元件722可於相同之製程中藉由相似於前述之一微影與蝕刻製程的組合而圖案化，以使得絕緣層720與導電元件722之一堆疊物(stack)可僅設置於特定之指定區域上。舉例來說，絕緣層720a與導電元件722a之一堆疊物可設置於第二半導體層702b上。額外地或非必要地，絕緣層720b與導電元件722b之一堆疊物可設置於第二半導體層702b上。於數個實施例中，絕緣層720a與導電元件722a之堆疊物或絕緣層720b與導電元件722b之堆疊物可同時形成。於其他實施例中，絕緣層720a與導電元件722a之堆疊物或絕緣層720b與導電元件722b之堆疊物可延伸至隔離物742上。導電元件722a或722b之延伸部可作為一場板之用，以降低局部電場並增加半導體裝置之崩潰電壓。

請參照第7K圖，形成N型之一汲極區706於深井區704內並位於隔離物740與742之間。此外，形成N型之一 源極區708於摻雜井區714內。此外，形成P型摻雜之一主體區710於第二半導體層702b內(用於半導體裝置10A)。或者，主體區710係形成於第二區716內(未顯示，用於半導體裝置10B，第二區716請參照第7F圖之實施情形)。主體區710係設置於隔離物744與746之間。汲極區706與源極區708可同時地或非同時地形成。主體區710可於形成汲極區706或源極區708之前或之後形成。汲極區706、源極區708或主體區710可藉由如微影製程與摻雜製程之組合而形成。舉例來說，可藉由一微影製程的使用而定義或圖案化汲極區706、源極區708或主體區710之一區域。可藉由如離子佈植製程的使用以摻雜經微影定義之此區域之前述區域，藉以達到一期望摻雜類型或濃度。於數個實施例中，用於汲極區706、源極區708或主體區710之此佈植製程可包括佈植摻質進入導電元件722a或722b內以調整其導電性。

請參照第7L圖，形成數個電極750、752、754、756，以電性連結汲極區706、導電元件722a、源極區708或主體區710。於數個實施例中，可形成電極750以電性連結導電元件722b與汲極區706。於數個實施例中，可形成一層間介電層760以包覆此裝置。此些電極750、752、754、756與層間介電層760可採用一後段製程(BEOL process)所形成。此後段製程於半導體製作中為習知的，而不在此詳述其製作。

可採用前述之範例方法以及更包括形成摻雜區470與472之製程之製程以形成如第4A與4B圖所示之半導體體裝置40A與40B。此些摻雜區470與472可採用相似於前述 之第7D-7F圖之所示之一佈植製程或其他適當製程而形成。

接著，將參照第8A-8H圖以描述如第2A、2B圖所示之半導體裝置20A與20B之範例製造方法。在此，第8A-8B圖內相同於如第2A-2B圖及第7D圖所示元件之元件係分別標示為其相同標號加上600與100。如第8A圖所示，起始於第7D圖所示結構，形成P型摻雜之一第一區(第一區)812於一第二半導體層802內且位於N型摻雜之一深井區804 b與N型摻雜之一摻雜井區814之間。第一區812之摻雜濃度可如約1E11-1E14原子/平方公分。深井區804b、第一區812與摻雜井區814可彼此相鄰或不相鄰。第一區812可藉由相似於前述方法之微影製程與摻雜製程的組合而形成。

於數個實施例中，請參照第8B圖，形成P型摻雜之一第二區(第二區)816於第二半導體層802b內，且設置於深井區804b與第一區812之間。第二區816可鄰近或不鄰近於摻雜井區814。第二區816之摻雜濃度可如約1e11-1e14原子/平方公分。第二區816可藉由相似於前述之微影製程與摻雜製程之組合所形成。第二區816可於形成第一區812之前或之後而形成。或者，第一區812與第二區816可同時地形成。再者，第一區812與第二區816之摻雜濃度可為相同或不相同。於數個實施例中，第一區812或第二區816之摻雜濃度可藉由一後續摻質製程的調整以達到一期望之摻雜濃度。

如第2A與2B圖所示之半導體裝置20A與20B之間的差異處在於第二區816之存在與否。半導體裝置20A並不包括第二區816，但半導體裝置20B包括了第二區816。因此， 半導體裝置20A可藉由如第8A圖所示之範例方法的採用而製作，且接著使用藉由於下文中所述之如第8C-8H圖所示方法的而形成。另一方面，半導體裝置20B可製造採用前述第8B圖所示方法，且接著藉由如第8C-8H圖所示之範例方法所形成。

請參照第8C圖，形成數個隔離物840、842、844、846、與848於第二半導體層802b內。此些隔離物840、842、844、846、848的形成可隔離於下述範例製程方法中所形成之源極區、汲極區與主體區。隔離物848的形成可支撐於後續製程步驟中所形成之一場板結構(field plate structure)。此些隔離物840、842、844、846與848可藉由如淺溝槽隔離物、局部矽氧化製程或其他適當技術所形成，以形成電性隔離情形。淺溝槽隔離物與局部矽氧化製程為已知的半導體製程，因而不再此詳細描述其製作。

請參照第8D圖，形成一絕緣層820於第二半導體層802b與此些隔離物840、842、844、846、848上。絕緣層820可藉由如氧化第二半導體層802b或藉由採用化學氣相沉積製程、原子層沉積製程、分子束磊晶製程、物理氣相沉積或其他適當沉積製程以沉積一絕緣材料所形成。於數個實施例中，此絕緣層820可藉由如微影與蝕刻製程的組合而圖案化。藉由微影製程的採用，可圖案化沉積於沉積或形成之絕緣層上之一阻劑層，以露出於後續製程中被移除之絕緣層的數個區域。於蝕刻製程中，移除了絕緣層之露出區域，使得此絕緣層820僅設置於特定之數個區域(未顯示)上。

請參照第8E圖，於數個實施例中，形成一導電元 件822於絕緣層820上。導電元件822可藉由如採用化學氣相沉積製程、原子層沉積製程、分子束磊晶製程、物理氣相沉積或其他適當沉積製程沉積一半導體材料或一導電材料而形成。於數個實施例中，導電元件822可藉由如相似於前述之微影與蝕刻製程的組合而圖案化，以使得導電元件822可僅設置於特定指定區域上(未顯示)。

請參照第8F圖，於數個實施例中，於數個實施例中，絕緣層820與導電元件822可於相同之製程中藉由相似於前述之一微影與蝕刻製程的組合而圖案化，以使得絕緣層820與導電元件822之一堆疊物(stack)可僅設置於特定之指定區域上。舉例來說，絕緣層820a與導電元件822a之一堆疊物可設置於第二半導體層802b上。額外地或非必要地，絕緣層820b與導電元件822b之一堆疊物可設置於第二半導體層802b上。於數個實施例中，絕緣層820a與導電元件822a之堆疊物或絕緣層820b與導電元件822b之堆疊物可同時形成。於數個實施例中，絕緣層820a與導電元件822a之堆疊物或絕緣層820b與導電元件822b之堆疊物可延伸至隔離物842上。再者，於數個實施例中，絕緣層820a與導電元件822a之堆疊物可延伸至隔離物848上。導電元件822a或822b之延伸部可作為一場板之用，以降低局部電場並增加半導體裝置之崩潰電壓。

藉由相似於如前述第7K與7L等圖所示之範例方法的施行，如第8G與8H圖所示，便可製作出半導體裝置20A與20B。

可採用前述之範例方法以及更包括形成摻雜區 570與572之製程之製程以形成如第5A與5B圖所示之半導體體裝置50A與50B。此些摻雜區570與572可採用相似於前述之第7D-7F圖之所示之一佈植製程或其他適當製程而形成。

接著，將參照第9A-9H圖以描述如第3A、3B圖所示之半導體裝置30A與30B之範例製造方法。在此，第9A-9B圖內相同於如第3A-3B圖及第7D圖所示元件之元件係分別標示為其相同標號加上600與200。如第9A圖所示，起始於第7D圖所示結構，形成P型摻雜之一第一區(第一區)912於一第二半導體層902內且位於N型摻雜之一深井區904b與N型摻雜之一摻雜井區914之間。第一區912之摻雜濃度可如約1E11-1E14原子/平方公分。深井區904b、第一區912與摻雜井區914可彼此相鄰或不相鄰。第一區912可藉由相似於前述方法之微影製程與摻雜製程的組合而形成。

於數個實施例中，請參照第9B圖，形成P型摻雜之一第二區(第二區)916於第二半導體層902b內，且設置於深井區904b與第一區912之間。第二區916可鄰近或不鄰近於摻雜井區914。第二區916之摻雜濃度可如約1e11-1e14原子/平方公分。第二區916可藉由相似於前述之微影製程與摻雜製程之組合所形成。第二區916可於形成第一區812之前或之後而形成。或者，第一區812與第二區816可同時地形成。再者，第一區812與第二區816之摻雜濃度可為相同或不相同。於數個實施例中，第一區912或第二區916之摻雜濃度可藉由一後續摻質製程的調整以達到一期望之摻雜濃度。

如第3A與3B圖所示之半導體裝置30A與30B之 間的差異處在於第二區916之存在與否。半導體裝置30A並不包括第二區916，但半導體裝置30B包括了第二區916。因此，半導體裝置30A可藉由如第9A圖所示之範例方法的採用而製作，且接著使用藉由於下文中所述之如第9C-9H圖所示方法的而形成。另一方面，半導體裝置30B可製造採用前述第9B圖所示方法，且接著藉由如第9C-9H圖所示之範例方法所形成。

請參照第9C圖，形成數個隔離物940、942、944、946、與948於第二半導體層902b內。此些隔離物940、942、944、946、948的形成可隔離於下述範例製程方法中所形成之源極區、汲極區與主體區。隔離物948的形成可支撐於後續製程步驟中所形成之一場板結構(field plate structure)。此些隔離物940、942、944、946與948可藉由如淺溝槽隔離物、局部矽氧化製程或其他適當技術所形成，以形成電性隔離情形。淺溝槽隔離物與局部矽氧化製程為已知的半導體製程，因而不再此詳細描述其製作。

請參照第9D圖，形成一絕緣層920於第二半導體層902b與此些隔離物940、942、944、946、948上。絕緣層920可藉由如氧化第二半導體層902b或藉由採用化學氣相沉積製程、原子層沉積製程、分子束磊晶製程、物理氣相沉積或其他適當沉積製程以沉積一絕緣材料所形成。於數個實施例中，此絕緣層920可藉由如微影與蝕刻製程的組合而圖案化。藉由微影製程的採用，可圖案化沉積於沉積或形成之絕緣層上之一阻劑層，以露出於後續製程中被移除之絕緣層的數個區域。於蝕刻製程中，移除了絕緣層之露出區域，使得此絕緣層 920僅設置於特定之數個區域(未顯示)上。

請參照第9E圖，於數個實施例中，形成一導電元件922於絕緣層920上。導電元件922可藉由如採用化學氣相沉積製程、原子層沉積製程、分子束磊晶製程、物理氣相沉積或其他適當沉積製程沉積一半導體材料或一導電材料而形成。於數個實施例中，導電元件922可藉由如相似於前述之微影與蝕刻製程的組合而圖案化，以使得導電元件922可僅設置於特定指定區域上(未顯示)。

請參照第9F圖，於數個實施例中，於數個實施例中，絕緣層920與導電元件922可於相同之製程中藉由相似於前述之一微影與蝕刻製程的組合而圖案化，以使得絕緣層920與導電元件922之一堆疊物(stack)可僅設置於特定之指定區域上。舉例來說，絕緣層920a與導電元件922a之一堆疊物可設置於第二半導體層902b上。額外地或非必要地，絕緣層920b與導電元件922b之一堆疊物可設置於第二半導體層902b上。於數個實施例中，絕緣層920a與導電元件922a之堆疊物或絕緣層920b與導電元件922b之堆疊物可同時形成。於數個實施例中，絕緣層920a與導電元件922a之堆疊物或絕緣層920b與導電元件922b之堆疊物可延伸至隔離物942上。再者，於數個實施例中，絕緣層920a與導電元件922a之堆疊物可延伸至隔離物948上。於數個實施例中，絕緣層920c與導電元件922c之一堆疊物或絕緣層920d與導電元件922d之一堆疊物可形成於第二半導體層902b上。於數個實施例中，絕緣層920c與導電元件922c之堆疊物或絕緣層920d與導電元件922d之 堆疊物可延伸至隔離物944上。導電元件922a、922b、922c或922d之延伸部可作為一場板之用，以降低局部電場並增加半導體裝置之崩潰電壓。

藉由相似於如前述第7K與7L等圖所示之範例方法的施行，如第9G與9H圖所示，便可製作出半導體裝置30A與30B。

可採用前述之範例方法以及更包括形成摻雜區670與672之製程之製程以形成如第6A與6B圖所示之半導體體裝置60A與60B。此些摻雜區670與672可採用相似於前述之第7D-7F圖之所示之一佈植製程或其他適當製程而形成。

前述之摻雜井區、摻雜區、元件及區域的摻雜類型可自N型改變為P型或自P型改變為N型，以製作出具有與前述半導體裝置相反之摻雜類型之半導體裝置。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10A‧‧‧半導體裝置

102‧‧‧半導體層

104‧‧‧深井區

106‧‧‧汲極區

108‧‧‧源極區

110‧‧‧主體區

112‧‧‧第一區

114‧‧‧摻雜井區

120a‧‧‧絕緣層

120b‧‧‧絕緣層

122a‧‧‧導電元件

122b‧‧‧導電元件

140、142、144、146‧‧‧隔離物

150、152、154、156‧‧‧電極

160‧‧‧層間介電層

Claims (40)

1. 一種半導體裝置，包括：一半導體層；一摻雜井區，設置於該半導體層內且具有一第一導電類型；一汲極區，設置於該摻雜井區內；一源極區與一主體區，設置於該半導體層內；一第一摻雜區，具有一第二導電類型，該第一摻雜區設置於該源極區與該摻雜井區之間；一第二摻雜區，具有該第一導電類型且設置於該源極區之下；一第三摻雜區，具有該第二導電類型且設置於該摻雜井區內；以及一第四摻雜區，設置於該摻雜井區內且位於該第三摻雜區之上，該第四摻雜區具有該第一摻雜類型。
2. 如申請專利範圍第1項所述之半導體裝置，更包括：一第五井區，具有該第二導電類型且設置於該主體區之下。
3. 如申請專利範圍第2項所述之半導體裝置，其中該第一摻雜區與該第五摻雜區具有大體相同之摻雜濃度。
4. 如申請專利範圍第2項所述之半導體裝置，其中該第一摻雜區與該第五摻雜區具有不同之摻雜濃度。
5. 如申請專利範圍第1項所述之半導體裝置，更包括一場板，連結於至少該源極區、該汲極區或該主體區其中之一。
6. 如申請專利範圍第2項所述之半導體裝置，更包括一場板，連結於至少該源極區、該汲極區或該主體區其中之一。
7. 如申請專利範圍第1項所述之半導體裝置，更包括：一絕緣層，設置於該第一摻雜區上；以及一導電元件，設置於該絕緣層上。
8. 如申請專利範圍第7項所述之半導體裝置，更包括：一場板，連結於該導電元件。
9. 如申請專利範圍第2項所述之半導體裝置，更包括：一絕緣層，設置於該第一摻雜區上；以及一導電元件，設置於該絕緣層上。
10. 如申請專利範圍第9項所述之半導體裝置，更包括：一場板，連結於該導電元件。
11. 一種半導體裝置，包括：一半導體層；一摻雜井區，設置於該半導體層內且具有一第一導電類型；一汲極區，設置於該摻雜井區內；一源極區與一主體區，設置於該半導體層內；一第一摻雜區，具有一第二導電類型，該第一摻雜區設置於該源極區與該摻雜井區之間；以及一第二摻雜區，具有該第一導電類型且設置於該源極區之下。
12. 如申請專利範圍第11項所述之半導體裝置，更包括一第三摻雜區，具有該第二導電類型且設置於該主體區之下。
13. 如申請專利範圍第12項所述之半導體裝置，其中該第一摻雜區與該第三摻雜區具有大體相同之摻雜濃度。
14. 如申請專利範圍第12項所述之半導體裝置，其中該第一摻 雜區與該第三摻雜區具有不同之摻雜濃度
15. 如申請專利範圍第11項所述之半導體裝置，更包括：一場板，連結於至少該源極區、該汲極區或該主動區其中之一。
16. 如申請專利範圍第12項所述之半導體裝置，更包括：一場板，連結於至少該源極區、該汲極區或該主動區其中之一。
17. 如申請專利範圍第11項所述之半導體裝置，更包括：一絕緣層，設置於該第一摻雜區上；以及一導電元件，設置於該絕緣層上。
18. 如申請專利範圍第17項所述之半導體裝置，更包括：一場板，連結於該導電元件。
19. 如申請專利範圍第12項所述之半導體裝置，更包括：一絕緣層，設置於該第一摻雜區上；以及一導電元件，設置於該絕緣層上。
20. 如申請專利範圍第19項所述之半導體裝置，更包括一場板，連結於該導電元件。
21. 一種半導體裝置之製造方法，包括：形成具有一第一導電類型之一第一摻雜井區於具有一第二導電類型之一第一半導體層內；形成具有該第二導電類型之一第二半導體層於該第一半導體層上；形成具有該第一導電類型之一第二摻雜井區於該第二半導體層內； 形成具有該第二導電類型之一第一摻雜區於該第二摻雜井區內；形成具有該第一導電類型之一第二摻雜區於該第二摻雜井區內，該第二摻雜區設置於該第一摻雜區之上；形成具有該第一導電類型之一第三摻雜區於該第二半導體層內，該第三摻雜區係與該第二摻雜井區相分隔；形成具有該第二導電類型之一第四摻雜區於該第二半導體層內，該第四摻雜區係形成於該第二摻雜井區與該第三摻雜區之間；形成具有該第二導電類型之一第五摻雜區於該第二半導體層內，該第五摻雜區係與該第二摻雜井區與該第四摻雜區相分隔；形成一第一絕緣層於該第四摻雜區上；形成一導電元件於該絕緣層上；形成一源極區於該第三摻雜區上；形成一汲極區於該第二摻雜井區上；以及形成一主體區於該第二半導體層上。
22. 一種半導體裝置之製造方法，包括：形成具有一第一導電類型之一摻雜井區於一半導體層內；形成具有一第二導電類型之一第一摻雜區於該摻雜井區內；形成具有該第一導電類型之一第二摻雜區於該摻雜井區內，該第二摻雜區係設置於該第一摻雜區之上；形成具有該第一導電類型之一第三摻雜區於該半導體層 內，該第三摻雜區係與該摻雜井區相分隔；形成具有該第二導電類型之一第四摻雜區於該半導體層內，該第四摻雜區係形成於該摻雜井區與該第三摻雜區之間；形成一源極區於該第三摻雜區上；形成一汲極區於該摻雜井區上；以及形成一主體區於該半導體層上。
23. 如申請專利範圍第22項所述之半導體裝置之製造方法，更包括：形成具有該第二摻雜類型之一第五摻雜區於該半導體層內，該第五摻雜區係設置於該主體區之下。
24. 如申請專利範圍第23項所述之半導體裝置之製造方法，其中形成該第四摻雜區與該第五摻雜區之步驟為同時施行的。
25. 如申請專利範圍第23項所述之半導體裝置之製造方法，其中形成該第四摻雜區與該第五摻雜區之步驟為依序施行的，係先形成該第四摻雜區或該第五摻雜區。
26. 如申請專利範圍第23項所述之半導體裝置之製造方法，其中該第四摻雜區與該第五摻雜區具有大體相同之摻雜濃度。
27. 如申請專利範圍第23項所述之半導體裝置之製造方法，其中該第四摻雜區與該第五摻雜區具有不同之摻雜濃度。
28. 如申請專利範圍第22項所述之半導體裝置之製造方法，更包括： 形成一場板，連結於至少該源極區、該汲極區或該主體區其中之一。
29. 如申請專利範圍第22項所述之半導體裝置之製造方法，更包括：形成一第一絕緣層於該第四摻雜區上；以及形成一導電元件於該第一絕緣層上。
30. 如申請專利範圍第29項所述之半導體裝置之製造方法，更包括：形成一場板，連結於至少該源極區、該汲極區、該主體區或該導電元件其中之一。
31. 一種半導體裝置之製造方法，包括：形成具有一第一導電類型之一摻雜井區於一半導體層內；形成具有該第一導電類型之一第一摻雜區於該半導體層內，該第一摻雜區係與該摻雜井區相分隔；形成具有該第二導電類型之一第二摻雜區於該半導體層內，該第二摻雜區係設置於該摻雜井區與該第一摻雜區之間；形成一源極區於該第一摻雜區上；形成一汲極區於該摻雜井區上；以及形成一主體區於該半導體層上。
32. 如申請專利範圍第31項所述之半導體裝置之製造方法，更包括：形成具有該第二導電類型之一第三摻雜區於該摻雜井區內；以及 形成具有該第一導電類型之一第四摻雜區於該摻雜井區內，該第四摻雜區係設置於該第三摻雜區內。
33. 如申請專利範圍第31項所述之半導體裝置之製造方法，更包括：形成具有該第二導電類型之一第五摻雜區於該半導體層內，該第五摻雜區係設置於該主體區下。
34. 如申請專利範圍第33項所述之半導體裝置之製造方法，其中形成該第二摻雜區與形成該第五摻雜區之步驟為同時施行的。
35. 如申請專利範圍第33項所述之半導體裝置之製造方法，其中形成該第二摻雜區與形成該第五摻雜區之步驟為依序施行的，且係先形成該第二摻雜區或先形成該第五摻雜區。
36. 如申請專利範圍第33項所述之半導體裝置之製造方法，其中該第二摻雜區與該第五摻雜區具有大體相同之摻雜濃度。
37. 如申請專利範圍第33項所述之半導體裝置之製造方法，其中該第二摻雜區與該第五摻雜區具有不同之摻雜濃度。
38. 如申請專利範圍第31項所述之半導體裝置之製造方法，更包括：形成一場板，連結於至少該源極區、該汲極區或該主體區其中之一。
39. 如申請專利範圍第31項所述之半導體裝置之製造方法，更包括：形成一第一絕緣層於該第二摻雜區上；以及 形成一導電元件於該第一絕緣層上。
40. 如申請專利範圍第39項所述之半導體裝置之製造方法，更包括：形成一場板，連結於至少該源極區、該汲極區、該主體區或該導電元件其中之一。