TW201528688A - 信號發送方法與相關之信號發送器 - Google Patents

Abstract

實施例揭露一種信號發送方法，適用於一信號發送器，包含有：提供複數具有不同相位之時脈信號；從該等時脈信號中，選取數個時脈信號，作為數個中繼信號；透過一時脈分配網路，將該等中繼信號傳送至一信號輸出電路；以及，從該等中繼信號中，選擇其中之一，作為該信號輸出電路的一參考時脈，以輸出資料。

Description

信號發送方法與相關之信號發送器

本發明之實施例係關於信號發送器，尤其是具有抗偏移(deskew)之功能的信號發送器。

電子元件彼此間的資料傳輸，一般是透過改變在傳導線上或是一些類似的耦接傳導方式上的資料信號而達成。如果資料傳輸是透過許多個傳輸通道(channel)來同時地完成一組數個資料位元的傳輸，這樣的傳輸稱為平行傳輸(parallel transmission)。如果資料位元是一個接著一個透過單一的傳輸通道而傳輸，這樣的資料傳輸稱為序列傳輸(series transmission)。

相較於序列傳輸，平行傳輸一般而言比較快，也比較廣泛的使用於電子元件彼此間的傳輸通道比較短時的環境。舉例來說，像是印刷電路板上的積體電路彼此間的資料傳輸、印表機與個人電腦之間的資料傳輸等等，大多採用平行傳輸。長距離之間的平行傳輸，可能會受到平行通道之間信號傳遞延遲(signal propagation delay)差異而受到影響。當這樣的信號傳遞延遲差異出現時，本來應該同時到達目的地之接收器的數個資料位元，往往會在不同的時間抵達目的地接收器，而這樣抵達時間(arrival time)的差異，業界習之稱為偏移(skew)。

當傳輸通道偏短或是傳輸速度要求不高時，偏移一般不會造成甚麼影響，幾乎可以忽略。但是，一旦傳輸通道變長或是傳輸速度增加時，信號傳輸延遲的量與差異就會變得相當明顯，所以導致偏移的增加。如果偏移太大了，很可能原本該歸屬於某一位元組的資料位元，被錯誤地誤認為是歸屬於下一個或是上一個位元組，因而導致資料傳輸錯誤。

一種傳統上處理偏移所衍伸的問題之方法，是在接收端先大約找出每個傳輸通道的信號傳遞延遲之差異，也就是每個傳輸通道之偏移量，然後在接收端上提供時間上的補償。舉例來說，信號傳遞延遲比較短的傳輸通道，就在接收端，以濾波器提供額外的信號延遲，使得此傳輸通道中的資料位元被認為是比較晚一點才被接收到。如此，就可以在接收器達成抗偏移(deskew)的功能。

本發明之實施例揭露一種信號發送方法，適用於一信號發送器，包含有：提供複數具有不同相位之時脈信號；從該等時脈信號中，選取數個時脈信號，作為數個中繼信號；透過一時脈分配網路，將該等中繼信號傳送至一信號輸出電路；以及，從該等中繼信號中，選擇其中之一，作為該信號輸出電路的一參考時脈，以輸出資料。

本發明之實施例揭露一種信號發送器，包含有一時脈產生器、一群組選擇電路、一信號輸出電路、以及一時脈分配網路。該時脈產生器用以提供相位不同之數個時脈信號。該群組選擇電路依據一第一選擇信號，從該等時脈信號中選取數個時脈信號，作為數個中繼信號。該信號輸出電路包含有一多工器，受控於一第二選擇信號，用以從該等中繼信號 中，選擇其中之一，作為該信號輸出電路的一參考時脈，以輸出資料。該時脈分配網路用以將該等中繼信號，從該群組選擇電路傳送至該多工器。

40‧‧‧積體電路

42‧‧‧時脈產生器

44‧‧‧時脈樹

46‧‧‧輸出入電路

60‧‧‧積體電路

62‧‧‧時脈產生器

64H、64L‧‧‧群組選擇電路

66H、66L‧‧‧時脈樹

68H、68L‧‧‧輸出入電路

CLK-DQ-n‧‧‧參考時脈

CLKH[3：0]、CLKL[3：0]‧‧‧中繼信號

DQ[15：0]‧‧‧資料位元

DQ0~DQ15‧‧‧資料位元

DQn‧‧‧資料位元

DQ-TX-0至DQ-TX-15‧‧‧輸出電路

DQ-TX-n‧‧‧輸出電路

DQI0~DQI15‧‧‧內部資料位元

DQIn‧‧‧內部資料位元

DQS‧‧‧數據選通信號

DQS+、DQS-‧‧‧信號

FG-DQ0、FG-DQ1‧‧‧圖形

GRP-CTRL-H、GRP-CTRL-L‧‧‧選擇信號

IC1、IC2‧‧‧積體電路

NDQ-TX-0至NDQ-TX-15‧‧‧輸出電路

NDQ-TX-n‧‧‧輸出電路

PH[0]~PH[13]‧‧‧時脈信號

S0、S1‧‧‧時間

SEL0~SEL15‧‧‧選擇信號

SELn‧‧‧選擇信號

Tgrip-OK‧‧‧可抓取時段

第1圖顯示採用DDR規格通訊的兩個積體電路IC1與IC2。

第2圖顯示採用DDR協定時，發送器所發出的以及接收器所接收到的信號DQS+、DQS-以及資料位元DQ0與DQ1。

第3圖顯示當發送器有抗偏移功能時，發送器內的內部資料位元DQI[15：0]、發送器所發出的以及接收器所接收到的信號DQS+、DQS-以及資料位元DQ0與DQ1。

第4圖顯示做為發送器的一積體電路40，可實現第3圖中之方法。

第5圖舉例顯示一輸出電路DQ-TX-n，其可以是第4圖中之輸出電路DQ-TX-0至DQ-TX-15的其中之一。

第6圖顯示做為發送器的一積體電路60，也可實現第3圖中之方法。

第7圖舉例顯示一輸出電路NDQ-TX-n，其可以是第6圖中之輸出電路NDQ-TX-0至NDQ-TX-15的其中之一。

第8圖顯示一表格，用以舉例群組選擇電路64L的操作規則。

第9圖顯示積體電路60中所進行的信號處理方法。

第10圖顯示對於輸出電路NDQ-TX-0與NDQ-TX-1所可用之時脈信號的相位範圍。

本發明之實施方式將以DDR接收器與發送器，作為平行傳 輸的例子，但是本發明並不限於此。舉例來說，本發明之實施例可能是任何的平行傳輸的信號發送器或是積體電路。

第1圖顯示採用DDR規格通訊的兩個積體電路IC1與IC2。兩個積體電路IC1與IC2之間有許多印刷電路板上的導線，作為積體電路彼此通訊的通道。在兩個導線上傳遞的信號DQS+與DQS-構成一差動信號所表示的數據選通信號DQS(data queue strobe)；分別在16條導線上傳遞的資料位元DQ0~DQ15，可構成二資料位元組(bype)，或是一資料字(word)。如同DDR所規範的，資料選通信號DQS的上升緣與下降緣都可以定義積體電路IC1與IC2中對資料位元DQ0~DQ7的發送或寫入時間。

以下說明中，除非有特別說明，積體電路IC1作為發送器，而積體電路IC2作為接收器。當然，在其他實施例中，積體電路IC1與IC2是可以互換的。

第2圖顯示，一發送器之數據選通信號DQS的切換，同步於發送器之資料位元DQ0~DQ15的切換。第2圖也舉例顯示了信號DQS+、DQS-以及資料位元DQ0與DQ1，歷經了不同的信號延遲時間，而抵達一接收器。其中，從抵達接收器的時間來看，資料位元DQ0早於信號DQS+與DQS-有S0的時間，而信號DQS+與DQS-早於資料位元DQ1有S1的時間。這就是所謂的偏移。第2圖中標示了一可抓取時段Tgrip-OK，也就是接收器可以正確地且同時地抓取到資料位元DQ0與DQ1的時段。從第2圖中也可以發現，當傳輸速度增加，也就是信號DQS+、DQS-的切換頻率增加時，時段Tgrip-OK就會相對的減少。

如果單單靠接收器來抗偏移，面對高傳輸速度或長通道長度 的挑戰，可能會不足。第3圖顯示一種從發送器來抗偏移的方法所產生的信號時序。假定一發送器知道每個通道的信號傳遞延遲之特性，發送器就可以對所要發送的資料位元信號，預先的進行時間補償。發送器用來發送信號DQS+、DQS-、資料位元DQ[15：0]的信號輸出電路。在此資料位元DQ[15：0]表示DQ0、DQ1..DQ15的16個資料位元集合，也代表了兩個資料位元組，或是一個資料字。每個用來輸出資料位元的信號輸出電路，會依據一個時脈信號，擷取相對的一內部資料位元，而輸出相對應的資料位元到一通道上。每個信號輸出電路所採用的時脈信號，其頻率一樣，但是其相位不一定要一樣。如同第3圖上所舉例的，發送器中可以有14個時脈信號，分別為PH[0]~PH[13]。信號DQS+、DQS-大致就是時脈信號PH[7]。通道上之資料位元DQ0是透過採用時脈信號PH[8]，擷取內部資料位元DQI0而產生；資料位元DQ1是透過採用時脈信號PH[6]，擷取內部資料位元DQI1而產生。換言之，發送器依序先送出資料位元DQ1、接著信號DQS+、DQS-、最後是資料位元DQ0。從第3圖中的舉例中可以發現，儘管信號傳遞延遲不同，信號DQS+、DQS-、資料位元DQ0與DQ1，可大致同時抵達接收器。第3圖的可抓取時段Tgrip-OK非常明顯的，將會大於第2圖中的可抓取時段Tgrip-OK，這意味著接收器將有更高可能性與更多機會，從通道中抓取得到正確的資料。

第4圖顯示做為一發送器的一積體電路40，可實現第3圖中之方法，適用於第1圖中的積體電路IC1。由鎖相迴路(Phase Lock Loop，PLL)所構成的時脈產生器42產生具有不同相位的14個時脈信號PH[13：0]，或標示為PH[0]~PH[13](依據相位先後順序排列)。時脈樹(clock tree)44是一種時脈 分配網路，將時脈信號PH[0]~PH[13]，盡可能地給予一樣的信號延遲時間，而分配送至輸出入電路(input/output circuitry)46中的16個輸出電路DQ-TX-0至DQ-TX-15，每個輸出電路都要接收到時脈信號PH[0]~PH[13]。第5圖舉例顯示一輸出電路DQ-TX-n，其可以是第4圖中之輸出電路DQ-TX-0至DQ-TX-15的其中之一。輸出電路DQ-TX-n以一個14對一的多工器，依據選擇信號SELn的控制，從時脈信號PH[0]~PH[13]中擇一作為參考時脈CLK-DQ-n。D正反器(flip-flop)依據參考時脈CLK-DQ-n，擷取內部資料位元DQIn，而產生資料位元DQn。

雖然積體電路40可以從發送端實現抗偏移，但是其有以下之缺點。首先，時脈樹44所消耗的功率跟矽面積將會很可觀。時脈樹44需要把14個時脈信號PH[13：0]，在盡量不產生偏移(skew)的條件下，同時一起地配送到輸出電路DQ-TX-0至DQ-TX-15。可以推知的，時脈樹44需要非常多細微的調整與控制，將會占用相當之能耗與矽面積。此外，每個輸出電路DQ-TX-n占用的矽面積也是相當可觀。DDR這種通訊協定，本來就需要有非常多的輸出電路，來進行平行傳輸資料位元。由於14對1的多工器耗費相當大的電路面積，若積體電路40中的每個輸出電路都需要一個14對1的多工器時，將使得積體電路40具有高昂的電路成本，而失去競爭力。

第6圖顯示做為發送器的一積體電路60，也可實現第3圖中之方法，適用於第1圖中的積體電路IC1。積體電路60具有時脈產生器62、群組選擇電路64L與64H、時脈樹66L與66H、輸出入電路68L與68H。如同第6圖所示，群組選擇電路64L、時脈樹66L、與輸出入電路68L是負責由資料位元DQ0~DQ7所構成之資料位元組的輸出；而群組選擇電路64H、時脈樹 66H、與輸出入電路68H則是負責由資料位元DQ8~DQ15所構成之另一資料位元組的輸出。為了說明上的簡潔，群組選擇電路64H、時脈樹66H、與輸出入電路68H的細節與操作將可能省略，其可以參考群組選擇電路64L、時脈樹66L、與輸出入電路68L的說明而得知。

時脈產生器62產生具有不同相位的14個時脈信號PH[0]~PH[13]。群組選擇電路64L依據選擇信號GRP-CTRL-L，從時脈信號PH[0]~PH[13]中，選取4個時脈信號，以輸出並作為4個中繼信號CLKL[3：0]，在此實施例中，所選取為4個相位相鄰之時脈信號。換言之，選擇信號GRP-CTRL-L決定了中繼信號CLKL[3：0]。稍後將解釋，在這個實施例中，群組選擇電路64L有4個多工器，每個多工器從6個不同的時脈信號中，選擇其中之一，來做為4個中繼信號的其中之一。舉例來說，中繼信號CLKL[3：0]可以是時脈信號PH[5]、PH[6]、PH[7]、PH[8]。簡單的說，中繼信號CLKL[3：0]由4個時脈信號PH[m]、PH[m+1]、PH[m+2]、PH[m+3]所構成，其中，m可為0~13中的任一個整數，且PH[m]=PH[m-14]。

時脈樹66L將中繼信號CLKL[3：0]分配送至輸出入電路68L，其具有8個輸出電路NDQ-TX-0至NDQ-TX-7。8個輸出電路NDQ-TX-0至NDQ-TX-7輸出由資料位元DQ0~7所構成的一資料位元組到另一個積體電路(未顯示)。第7圖舉例顯示一輸出電路NDQ-TX-n，其可以是第6圖中之輸出電路NDQ-TX-0至NDQ-TX-15的其中之一。輸出電路NDQ-TX-n以一個4對一的多工器，依據選擇信號SELn的控制，從中繼信號CLKL[3：0]或CLKH[3：0]中擇一作為參考時脈CLK-DQ-n。第7圖中的D正反器(flip-flop)依據參考時脈CLK-DQ-n，擷取內部資料位元DQIn，而產生資料位元DQn。

輸出電路NDQ-TX-0至NDQ-TX-7的參考時脈，都是從中繼信號CLKL[3：0]所選擇出來的；輸出電路NDQ-TX-8至NDQ-TX-15的參考時脈，都是從中繼信號CLKH[3：0]所選擇出來的。

如同第6圖所示，群組選擇電路64L中有四個6對1的多工器，每個6對1多工器提供中繼信號CLKL[3：0]其中之一。第8圖中的表格舉例顯示群組選擇電路64L的操作規則。當選擇信號GRP-CTRL-L為”0”時，中繼信號CLKL[3：0]由時脈信號PH[0]、PH[1]、PH[2]與PH[3]所構成；當選擇信號GRP-CTRL-L為”1”時，中繼信號CLKL[3：0]由時脈信號PH[2]、PH[3]、PH[4]與PH[5]所構成；以此類推。從第8圖也可以發現，選擇信號GRP-CTRL-L為”0”所選擇的時脈信號組，跟選擇信號GRP-CTRL-L為”1”所選擇的時脈信號組，兩者部分重疊有兩個時脈信號：PH[2]與PH[3]。第8圖同時也定義了每個6對1多工器的輸出與輸入。舉例來說，提供中繼信號CLKL[0]的6對1多工器，其6個輸入將分別是PH[0]、PH[2]、PH[4]、PH[6]、PH[8]、PH[10]。

舉例來說，要實現第3圖中的結果，第6圖中的選擇信號GRP-CTRL-L會是”3”；中繼信號CLKL[3：0]由時脈信號PH[6]、PH[7]、PH[8]與PH[9]所構成；輸出電路NDQ-TX-0以中繼信號CLKL[2]，也就是PH[8]作為參考時脈；輸出電路NDQ-TX-1以中繼信號CLKL[0]，也就是PH[6]作為參考時脈。

第9圖顯示積體電路60中所進行的信號處理方法，其可以透過先前針對第6圖之積體電路60的教導與說明而得知，故不再累述。

第4圖中每個輸出電路都從14個時脈信號PH[13：0]中選擇一 個作為參考時脈；第6圖中的輸出電路NDQ-TX-0至NDQ-TX-7，每一個都從四個中繼信號CLKL[3：0]中擇一，來作為參考時脈。第6圖可以這樣做的理由，是同一個資料位元組中的資料位元，其到達接收器的信號傳遞延遲時間並不會差太多。所以，在傳送器採用不同相位的時脈信號進行抗偏移時，所應採用的時脈信號之相位，彼此之間也不會差太多。因此，第6圖中的積體電路60先以群組選擇電路64L選出數個相位相鄰(也就是差不多)的時脈信號，作為中繼信號CLKL[3：0]；然後每一個輸出電路(NDQ-TX-0至NDQ-TX-7)才從中繼信號CLKL[3：0]中擇一來當作參考時脈。

相較於第4圖中的積體電路40，其同時配送14個時脈信號PH[0]~PH[13]至每一個輸出電路，第6圖中的積體電路60只需要同時配送由4個時脈信號所構成的中繼信號CLKL[3：0]到每一個輸出電路。可推知的，積體電路60中的時脈樹66L與輸出入電路68L，都會相對地比較簡單且具有相對低成本的優勢。相較於積體電路40，儘管積體電路60多增加了群組選擇電路64L與64H，但是整體上而言，積體電路60的實施製作成本還是比較低。

要確保積體電路40與60可以抗偏移，積體電路40與60需要先知道輸出電路NDQ-TX-0至NDQ-TX-15應該個別採用時脈信號PH[0]至PH[13]中的哪一個來作為參考時脈。一種方法是讓積體電路40或60對另一積體電路(未顯示)寫入由數個測試資料字所構成的一驗證碼資料，然後從那個積體電路讀取看剛剛寫入另一積體電路的每個資料位元是否跟期望的一致，來辨識作為接收器的另一積體電路是否正確地接收，這樣的過程稱為迴圈模式(loop mode)。這樣的迴圈模式，可以變換參考時脈，重複執行多 次，以分別找出對於一特定輸出電路所可用之時脈信號的相位範圍。

舉例來說，先使積體電路60中所有的輸出電路的參考時脈都採用時脈信號PH[0]，然後以另一個積體電路(未顯示)做為接收器，進行迴圈模式。在此舉一迴圈模式之可能結果作為例子來說明。對於整個驗證碼資料而言，資料位元DQ0對另一個積體電路的寫入結果至少有一個跟積體電路60所期望的不一致，所以此時，時脈信號PH[0]並不適用於輸出電路NDQ-TX-0；相反的，資料位元DQ1的寫入結果都完全跟所期望的一致，那表示時脈信號PH[0]的相位是適用於輸出電路NDQ-TX-1。接著，使積體電路60中所有的輸出電路的參考時脈都採用時脈信號PH[1]，再一次進行迴圈模式，看時脈信號PH[1]是否適用個別的輸出電路。如此，只要將所有的時脈信號PH[0]~PH[13]都進行過一次迴圈模式，就可以找出每個輸出電路可分別採用哪幾個時脈信號做為參考時脈，能使得做為接收器的另一個積體電路之寫入結果正確。在第10圖中，圖形FG-DQ0舉例顯示輸出電路NDQ-TX-0的參考時脈可採用時脈信號PH[3]至PH[13]中的任何一個，而圖形FG-DQ1顯示輸出電路NDQ-TX-1的參考時脈可採用時脈信號PH[0]到PH[11]中的任何一個。

積體電路40或60可以選用對應一輸出電路的可用時脈信號中的中間數，來作為那輸出電路的參考時脈。從第10圖中的例子來說，時脈信號PH[3]至PH[13]都可用於輸出電路NDQ-TX-0，其中間數大約為時脈信號PH[8]，所以積體電路60將產生適當的選擇信號GRP-CTRL-L與SEL0，選用時脈信號PH[8]作為輸出電路NDQ-TX-0的參考時脈。同理，時脈信號PH[0]至PH[11]的中間數大約為時脈信號PH[6]，所以積體電路60將選用時脈 信號PH[6]作為輸出電路NDQ-TX-1的參考時脈。選用可用時脈信號中的中間數，來作為參考時脈，可最大化接收器的可抓取時段Tgrip-OK。

只要讓輸出電路選用適切相位的時脈信號來作為參考時脈，作為發送器的積體電路40或60都可以產生抗偏移的效果。積體電路60的電路成本與功耗，都相對地低於積體電路40。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

60‧‧‧積體電路

62‧‧‧時脈產生器

64H、64L‧‧‧群組選擇電路

66H、66L‧‧‧時脈樹

68H、68L‧‧‧輸出入電路

CLKH[3：0]、CLKL[3：0]‧‧‧中繼信號

DQ0~DQ15‧‧‧資料位元

DQI0~DQI15‧‧‧內部資料位元

GRP-CTRL-H、GRP-CTRL-L‧‧‧選擇信號

NDQ-TX-0至NDQ-TX-15‧‧‧輸出電路

PH[0]~PH[13]‧‧‧時脈信號

SEL0~SEL15‧‧‧選擇信號

Claims (15)

1. 一種信號發送方法，適用於一信號發送器，包含有：提供複數具有不同相位之時脈信號；從該等時脈信號中，選取數個時脈信號，作為數個中繼信號；透過一時脈分配網路，將該等中繼信號傳送至該信號發送器之一信號輸出電路；以及從該等中繼信號中，選擇其中之一，作為該信號輸出電路的一參考時脈，以輸出資料。
2. 如申請專利範圍第1項之該信號發送方法，其中，該信號發送器包含有8個信號輸出電路，用以輸出一資料位元組(bype)，每一個信號輸出電路的參考時脈，都是選自該等中繼信號。
3. 如申請專利範圍第1項之該信號發送方法，該等中繼信號為數個第一中繼信號，該方法另包含有：從該等時脈信號中，選取數個時脈信號，作為數個第二中繼信號；以及選擇該等第二中繼信號其中之一，作為該信號發送器之另一信號輸出電路的一參考時脈，以輸出另一資料。
4. 如申請專利範圍第3項之該信號發送方法，其中，該信號發送器包含有8個高位元組信號輸出電路以及8個低位元組信號輸出電路，用以輸出一資料字(word)，每一個高位元組信號輸出電路的參考時脈，都是從該等第一中繼信號所選擇出來的，每一個低位元組信號輸出電路的參考時脈，都是從該等第二中繼信號所選擇出來的。
5. 如申請專利範圍第1項之該信號發送方法，另包含有：分別使用該等時脈信號作為該信號輸出電路的該參考時脈，以輸出資料，並判斷一信號接收器是否正確地接收到該信號輸出電路所輸出的資料，以據以決定自該等時脈信號中所選出的該等中繼信號。
6. 如申請專利範圍第1項之該信號發送方法，另包含有：提供一第一選擇信號，用以決定該等中繼信號；以及提供一第二選擇信號，用以選擇該等中繼信號其中之一，作為該參考時脈。
7. 如申請專利範圍第6項之該信號發送方法，其中，當該第一選擇信號為一第一值時，該等中繼信號為一第一組時脈信號，當該第一選擇信號為一第二值時，該等中繼信號為一第二組時脈信號，該第一組時脈信號與該第二組時脈信號有部分重複。
8. 如申請專利範圍第7項之該信號發送方法，其中，該等中繼信號具有彼此相鄰的相位。
9. 一種信號發送器，包含有：一時脈產生器，用以提供相位不同之數個時脈信號；一群組選擇電路，依據一第一選擇信號，從該等時脈信號中選取數個時脈信號，作為數個中繼信號；一信號輸出電路，包含有一多工器，受控於一第二選擇信號，用以從該等中繼信號中，選擇其中之一，作為該信號輸出電路的一參考時脈，以輸出資料；以及一時脈分配網路，用以將該等中繼信號，從該群組選擇電路傳送至該 多工器。
10. 如申請專利範圍第9項之該信號發送器，更包含有：另一信號輸出電路，包含有另一多工器受控於一第三選擇信號，用以從該等中繼信號中，選擇其中之一，作為該另一信號輸出電路的一參考時脈，以輸出資料。
11. 如申請專利範圍第9項之該信號發送器，其中，該群組選擇電路包含有複數個多工器，每個多工器提供該等中繼信號其中之一。
12. 如申請專利範圍第9項之該信號發送器，其中，該信號輸出電路包含有一正反器，以該參考時脈作為時脈，擷取一資料位元，作為信號輸出電路所輸出之該資料。
13. 如申請專利範圍第9項之該信號發送器，包含有8個信號輸出電路，用以輸出一資料位元組，每一個信號輸出電路的參考時脈，都是該等中繼信號中其中之一。
14. 如申請專利範圍第9項之該信號發送器，其中，當該第一選擇信號為一第一值時，該等中繼信號為一第一組時脈信號，當該第一選擇信號為一第二值時，該等中繼信號為一第二組時脈信號，該第一組時脈信號與該第二組時脈信號有部分重複。
15. 如申請專利範圍第9項之該信號發送器，其中，該等中繼信號具有彼此相鄰的相位。